JPH04178739A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置におけるマイクロプロセッサに
関する。

〔従来の技術〕

マイクロプロセッサが、あるプログラムを実行中に割込
みが発生した場合、その割込み処理プログラムは、その
時点でのマイクロプロセッサの内部情報をすべて主記憶
装置に退避し、割込み処理が終了した後に再び主記憶装
置から退避しておいた情報をマイクロプロセッサに読込
み２割込み発生前に実行していた処理を続行できるよう
にしている。

また、複数のプログラムを並行して実行させるマルチタ
スク型オペレーティングシステムでは、別のタスクを実
行するためにその時点で実行中のプログラムを中断させ
、マイクロプロセッサの内部情報をすべて主記憶装置に
退避し、これから実行しようとするタスクのためのプロ
セッサ内部情報をプロセッサに戻してそのタスクの実行
を始める、という制御を行なっている。この主記憶に退
避／回復するひとまとまりのプロセッサ内部情報をコン
テキストといい、これらの動作をコンテキスト切換えと
いう。

例えば、日本電気部の３２ビツトマイクロプロセツサμ
ＰＤ７２８３２では、コンテキスト退避命令’Ｓ　Ｔ　
ＴＡＳ　Ｋ’　とコンテキスト回復命令“ＬＤＴＡＳＫ
’によりコンテキスト切換えを行なう。ところが、３２
本という多数のデータレジスタを持っているため、第７
図に示すように、１７６バイトのコンテキストをタスク
切換えが起こる度に、メモリに退避／回復しなければな
らなイ（日本電気“μＰＤ７２８３２ユーザーズマニュ
アル・アーキテクチャ編°参照）。

〔発明が解決しようとする課題〕

このようにハイエンドマイクロブレセッサでは、高度化
する要求に応えるため、データレジスタを多数持つ場合
が多くなっている。特に、浮動小数点演算を行なうプロ
セッサの場合には、１データのデータ長が整数データに
比べて長いため、そのコンテキストは非常に大きな情報
量となっている。

このようなプロセッサをマルチタスク環境で使用すると
、従来のマイクロプロセッサではコンテキスト切換えの
ために費やされる時間が長くなり、システム全体として
の性能が低下するという欠点があった。

本発明の目的は、このような欠点を除き、内容が有効で
あるデータレジスタのみをコンテキストとして退避／回
復させることにより、コンテキスト切換えの時間を短縮
したマイクロプロセッサを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサの構成は、複数のデータレ
ジスタと、これら複数のデータレジスタの内容が有効で
あることを示すタグレジスタと、これら複数のデータレ
ジスタおよびタグレジスタを外部メモリに書き込み読み
出すことができる入出力手段とを有し、割込み処理もし
くはタスク切り換えによりコンテキスト退避／回復を行
なう場合に、前記タグレジスタとこのタグレジスタによ
って内容が有効と示されているデータレジスタのみを選
択的にメモリ退避／回復することにより、コンテキスト
切換え時に不要なデータレジスタの退避／回復を省略す
るようにしたことを特徴とする。

〔実施例〕

以下、図面を参照しながら本発明の詳細を述べる。

第１図は本発明の一実施例のマイクロプロセッサの構成
を示すブロック図である。図中、１１は″マイクロブ四
グラム制御の命令実行ユニット、１２は命令実行ユニッ
ト１１から外部のメモリ、工１０などに対しアドレスデ
ータを供給するアドレスバス、１３は命令実行ユニット
１１と外部のメモリ、工／○などの間でデータを入出力
するデータバス、１４はステータスレジスタ、プログラ
ムカウンタなどの制御レジスタ群、１５は３２本のデー
タレジスタ群、１６はデータレジスタ群１５においてど
のデータレジスタを現在使用中であるかを示す３２個の
フラグを保持するタグレジスタ、１７は内部データバス
である。

第２図は第１図のデータレジスタ群１５とタグレジスタ
１６の詳細を示すブロック図である。図中、２１は命令
実行ユニツ）１１からのデータレジスタ指定アドレス、
２２はデータレジスタ指定アドレス２１をテコードし、
３２本のデータレジスタ指定信号を生成するアドレスデ
コーダ、２３は命令実行ユニット１１からデータレジス
タ群１５に対する書込みストローブ信号、２４は命令実
行ユニット１１からデータレジスタ群１５に対する読出
しストローブ信号、２５はｎ番目のデータレジスタＲｎ
に対する書込みストローブ信号を生成するためにアドレ
スデコーダ２２からのＲｎ指定信号とデータレジスタ群
１５に対する書込みストローブ信号２３の論理積をとる
ＡＮＤゲート、２６はｎ番目のデータレジスタＲｎに対
する読み出しストローブ信号を生成するためにアドレス
デコータ２２からのＲｎ指定信号とデータレジスタ群１
５に対する読圧しストローブ信号２４の論理積をとるＡ
ＮＤゲートである。

次に、本実施例の動作を説明する。

まず、命令実行ユニット１１がｎ番目のデータレジスタ
Ｒｎにデータを書込む場合を述べる。

命令実行ユニット１１は、データを内部バス１７に出力
すると同時にデータレジスタ指定アドレス２１によりデ
ータレジスタＲｎを指定する。

アドレスデコーダ２２はデータレジスタ指定アドレス２
１をデコーダし、Ｒｎに対する選択信号のみをアクティ
ブにする。続いて命令実行ユニット１１は書込みストロ
ーブ信号２３をアクティブにするため、ＡＮＤゲート２
５のｄ力が１となり、データレジスタＲｎに内部バス上
のデータが書込まれる。このときＡＮＤゲート２５の出
力は同時にタグレジスタ１６のｎ番目のピ′ットをセッ
トし、データレジスタＲｎに有効なデータが書込まれた
ことをタグレジスタ上に記録する。

なお、使用しなくなったデータレジスタをデータが書込
まれていない初期状態に戻す場合は、データレジスタ初
期化命令を命令実行ユニツ）１１が実行する。この命令
によりタグレジスタ中の任意のビットをリセットするこ
とができる。この動作はマイクロプログラム制御により
処理されるため、そのための特別なハードウェアは必要
ない。

次に、第３図により本実施例のコンテキスト退避／回復
動作を説明する。

前述の動作でデータレジスタＲＯ，Ｒ１，Ｒ３゜Ｒ６，
Ｒ３１にデータが書込まれたとする。そのとき、タグレ
ジスタの内容は １００００００００００００００００００００００００
１００１０１１’となる。この状態で割込みが発生し、
コンテキストを退避する場合を考える。

コンテキスト退避命令は、制御レジスタ群１４とタグレ
ジスタ１６をメモリに退避した後、タグレジスタ１６中
の対応するビットが１になっているデータレジスタのみ
をレジスタ番号の小さい順に選択的にメモリに退避する
。この場合は、ビット　０　、　ピッ　ト　１　、　ピ
ッ　ト　３　、　ビ゛ッ　ト　６　、　ヒ゛ッ　ト　３
　ｌ　が１になっているため、ＲＯ，Ｒ１，、Ｒ３，Ｒ
６゜Ｒ３１の５レジスタがデータレジスタとしてメモリ
に退避される。

割込み処理が終了し、このコンテキストを回復する動作
は以下のようになる。

コンテキスト回復命令は制御レジスタ群１４とタグレジ
スタ１６をメモリから読出し、プロセッサ内のそれぞれ
のレジスタに戻す。続いてメモリから読出されるデータ
レジスタの退避内容については、タグレジスタ１６中の
対応するビットが１になっているデータレジスタに対し
てレジスタ番号の小さい順に読込んだデータを戻してい
く。この場合はビットＯ，ビット１．ビット３．ビット
６、ビット３１が１になっているため、ＲＯ，Ｒ１゜Ｒ
３，Ｒ６，Ｒ３１の５レジスタにメモリからのデータが
戻されることになる。

なお、これらのコンテキスト退避／回復命令はマイクロ
プログラム制御により処理されるため、タグフラグが１
になっているデータレジスタのみを選択する、などの動
作を行なう特別なハードウェアは必要ない。

従来のマイクロプロセッサでは、コンテキスト切換のた
めに無条件に全てのレジスタを退避していたため、この
例の場合では３６ワ一ド分のコンテキストをメモリに書
込み、読出さなくてはならなかったが、本実施例のマイ
クロプロセッサでは、前述のように無効なデータレジス
タを省略するため、前述の動作の場合では９ワ一ド分の
コンテキストをメモリに書込み、読圧すのみとなり、コ
ンテキスト切換えを高速にできるという効果がある。

次に、タグ情報をデータレジスタと共に退避／回復する
場合について説明する。

第４図は本発明の第２の実施例の浮動小数点演算プロセ
ッサのレジスタセットの配列図を示す。

浮動小数点演算を行うマイクロプロセッサの場合には、
異なるデータフォーマットに対する無効な演算を検出す
るため、１つ１つのデータレジスタに対してそれぞれタ
グレジスタを用意することがある。このタグ情報には、
該当するデータレジスタが保持する浮動小数点データの
データフォーマットの他に、そのデータレジスタに有効
なデータが格納されていない空状態（Ｅｍｐｔｙ状態）
であることを示す情報も含まれる。従って、このタグ情
報を使えばレジスタを拡張することなく本発明の実施が
可能となる。

第４図の浮動小数点演算プロセッサのレジスタセットに
おいて、４１は丸めモード、トラップ例外の種類などを
指定する３２ビツト長のコントロールレジスタ、４２は
演算により発生した例外を通知する３２ビツト長のステ
ータスレジスタ、４３は３２本の８０ビツト長デ一タレ
ジスタ群、４４はデータレジスタ群４０３のそれぞれの
データレジスタに対応する３２本の７ビツト長タグレジ
スタ群である。

データレジスタ群４３の中のそれぞれのデータレジスタ
は浮動小数点データを格納するために１ヒツトの符号フ
ィールド、１５ビツトの指数部フィールドおよび６４ビ
ツトの仮数部フィールドに分れており、 ■　指数部８ビット＋仮数部２４ビットの単精度フォー
マット ■　指数部１１ビット＋仮数部５３ビットの倍精度フォ
ーマット ■　指数部１５ビット＋仮数部６４ビットの拡張倍精度
フォーマット の３種類の浮動小数点データを格納することができる。

また、タグレジスタ群４４の中のそれぞれのタグレジス
タは４ビツトのチータフラスフィールドと３ビツトのデ
ータフォーマットフィールドを持っており、対応するデ
ータレジスタの内容に応じて第１表、第２表に示すコー
ドを格納する。

第１表　　　第２表 次に、本実施例の動作を述べる。なお、プロセッサ内部
の全体的な構成は第１図と同様のため省略する。また、
本実施例は、タグ情報の設定をマイクロプログラムによ
り行なうため、第２図に相当するタグ情報の設定回路は
ない。

今、第５図に示すようにデータレジスタＦＲＯ。

ＦＲ２，ＦＲ３，ＦＲＩ６にデータが格納されており、
その他のデータレジスタは空状態であるとする。この時
、割込み／コンテキスト切換えなどにより、制御レジス
タとデータレジスタおよびタグレジスタをメモリに退避
するコンテキスト退避命令の動作を、第６図を用いて説
明する。

まず、コントロールレジスタ４１およびステータスレジ
スタ４２をメモリ上の領域６１および６２に書き込む。

次に、データレジスタＦＲＯの仮数部下位３２ビツトを
メモリ上の領域６３に、仮数部上位３２ヒツトをメモリ
上の領域６４に、指数部１６ビツトをメモリ上の領域６
５にそれぞれ書込む。続いてＦＲＯに対応するタグレジ
スタＴＡＧＯをメモリ上の領域６６に書込む。ＦＲＯお
よびそれに対応するタグレジスタの格納はこれで終了す
るが、このデータがどのデータレジスタの内容であるか
をメモリ上に記録するためにデータレジスタの番号を５
ビツト長のメモリ上フィールド６７に書込む。また、デ
ータレジスタの格納がさらに続くことをメモリ上に記録
するために“継続°を示すコード’ｏ　ｏ　ｏ’　を３
ビツト長のメモリ上フィールド６８に書き込む。

この動作をＦＲ２，ＦＲ３に対して繰り返す。

ＦＲ１６の格納時には、データレジスタ、タグレジスタ
、レジスタ番号の格納は他のデータレジスタを同様に行
ない、フィールド６９にはデータレジスタの格納がこれ
で最後であることを示す”終了°　コード゛１１１′を
書込んで命令を終了する。

このようにしてメモリに退避されたコンテキストをプロ
セッサに戻すコンテキスト回復命令の動作を次に説明す
る。

まず、領域６１から読込んだ３２ビツトデータをコント
ロールレジスタに、領域６２から読込んた３７ヒツトテ
ータをステータスレジスタにそれぞれ戻す。次に領域６
３から読込んた３２ヒツトデータを仮数部下位テータ、
領域６４から読込んだ３２ビツトテータを仮数部上位デ
ータ、領域６５から読込んだ１６ビツトデータを指数部
データとして仮のデータレジスタＦ　Ｒｔｍｐに保持す
る。同様に領域６６から読込んた７ビツトデータをタグ
情報としてＴ　Ａ　Ｇ　ｔｍｐに保持する。その後に領
域６７から読込んだレジスタ番号が示すデータレジスタ
ＦＲｎおよびＴＡＧｎにＦ　ＲｔｍｐとＴＡＧｔｍｐの
内容を転送する。

第５図の場合は領域６７がｏ　ｏ　ｏ　ｏ　ｏ’になっ
ているため、ＦＲＯとＴＡＧＯに戻すことになる。最後
に領域６８から“ｏｏｏ’の継続コードを読込み、以降
にデータレジスタの読出しが継続することを判断し、次
のＦＲｎに対し、同様の動作を練り返す。

ＦＲ２，ＦＲ３の復帰が終了し、ＦＲ１６の復帰を行な
うと、最後の３ビツトフイ〜ルド６９が゛終了′を示す
“１１１′になっているため、プロセッサはデータレジ
スタの復帰がすべて終了したと判断し、コンテキスト回
復命令を終了する。

以上述べたように、データレジスタ退避の継続／終了を
示すコードをメモリ上に書込んでおくことにより、タグ
情報を先に扱わなくても本発明の実施が可能となる。

〔発明の効果〕・ 以上説明したように本発明は、データレジスタの使用状
態を示すタグレジスタを使ってコンテキスト切換え時に
不要なデータレジスタの退避／回復を省略することによ
り、使用しているデータレジスタが少ない場合にはコン
テキスト切換えを高速にできるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のデータレジスタ、タグレジスタの構成を
示すブロック図、第３図は第１図の可変長コンテキスト
の退避状態を示すメモリ配置図、第４図は本発明の第２
の実施例の浮動小数点演算プロセッサのレジスタ構成図
、第５図は第４図のプロセッサ上のコンテキスト状態を
示すメモリ配置図、第６図は第４図のメモリ上のコンテ
キスト退避状態を示すメモリ配置図、第７図は従来例の
マイクロプロセッサのコンテキストの状態を示すメモリ
配置図である。 １１・・・・・・命令実行ユニット、１２・・・・・ア
ドレスバス、１３・・・・・・データバス、１４・・・
・・・制御レジスタ群、１５．４３・・・・・・データ
レジスタ群、１６・・・・・・タグレジスタ、１７・・
・・・・内部データバス、２１・・・・・・データレジ
スタ指定アドレス、２２・・・・・・アドレスデコータ
、２３・・・・・・書込みストローフ信号、２４・・・
・読出しストローブ信号、２５．２６・・・・・・デー
タレジスタに対する書込み、読出し信号を生成するＡＮ
Ｄゲー　ト、４１・・・・・・コントロールレジスタ、
４２・・・・・ステータスレジスタ、４４・・・・・・
タグレジスタ群、６６〜６８・・・・・・領域、６９・
・・・・・フィールド。 代理人　弁理士　　内　原　　　晋 −（３２ヒフｔ＋ に７ヒフトー　　　＜　　　　　　　　　　　　　　　
　　　　　（支）ヒブ）　　　　　　　　　　　　　　
　　　　　　　　　　　　　V １ヒット

Claims (1)

1. 【特許請求の範囲】 １、複数のデータレジスタと、これら複数のデータレジ
   スタの内容が有効であることを示すタグレジスタと、こ
   れら複数のデータレジスタおよびタグレジスタを外部メ
   モリに書き込み読み出すことができる入出力手段とを有
   し、割込み処理もしくはタスク切り換えによりコンテキ
   スト退避／回復を行なう場合に、前記タグレジスタとこ
   のタグレジスタによって内容が有効と示されているデー
   タレジスタのみを選択的にメモリ退避／回復することに
   より、コンテキスト切換え時に不要なデータレジスタの
   退避／回復を省略するようにしたことを特徴とするマイ
   クロプロセッサ。 ２、各データレジスタがそれぞれタグレジスタを有する
   ものである請求項（１）記載のマイクロプロセッサ。