JPH04178996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04178996A JPH04178996A JP2306868A JP30686890A JPH04178996A JP H04178996 A JPH04178996 A JP H04178996A JP 2306868 A JP2306868 A JP 2306868A JP 30686890 A JP30686890 A JP 30686890A JP H04178996 A JPH04178996 A JP H04178996A
- Authority
- JP
- Japan
- Prior art keywords
- block
- atd
- pulse signal
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000008054 signal transmission Effects 0.000 description 7
- 201000002485 asphyxiating thoracic dystrophy 3 Diseases 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
一般に、コンピュータシステムにおいて、データの演算
や割込の受付等の一連の命令のシーケンスを実行する部
分は、中央処理装置（ｃｅｎｔｒａｌ ｏｒｏｃｅｓｓ
ｉｎｇ ｕｎｉｔ 、以ｆ＆ｃＰＵと呼ぶ）と呼ばれて
いる。 このＣＰＵは、数値演算や論理演算を行うＡＬＵ （ａ
ｒｉｔｈａｅｔｉｃ ｌｏｇｉｃａｌ ｕｎｉｔ ）や
プログラムカウンタや種々のレジスタや＃制御回路等を
有し、予めメモリに記憶されているインストラクション
（命令）を読込み、メモリやｒ １０ （１ｎｐｕｔ
１０ｕｔｐｕＢに対してデータの読出や書込を行う。 このようなコンピュータシステムにおいては、例えばＳ
ＲＡＭ （ｓｔａｔｉｃ ｒａｎｄｏｌ！ａｃｃｅｓ
ｓ ｍｅｌｌｏｒｙ ）の続出や書込の制御等に、アド
レス送達パルス信号（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔ
ｉｏｎ ｃｆｅｔｅｃｔｏｒ 、以後ＡＴＤあるいはＡ
ＴＤ信号と呼ぶ）が用いられている。 このＡＴＤ信号とは、複数のアドレス線からなるアドレ
スバスのうち、対象となる複数のアドレス線のアドレス
データの変化時に発生するパルス信号である。 即ち、対象となっている複数のアドレス線のうち、少な
くとも１本のアドレス線の状態の変化がある場合には、
ＡＴＤ信号が出力される。
や割込の受付等の一連の命令のシーケンスを実行する部
分は、中央処理装置（ｃｅｎｔｒａｌ ｏｒｏｃｅｓｓ
ｉｎｇ ｕｎｉｔ 、以ｆ＆ｃＰＵと呼ぶ）と呼ばれて
いる。 このＣＰＵは、数値演算や論理演算を行うＡＬＵ （ａ
ｒｉｔｈａｅｔｉｃ ｌｏｇｉｃａｌ ｕｎｉｔ ）や
プログラムカウンタや種々のレジスタや＃制御回路等を
有し、予めメモリに記憶されているインストラクション
（命令）を読込み、メモリやｒ １０ （１ｎｐｕｔ
１０ｕｔｐｕＢに対してデータの読出や書込を行う。 このようなコンピュータシステムにおいては、例えばＳ
ＲＡＭ （ｓｔａｔｉｃ ｒａｎｄｏｌ！ａｃｃｅｓ
ｓ ｍｅｌｌｏｒｙ ）の続出や書込の制御等に、アド
レス送達パルス信号（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔ
ｉｏｎ ｃｆｅｔｅｃｔｏｒ 、以後ＡＴＤあるいはＡ
ＴＤ信号と呼ぶ）が用いられている。 このＡＴＤ信号とは、複数のアドレス線からなるアドレ
スバスのうち、対象となる複数のアドレス線のアドレス
データの変化時に発生するパルス信号である。 即ち、対象となっている複数のアドレス線のうち、少な
くとも１本のアドレス線の状態の変化がある場合には、
ＡＴＤ信号が出力される。
しかしながら、このようなＡＴＤ信号は、半導体記憶装
置において様々な回路部分に用いられるようになってき
ている。 従って、このＡＴＤ信号を出力するＡＴＤ回路の出力に
＃続されている配線や次段めゲート容量が大きくなり、
このＡＴＤ信号の信号伝達速度が低下してしまうという
問題がある。 特に、高速性が要求されている回路部分にこのＡＴＤ信
号を用いた場合には、回路全体の性能の低下等の問題か
生じてしまう。 例えば、ＡＴＤ信号を、半導体記憶装置内部のメモリ部
分のデータの書込や続出の前処理の＃Ｊ＃を行う回路部
分（デコーダ等）に用いていた場合には、この半導体記
憶装置全体のアクセス時間を延長させてしまうという問
題がある。 近年、ますますコンピュータシステム等の性能が向上す
る中で、このようなコンピュータシステム等で用いられ
ているメモリやＩｌｏのアクセス時間も、より高速であ
ることが要求されている。 通常、メモリやＩｌｏへのアクセス時には、このメモリ
やＩｌｏへのデータのアクセス前に、アクセス対象とな
るアドレスが選択されていなければならない、従って、
このようなメモリやＩｌｏのアドレス選択等に用いられ
ている回路部分においても、より高速で動作することが
要求されている。 従って、このようなメモリやＩｌｏのアドレス選択等の
回路部分に用いられているＡＴＤ信号が信号伝達速度の
悪化を生じてしまった場合には、半導体記憶装置全体の
アクセス時間の延長という性能低下を生じてしまう。 本発明は、前記従来の問題点を解決するべくなされたも
ので、ＡＴＤ信号を用いた半導体記憶装置において、該
半導体記憶装置内の比較的多くの回路で、このＡＴＤ信
号を用いたとしても、配線やゲート容量等の増大により
信号伝達速度を低下させることなく、このＡＴＤ信号を
遅延なく伝達させることのできる半導体記憶装置を提供
することを目的とする。
置において様々な回路部分に用いられるようになってき
ている。 従って、このＡＴＤ信号を出力するＡＴＤ回路の出力に
＃続されている配線や次段めゲート容量が大きくなり、
このＡＴＤ信号の信号伝達速度が低下してしまうという
問題がある。 特に、高速性が要求されている回路部分にこのＡＴＤ信
号を用いた場合には、回路全体の性能の低下等の問題か
生じてしまう。 例えば、ＡＴＤ信号を、半導体記憶装置内部のメモリ部
分のデータの書込や続出の前処理の＃Ｊ＃を行う回路部
分（デコーダ等）に用いていた場合には、この半導体記
憶装置全体のアクセス時間を延長させてしまうという問
題がある。 近年、ますますコンピュータシステム等の性能が向上す
る中で、このようなコンピュータシステム等で用いられ
ているメモリやＩｌｏのアクセス時間も、より高速であ
ることが要求されている。 通常、メモリやＩｌｏへのアクセス時には、このメモリ
やＩｌｏへのデータのアクセス前に、アクセス対象とな
るアドレスが選択されていなければならない、従って、
このようなメモリやＩｌｏのアドレス選択等に用いられ
ている回路部分においても、より高速で動作することが
要求されている。 従って、このようなメモリやＩｌｏのアドレス選択等の
回路部分に用いられているＡＴＤ信号が信号伝達速度の
悪化を生じてしまった場合には、半導体記憶装置全体の
アクセス時間の延長という性能低下を生じてしまう。 本発明は、前記従来の問題点を解決するべくなされたも
ので、ＡＴＤ信号を用いた半導体記憶装置において、該
半導体記憶装置内の比較的多くの回路で、このＡＴＤ信
号を用いたとしても、配線やゲート容量等の増大により
信号伝達速度を低下させることなく、このＡＴＤ信号を
遅延なく伝達させることのできる半導体記憶装置を提供
することを目的とする。
【課題を達成するための手段１
本発明は、アドレス送達パルス信号を用いた半導体記憶
装置において、該半導体集積回路内部を複数のブロック
で構成し、前記アドレス送達パルス信号を、前記複数の
ブロック毎に設けられたブロック毎アドレス送達パルス
信号供給手段から、それぞれのブロックへ、ブロック毎
アドレス送達パルス信号として供給することにより、前
記課題を達成したものである。 又、本発明は、前記ブロック毎アドレス送達パルス信号
供給手段を、該当ブロックの選択時のみブロック毎アド
レス送達パルス信号を発生する、ブロック毎アドレス送
達パルス信号発生手段とすることにより、同じく前記課
題を達成したしのである。 更に、本発明は、前記ブロック毎アドレス送達パルス信
号供給手段を、該当ブロックの選択時に、複数ブロック
共通のアドレス送達パルス信号に従って、ブロック毎ア
ドレス送達パルス信号を供給する、ブロック毎アドレス
送達パルス信号入力手段とすることにより、同じく前記
課題を達成したものである。 【作用】 本発明は、ＡＴＤ信号を遅延なく伝達させるために、こ
のＡＴＤ信号回路の出力の負荷を確実に低減する方法を
見出だしてなされたものである。 半導体集積回路内部の回路は、複数の回路部分でなる複
数のブロックに便宜上分割することも可能である０例え
ば、半導体記憶装置においては、総記憶容量を、ある記
憶容量のブロックに分割して構成されている。 従って５発明者は、近年様々な目的の回路部分に用いら
れているＡＴＤ信号を、半導体記憶装置内部の前述のよ
うなブロック分けられた、各ブロック毎に供給するよう
にしている。即ち、このようなブロック毎に設けられた
ブロック毎ＡＴＤ信号供給手段から、それぞれのブロッ
クへ、ブロック毎ＡＴＤ信号として供給するようにして
いる。 従って、これらブロック毎ＡＴＤ信号供給手段の出力の
負荷の上限は、対応するブロック内でＡＴＤ信号を使用
している回路部分に限定されるので、負荷が大きくなり
過ぎ、ＡＴＤ信号の信号伝達速度が低下してしまうとい
う問題はなくなる。 なお、この本発明のブロック毎ＡＴＤ信号供給手段は、
各ブロック毎に出力するものであればよい。 例えば、このブロック毎ＡＴＤ信号供給手段を、該当ブ
ロックの選択時のみブロック毎ＡＴＤ信号を発生する、
ブロック毎ＡＴＤ信号発生手段としてもよい、即ち、ブ
ロック毎に、ＡＴＤ回路を設けてもよい。 又、本発明のブロック毎ＡＴＤ信号供給手段を、該当ブ
ロックの選択時に、複数ブロック共通（全ブロック共通
でなくてもよい）のアドレス送達パルス信号に従って、
ブロック毎ＡＴＤ信号を供給する、ブロック毎ＡＴＤ信
号入力手段としてもよい、即ち、ＡＴＤ回路は少なくと
も２つのブロックで共通化し、各ブロックでは、この共
通のＡＴＤ回路の出力のＡＴＤ信号を入力して、ブロッ
ク毎ＡＴＤ信号を供給するものである。
装置において、該半導体集積回路内部を複数のブロック
で構成し、前記アドレス送達パルス信号を、前記複数の
ブロック毎に設けられたブロック毎アドレス送達パルス
信号供給手段から、それぞれのブロックへ、ブロック毎
アドレス送達パルス信号として供給することにより、前
記課題を達成したものである。 又、本発明は、前記ブロック毎アドレス送達パルス信号
供給手段を、該当ブロックの選択時のみブロック毎アド
レス送達パルス信号を発生する、ブロック毎アドレス送
達パルス信号発生手段とすることにより、同じく前記課
題を達成したしのである。 更に、本発明は、前記ブロック毎アドレス送達パルス信
号供給手段を、該当ブロックの選択時に、複数ブロック
共通のアドレス送達パルス信号に従って、ブロック毎ア
ドレス送達パルス信号を供給する、ブロック毎アドレス
送達パルス信号入力手段とすることにより、同じく前記
課題を達成したものである。 【作用】 本発明は、ＡＴＤ信号を遅延なく伝達させるために、こ
のＡＴＤ信号回路の出力の負荷を確実に低減する方法を
見出だしてなされたものである。 半導体集積回路内部の回路は、複数の回路部分でなる複
数のブロックに便宜上分割することも可能である０例え
ば、半導体記憶装置においては、総記憶容量を、ある記
憶容量のブロックに分割して構成されている。 従って５発明者は、近年様々な目的の回路部分に用いら
れているＡＴＤ信号を、半導体記憶装置内部の前述のよ
うなブロック分けられた、各ブロック毎に供給するよう
にしている。即ち、このようなブロック毎に設けられた
ブロック毎ＡＴＤ信号供給手段から、それぞれのブロッ
クへ、ブロック毎ＡＴＤ信号として供給するようにして
いる。 従って、これらブロック毎ＡＴＤ信号供給手段の出力の
負荷の上限は、対応するブロック内でＡＴＤ信号を使用
している回路部分に限定されるので、負荷が大きくなり
過ぎ、ＡＴＤ信号の信号伝達速度が低下してしまうとい
う問題はなくなる。 なお、この本発明のブロック毎ＡＴＤ信号供給手段は、
各ブロック毎に出力するものであればよい。 例えば、このブロック毎ＡＴＤ信号供給手段を、該当ブ
ロックの選択時のみブロック毎ＡＴＤ信号を発生する、
ブロック毎ＡＴＤ信号発生手段としてもよい、即ち、ブ
ロック毎に、ＡＴＤ回路を設けてもよい。 又、本発明のブロック毎ＡＴＤ信号供給手段を、該当ブ
ロックの選択時に、複数ブロック共通（全ブロック共通
でなくてもよい）のアドレス送達パルス信号に従って、
ブロック毎ＡＴＤ信号を供給する、ブロック毎ＡＴＤ信
号入力手段としてもよい、即ち、ＡＴＤ回路は少なくと
も２つのブロックで共通化し、各ブロックでは、この共
通のＡＴＤ回路の出力のＡＴＤ信号を入力して、ブロッ
ク毎ＡＴＤ信号を供給するものである。
以下、図を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の第１実施例のブロック図である。
この第１図に示される半導体記憶装置は、１Ｍビットの
ＳＲＡＭである。 この第１図においては、１Ｍビットのメモリ回路１は、
それぞれが２５６にビットである合計４個のブロック０
〜３により構成されている。 これらブロック０〜３は、それぞれ、２５６にビ・ｙト
のメモリ素子によるセルアレイ３６と、該当するブロッ
クの選択を行うデコーダ部３２と、ビットデータの書込
や続出の制御等を行う制御部３４とにより構成されてい
る。 ブロック０〜３のそれぞれのデコーダ部３２には、プリ
デコーダ出力線ＡＡ」〜ＡＡｋが入力されている。 又、ブ０ツクＯ〜３のそれぞれのセルアレイ３６には、
ビットデータの書込及び読出を行うデータ線Ｉ１０φ〜
Ｉ ／ Ｏｎが接続されている。 又、ブロック０〜ブロツク３のそれぞれのデコーダ部３
２及び制御部３４には、各ブロック０〜ブロツク３毎に
設けられているＡＴＤ回路１ｏの出力であるブロック毎
ＡＴＤ信号ＡＴＤＯ〜ＡＴＤ３がそれぞれ接続されてい
る。 なお、各ＡＴＤ回路１ｏは、合計２０本のアドレス線ａ
Ｏ〜ａ１９ 、 ａＯ〜ａ１９を入力してＡＴＤ信号を
発生するものである。又、各ＡＴＤ回８１ｏから各ブロ
ック０〜３に入力されたブロック毎ＡＴＤ信号ＡＴＤＯ
〜ＡＴＤ３は、それぞれのブロックにおけるビットデー
タの書込や続出時の制御等に用いられる。 第２図は、前記本発明の第１実施例のＡＴＤ回路の一例
の回路図である。 この第２図において、ＡＴＤ回路全体は、合計２０個の
ＡＴＤ回路部分ＢＯ〜Ｂ１９により構成されている。 これらそれぞれのＡＴＤ回路部分ＢＯ〜Ｂ１９は、対象
となるアドレス線（アドレス線ａｏ、 ａｏ及び図示さ
れないアドレス１ｌａ１〜ａ１９ 、ａｌ〜ａ１９ ）
が興なる以外は同一の回路である。 これらそれぞれのＡＴＤ回路部分ＢＯ〜Ｂ１９は、それ
ぞれ対象となるアドレス線対（アドレス線対ａＯｌａＯ
等）が接続され、２つのインバータゲート４０による２
組のデイレイ回＃Ｉ４２により、対象となるアドレス線
対（ａＯｌａＯ等）の状態が変化した場合、このデイレ
イ回＆＠４２の遅延時間分だけＮチャネルＭＯ３）ラン
ジスタＴＮ６〜ＴＮ９がＯＮ状態となるようになってい
る。 これらのＡＴＤ回路部分ＢＯ〜Ｂ１９の出力は、グルア
ッグ抵抗として用いられているＰチャネルＭＯ３）ラン
ジスタＴＰとにより、インバータゲート４０の入力に関
して、ワイヤドオア接続となっている。 即ち、これらのＡＴＤ回路部分ＢＯ〜Ｂ１９のいずれか
１つの出力がグランド＠ＧＮＤにＯＮ状態になるものが
ある場合には、インバータゲート４０の出力は“１”と
なる。 従って、このとき、チップ選択信号ＣＥが“１”である
場合には、ＮＡＮＤゲート４４の出力である、この第２
図に示されるＡＴＤ回路全体の出力であるブロック毎Ａ
ＴＤ信号ＡＴＤＯ〜ＡＴＤ３はＯＨとなる。 以上説明したように、本発明の第１実施ｍノによれば、
各λＴＤ回Ｈ１０の出力はそれぞれ各ブロック０〜３に
のみ限定されて供給されるので、配線やゲート容量等の
増加により、ＡＴＤ信号の信号伝達速度を低下してしま
うことかない。 なお、この本発明の第１実施例においては、ブロック毎
ＡＴＤ信号供給手段、即ち、ブロック毎ＡＴＤ信号発生
手段は、合計４個のＡＴＤ回路ＩＯである。 第３図は、本発明の第２実施例のブロック図である。 この第３図において、符号１．３２．３４．３６、Ｉ１
０φ〜ｌ１０ｎ、ａＯ〜ａ１７、ａＯ〜ａ１７、ＡＡｊ
〜ＡＡｋ 、ＣＥ、ブロック０〜ブロツク３は、前述の
第１図の同符号のものと同一のものである。 この第３図において、本発明の第２実施例では、各ブロ
ック０〜３へのブロック％ＡＴＤ信号ＡＴＤＯ〜ＡＴＤ
３の供給は、この第３図には図示されないＡＴＤ回路か
らのＡＴＤ信号に従って、ブロック毎ＡＴＤ信号ＡＴＤ
Ｏ〜ＡＴＤ３を供給する合計４個のＡＴＤ入力回路２０
により行っている。 第４図は、前記本発明の第２実施例に用いられるＡＴＤ
回路の一例の回路図である。 この第４図において、符号４０、ＢＯ〜Ｂ１９、ＴＰ、
ＴＮ６〜ＴＮ９、ＶＤＤ、ＧＮＤ、ａｏ、ａＯは、前述
の第２図の同符号のものと同一のものである。 この第４図に示されるＡＴＤ回路においては、特に、前
述の第３図の合計４個のＡＴＤ入力回路２０を介して合
計４個のブロック０〜ブロツク３に共通してＡＴＤ信号
を供給（発生）するものとなっている、従って、インバ
ータゲート４０の出力がＡＴＤ信号（“１”のパスル信
号となる）として用いられている。 第５図は、前述の本発明の第２実施例で用いられるＡＴ
Ｄ入力回路の第１例の論理回路図である。 この第５図において、ＡＴＤ入力回路２０は、デコーダ
４８とＯＲゲート４６とにより構成されている。 デコーダ４８には、アドレス線８１８（又はａ１８）、
ａ１９（又はａ１９）が入力されている。出力の論理が
負論理であるこのデコーダ４８の出力は、このＡＴＤ入
力回路２０の出力が接続されるメモリ回ＦＩ＠ｌのブロ
ックが選択されるときに“０”となるようにデコードす
るものである。 ＯＲゲート４６は、ＡＴＤ回路から入力された“１”の
パルス信号となるＡＴＤ信号とデコーダ４８の出力とを
、負論理で論理積（ＡＮＤ）の演算を行うものである。 このＯＲゲート４６の出力はＡＴＤ入力回路２０の出力
であり、“０”のパルス信号であるブロック毎ＡＴＤ信
号ＡＴＤＯ〜ＡＴＤ３を出力する。 なお、デコードするアドレスデータ等によっては、この
デコーダ４８とＯＲゲート４６とを同一の論理ゲートと
することもできる。 例えば、第６図では、アドレス線ａ１８（又はａ１８）
、ａ１９（又はａ１９）が全て“０”であることをデコ
ードすることと、このデコード結果とＡ、ＴＤ信号との
負論理の論理積の演算とを一１個の３人力論理ゲート４
８を用いて行っている。なお、この３人力論理ゲートは
、合計４個の２人力ＮＡＮＤゲートで構成することがで
きる。 以上説明したように、本発明の第２実施例によれば、Ａ
ＴＤ回路は全体で１つとしながらも、メモリ回路１の各
ブロック０〜ブロツク３へは、それぞれ独立したＡＴＤ
入力回路２０によりＡＴＤ信号をブロック毎ＡＴＤ信号
として供給することができ、ＡＴＤ信号を供給する出力
の負荷の数の上限を定め、配線やゲート容量等の増大に
よりＡＴＤ信号の伝達速度が低下してしまうことを防止
することができる。
ＳＲＡＭである。 この第１図においては、１Ｍビットのメモリ回路１は、
それぞれが２５６にビットである合計４個のブロック０
〜３により構成されている。 これらブロック０〜３は、それぞれ、２５６にビ・ｙト
のメモリ素子によるセルアレイ３６と、該当するブロッ
クの選択を行うデコーダ部３２と、ビットデータの書込
や続出の制御等を行う制御部３４とにより構成されてい
る。 ブロック０〜３のそれぞれのデコーダ部３２には、プリ
デコーダ出力線ＡＡ」〜ＡＡｋが入力されている。 又、ブ０ツクＯ〜３のそれぞれのセルアレイ３６には、
ビットデータの書込及び読出を行うデータ線Ｉ１０φ〜
Ｉ ／ Ｏｎが接続されている。 又、ブロック０〜ブロツク３のそれぞれのデコーダ部３
２及び制御部３４には、各ブロック０〜ブロツク３毎に
設けられているＡＴＤ回路１ｏの出力であるブロック毎
ＡＴＤ信号ＡＴＤＯ〜ＡＴＤ３がそれぞれ接続されてい
る。 なお、各ＡＴＤ回路１ｏは、合計２０本のアドレス線ａ
Ｏ〜ａ１９ 、 ａＯ〜ａ１９を入力してＡＴＤ信号を
発生するものである。又、各ＡＴＤ回８１ｏから各ブロ
ック０〜３に入力されたブロック毎ＡＴＤ信号ＡＴＤＯ
〜ＡＴＤ３は、それぞれのブロックにおけるビットデー
タの書込や続出時の制御等に用いられる。 第２図は、前記本発明の第１実施例のＡＴＤ回路の一例
の回路図である。 この第２図において、ＡＴＤ回路全体は、合計２０個の
ＡＴＤ回路部分ＢＯ〜Ｂ１９により構成されている。 これらそれぞれのＡＴＤ回路部分ＢＯ〜Ｂ１９は、対象
となるアドレス線（アドレス線ａｏ、 ａｏ及び図示さ
れないアドレス１ｌａ１〜ａ１９ 、ａｌ〜ａ１９ ）
が興なる以外は同一の回路である。 これらそれぞれのＡＴＤ回路部分ＢＯ〜Ｂ１９は、それ
ぞれ対象となるアドレス線対（アドレス線対ａＯｌａＯ
等）が接続され、２つのインバータゲート４０による２
組のデイレイ回＃Ｉ４２により、対象となるアドレス線
対（ａＯｌａＯ等）の状態が変化した場合、このデイレ
イ回＆＠４２の遅延時間分だけＮチャネルＭＯ３）ラン
ジスタＴＮ６〜ＴＮ９がＯＮ状態となるようになってい
る。 これらのＡＴＤ回路部分ＢＯ〜Ｂ１９の出力は、グルア
ッグ抵抗として用いられているＰチャネルＭＯ３）ラン
ジスタＴＰとにより、インバータゲート４０の入力に関
して、ワイヤドオア接続となっている。 即ち、これらのＡＴＤ回路部分ＢＯ〜Ｂ１９のいずれか
１つの出力がグランド＠ＧＮＤにＯＮ状態になるものが
ある場合には、インバータゲート４０の出力は“１”と
なる。 従って、このとき、チップ選択信号ＣＥが“１”である
場合には、ＮＡＮＤゲート４４の出力である、この第２
図に示されるＡＴＤ回路全体の出力であるブロック毎Ａ
ＴＤ信号ＡＴＤＯ〜ＡＴＤ３はＯＨとなる。 以上説明したように、本発明の第１実施ｍノによれば、
各λＴＤ回Ｈ１０の出力はそれぞれ各ブロック０〜３に
のみ限定されて供給されるので、配線やゲート容量等の
増加により、ＡＴＤ信号の信号伝達速度を低下してしま
うことかない。 なお、この本発明の第１実施例においては、ブロック毎
ＡＴＤ信号供給手段、即ち、ブロック毎ＡＴＤ信号発生
手段は、合計４個のＡＴＤ回路ＩＯである。 第３図は、本発明の第２実施例のブロック図である。 この第３図において、符号１．３２．３４．３６、Ｉ１
０φ〜ｌ１０ｎ、ａＯ〜ａ１７、ａＯ〜ａ１７、ＡＡｊ
〜ＡＡｋ 、ＣＥ、ブロック０〜ブロツク３は、前述の
第１図の同符号のものと同一のものである。 この第３図において、本発明の第２実施例では、各ブロ
ック０〜３へのブロック％ＡＴＤ信号ＡＴＤＯ〜ＡＴＤ
３の供給は、この第３図には図示されないＡＴＤ回路か
らのＡＴＤ信号に従って、ブロック毎ＡＴＤ信号ＡＴＤ
Ｏ〜ＡＴＤ３を供給する合計４個のＡＴＤ入力回路２０
により行っている。 第４図は、前記本発明の第２実施例に用いられるＡＴＤ
回路の一例の回路図である。 この第４図において、符号４０、ＢＯ〜Ｂ１９、ＴＰ、
ＴＮ６〜ＴＮ９、ＶＤＤ、ＧＮＤ、ａｏ、ａＯは、前述
の第２図の同符号のものと同一のものである。 この第４図に示されるＡＴＤ回路においては、特に、前
述の第３図の合計４個のＡＴＤ入力回路２０を介して合
計４個のブロック０〜ブロツク３に共通してＡＴＤ信号
を供給（発生）するものとなっている、従って、インバ
ータゲート４０の出力がＡＴＤ信号（“１”のパスル信
号となる）として用いられている。 第５図は、前述の本発明の第２実施例で用いられるＡＴ
Ｄ入力回路の第１例の論理回路図である。 この第５図において、ＡＴＤ入力回路２０は、デコーダ
４８とＯＲゲート４６とにより構成されている。 デコーダ４８には、アドレス線８１８（又はａ１８）、
ａ１９（又はａ１９）が入力されている。出力の論理が
負論理であるこのデコーダ４８の出力は、このＡＴＤ入
力回路２０の出力が接続されるメモリ回ＦＩ＠ｌのブロ
ックが選択されるときに“０”となるようにデコードす
るものである。 ＯＲゲート４６は、ＡＴＤ回路から入力された“１”の
パルス信号となるＡＴＤ信号とデコーダ４８の出力とを
、負論理で論理積（ＡＮＤ）の演算を行うものである。 このＯＲゲート４６の出力はＡＴＤ入力回路２０の出力
であり、“０”のパルス信号であるブロック毎ＡＴＤ信
号ＡＴＤＯ〜ＡＴＤ３を出力する。 なお、デコードするアドレスデータ等によっては、この
デコーダ４８とＯＲゲート４６とを同一の論理ゲートと
することもできる。 例えば、第６図では、アドレス線ａ１８（又はａ１８）
、ａ１９（又はａ１９）が全て“０”であることをデコ
ードすることと、このデコード結果とＡ、ＴＤ信号との
負論理の論理積の演算とを一１個の３人力論理ゲート４
８を用いて行っている。なお、この３人力論理ゲートは
、合計４個の２人力ＮＡＮＤゲートで構成することがで
きる。 以上説明したように、本発明の第２実施例によれば、Ａ
ＴＤ回路は全体で１つとしながらも、メモリ回路１の各
ブロック０〜ブロツク３へは、それぞれ独立したＡＴＤ
入力回路２０によりＡＴＤ信号をブロック毎ＡＴＤ信号
として供給することができ、ＡＴＤ信号を供給する出力
の負荷の数の上限を定め、配線やゲート容量等の増大に
よりＡＴＤ信号の伝達速度が低下してしまうことを防止
することができる。
以上説明した通り、本発明によれば、アドレス送達パル
ス信号を用いた半導体記憶装置において、該半導体記憶
装置内部の比較的多くの回路で、このアドレス送達パル
ス信号を用いたとしても、配線やゲート容量等の増大に
より信号伝達速度を低下させることなく、このアドレス
送達パルス信号を遅延なく伝達することができるという
優れた効果を有する。
ス信号を用いた半導体記憶装置において、該半導体記憶
装置内部の比較的多くの回路で、このアドレス送達パル
ス信号を用いたとしても、配線やゲート容量等の増大に
より信号伝達速度を低下させることなく、このアドレス
送達パルス信号を遅延なく伝達することができるという
優れた効果を有する。
第１図は、本発明の第１実施例のブロック図、第２図は
、前記第１実施例に用いられるＡＴＤ回路の一例の回路
図、 第３図は、本発明の第２実施例のブロック図、第４図は
、前記第２実施例に用いられるＡＴＤ回路の一例の回路
図、 第５図は、前記第２実施例に用いられるＡＴＤ入力回路
の第１例の論理回路図、 第６図は、前記第２実施例に用いられるＡＴＤ入力回路
の第２例の論理回路図である。 １・・・メモリ回路、 １０・・・ＡＴＤ回路、
２０・・・ＡＴＤ入力回路、 ３２・・・デコーダ部、 ３４・・・制御部、 ３６・・・セルアレイ、
４０・・・インバータゲート、 ４２・・・デイレイ回路、 ４４・・・ＮＡＮＤゲート
、４６・・・ＯＲ回路、 ４８・・・多入力ＯＲゲート、 ＡＴＤ・・・アドレス送達パルス信号、ＡＴＤＯ〜ＡＴ
Ｄ３・・・ブロック毎アドレス送達パルス信号、 Ｉ１０φ〜ｌ１０ｎ・・・データ線、 ａＯ〜ａ１９ 、ａｏ〜ａ１９・・・アドレス線、ＡＡ
Ｊ〜ＡＡｋ・・・プリデコーダ出力線、ＢＯ〜Ｂ１９・
・・ＡＴＤ［１ｉｌｌＦ！＠部分、ＴＰ・・・Ｐチャネ
ルＭＯＳトランジスタ、ＴＮ６〜ＴＮ９・・・Ｎチャネ
ルＭＯＳトランジスタ、ＣＥ・・・チップ選択信号、 ＶＤＤ・・・電源線、 ＧＮＤ・・・グランド線。
、前記第１実施例に用いられるＡＴＤ回路の一例の回路
図、 第３図は、本発明の第２実施例のブロック図、第４図は
、前記第２実施例に用いられるＡＴＤ回路の一例の回路
図、 第５図は、前記第２実施例に用いられるＡＴＤ入力回路
の第１例の論理回路図、 第６図は、前記第２実施例に用いられるＡＴＤ入力回路
の第２例の論理回路図である。 １・・・メモリ回路、 １０・・・ＡＴＤ回路、
２０・・・ＡＴＤ入力回路、 ３２・・・デコーダ部、 ３４・・・制御部、 ３６・・・セルアレイ、
４０・・・インバータゲート、 ４２・・・デイレイ回路、 ４４・・・ＮＡＮＤゲート
、４６・・・ＯＲ回路、 ４８・・・多入力ＯＲゲート、 ＡＴＤ・・・アドレス送達パルス信号、ＡＴＤＯ〜ＡＴ
Ｄ３・・・ブロック毎アドレス送達パルス信号、 Ｉ１０φ〜ｌ１０ｎ・・・データ線、 ａＯ〜ａ１９ 、ａｏ〜ａ１９・・・アドレス線、ＡＡ
Ｊ〜ＡＡｋ・・・プリデコーダ出力線、ＢＯ〜Ｂ１９・
・・ＡＴＤ［１ｉｌｌＦ！＠部分、ＴＰ・・・Ｐチャネ
ルＭＯＳトランジスタ、ＴＮ６〜ＴＮ９・・・Ｎチャネ
ルＭＯＳトランジスタ、ＣＥ・・・チップ選択信号、 ＶＤＤ・・・電源線、 ＧＮＤ・・・グランド線。
Claims (3)
- （１）アドレス送達パルス信号を用いた半導体記憶装置
において、 該半導体集積回路内部が複数のブロックで構成され、 前記アドレス送達パルス信号が、前記複数のブロック毎
に設けられたブロック毎アドレス送達パルス信号供給手
段から、それぞれのブロックへ、ブロック毎アドレス送
達パルス信号として供給されることを特徴とする半導体
記憶装置。 - （２）請求項１において、 前記ブロック毎アドレス送達パルス信号供給手段が、該
当ブロックの選択時のみブロック毎アドレス送達パルス
信号を発生する、ブロック毎アドレス送達パルス信号発
生手段であることを特徴とする半導体記憶装置。 - （３）請求項１において、 前記ブロック毎アドレス送達パルス信号供給手段が、該
当ブロックの選択時に、複数ブロック共通のアドレス送
達パルス信号に従つて、ブロック毎アドレス送達パルス
信号を供給する、ブロック毎アドレス送達パルス信号入
力手段であることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306868A JPH04178996A (ja) | 1990-11-13 | 1990-11-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306868A JPH04178996A (ja) | 1990-11-13 | 1990-11-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178996A true JPH04178996A (ja) | 1992-06-25 |
Family
ID=17962221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306868A Pending JPH04178996A (ja) | 1990-11-13 | 1990-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178996A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119693A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Micro Comput Eng Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPH0262789A (ja) * | 1988-08-29 | 1990-03-02 | Nec Corp | スタティックメモリ |
-
1990
- 1990-11-13 JP JP2306868A patent/JPH04178996A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119693A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Micro Comput Eng Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPH0262789A (ja) * | 1988-08-29 | 1990-03-02 | Nec Corp | スタティックメモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7372768B2 (en) | Memory with address management | |
| US5014195A (en) | Configurable set associative cache with decoded data element enable lines | |
| US6173379B1 (en) | Memory device for a microprocessor register file having a power management scheme and method for copying information between memory sub-cells in a single clock cycle | |
| US4151611A (en) | Power supply control system for memory systems | |
| US6141287A (en) | Memory architecture with multilevel hierarchy | |
| US5742554A (en) | Volatile memory device and method of refreshing same | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| JPH09265775A (ja) | 半導体記憶装置 | |
| US5126970A (en) | Static random access memory with PMOS pass gates | |
| US5047989A (en) | Chapter mode selection apparatus for MOS memory | |
| JPH03147152A (ja) | メモリ・システム | |
| JP3324003B2 (ja) | データ処理システムに用いられるメモリ装置およびその動作方法 | |
| US6219283B1 (en) | Memory device with local write data latches | |
| JP2588936B2 (ja) | 半導体記憶装置 | |
| EP0404013B1 (en) | Semiconductor memory device with an improved write control circuit | |
| JPH07118188B2 (ja) | 集積回路メモリ | |
| EP0327950B1 (en) | Address modification circuit | |
| US5926424A (en) | Semiconductor memory device capable of performing internal test at high speed | |
| US5749090A (en) | Cache tag RAM having separate valid bit array with multiple step invalidation and method therefor | |
| US4831625A (en) | Easily cascadable and testable cache memory | |
| US5699315A (en) | Data processing with energy-efficient, multi-divided module memory architectures | |
| JPH09180450A (ja) | 半導体記憶装置 | |
| JPH04178996A (ja) | 半導体記憶装置 | |
| US6320814B1 (en) | Semiconductor device | |
| US6219296B1 (en) | Multiport memory cell having a reduced number of write wordlines |