JPH04179183A - 配線基板 - Google Patents
配線基板Info
- Publication number
- JPH04179183A JPH04179183A JP2302353A JP30235390A JPH04179183A JP H04179183 A JPH04179183 A JP H04179183A JP 2302353 A JP2302353 A JP 2302353A JP 30235390 A JP30235390 A JP 30235390A JP H04179183 A JPH04179183 A JP H04179183A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- board
- input
- conductor pattern
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
Landscapes
- Structure Of Printed Boards (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線基板上での電磁気的特性や現象を実験、
測定するための実験装置に係り、特に、反射、クロスト
ーク、Ｅ Ｍ、 Ｉを測定するための実験配線基板及び
実験装置に関する。
測定するための実験装置に係り、特に、反射、クロスト
ーク、Ｅ Ｍ、 Ｉを測定するための実験配線基板及び
実験装置に関する。
一般に、高速パルス伝送基板では、クロック周波数の高
速化に伴いタロスト−り、反射、ＥＭＩなどの雑音の発
生が問題となっている。これらの配線基板上に発生する
雑音に対しては、各回路をレイアウトした後、実際にプ
リン１へ基板を作成し、その回路布線上でどのような雑
音が発生しているか定量的な測定を行い、対策を講じて
いた。特開平１−２８８８５号公報に記載されているよ
うに、回路基板上の導体パターンの電気的特徴は配線基
板を作成して、その導体パターンの諸特性を測定して評
価を行っていた。つまり、各回路基板に対し、実際に基
板を作成しないと、発生する雑音の定量的な値は分から
なかった。このため開発工程が長期化していた。
速化に伴いタロスト−り、反射、ＥＭＩなどの雑音の発
生が問題となっている。これらの配線基板上に発生する
雑音に対しては、各回路をレイアウトした後、実際にプ
リン１へ基板を作成し、その回路布線上でどのような雑
音が発生しているか定量的な測定を行い、対策を講じて
いた。特開平１−２８８８５号公報に記載されているよ
うに、回路基板上の導体パターンの電気的特徴は配線基
板を作成して、その導体パターンの諸特性を測定して評
価を行っていた。つまり、各回路基板に対し、実際に基
板を作成しないと、発生する雑音の定量的な値は分から
なかった。このため開発工程が長期化していた。
しかし、従来のように各回路基板のレイアウトパターン
毎に基板作成および雑音測定を行わなければ発生する雑
音が分からないのであれば、レイアウトパターンを変更
する度に、基板作成および雑音測定を行わなければ雑音
対策を講じることができない。そのため開発工程の長期
化を招いていた。
毎に基板作成および雑音測定を行わなければ発生する雑
音が分からないのであれば、レイアウトパターンを変更
する度に、基板作成および雑音測定を行わなければ雑音
対策を講じることができない。そのため開発工程の長期
化を招いていた。
本発明の目的はこの問題点を解決するものであり、プリ
ン１〜基板のレイアウト設計の段階で、その布線パター
ンより発生する雑音電圧を予測可能とするための、実装
実験基板、及び、装置を提供することにある。
ン１〜基板のレイアウト設計の段階で、その布線パター
ンより発生する雑音電圧を予測可能とするための、実装
実験基板、及び、装置を提供することにある。
この目的を達成するため、本発明の配線基板は、基板上
にクロス１−一り、反射、ＥＭＩなどの雑音測定実験用
に、線幅、平行線長、平行線間間隔、シリアル布線にお
ける分岐長、ラジアル布線長をパラメータとした実装実
験が行えるように布線パターンを設けた構成となってい
る。
にクロス１−一り、反射、ＥＭＩなどの雑音測定実験用
に、線幅、平行線長、平行線間間隔、シリアル布線にお
ける分岐長、ラジアル布線長をパラメータとした実装実
験が行えるように布線パターンを設けた構成となってい
る。
これらから得た実験データの電磁気学的解析により、配
線パターンの物理的配置と電気的特性から雑音発生を予
測可能とする。これにより、基板設計段階から雑音対策
を講じることができ、基板の開発工程を短縮化すること
ができる。
線パターンの物理的配置と電気的特性から雑音発生を予
測可能とする。これにより、基板設計段階から雑音対策
を講じることができ、基板の開発工程を短縮化すること
ができる。
この構成により、クロストーク、反射波形が、様々な測
定条件で測定され線路の基本的な定数である特性インピ
ーダンス、伝搬速度も求めることができる。
定条件で測定され線路の基本的な定数である特性インピ
ーダンス、伝搬速度も求めることができる。
平行布線の、パルスを印加するドライブラインとクロス
トーク電圧の誘導されるセンスラインの各点で波形を観
測することにより、タロスト−り・３ ・ 電圧とドライブ人力パルスと物理的構成サイズとの対応
が求められる。
トーク電圧の誘導されるセンスラインの各点で波形を観
測することにより、タロスト−り・３ ・ 電圧とドライブ人力パルスと物理的構成サイズとの対応
が求められる。
また、入力波形と反射波形の関係から反射係数、特性イ
ンピーダンスが求められる。
ンピーダンスが求められる。
これらの実験データと理論との対応により、配線パター
ンの物理的構成サイズと電気的特性から誘導雑音を定量
的に予測することが可能となる。
ンの物理的構成サイズと電気的特性から誘導雑音を定量
的に予測することが可能となる。
このため、基板設計段階で雑音を誤動作するレベル以下
となるように設計することができる。
となるように設計することができる。
以下、本発明の実施例について詳細に説明する。
まず、本発明の第一の実施例の実装実験基板のレイアウ
ト図を第１図に示す。第１図の１−は四層配線基板であ
り、１１〜］４はそれぞれ平行布線間隔０．１，０．１
５，０．２，０．３ｍｍとした平行布線であり、１−５
〜１７は布線間隔が同じで平行線長をそれぞれ１． Ｏ
、Ｊ−５、２０、２５ｃ ｍとした平行布線の導体パタ
ーンである。３０〜３２は入力端から複数の出力端へ放
射状に配線したラジアル布線であり、それぞれ布線長が
異なる。
ト図を第１図に示す。第１図の１−は四層配線基板であ
り、１１〜］４はそれぞれ平行布線間隔０．１，０．１
５，０．２，０．３ｍｍとした平行布線であり、１−５
〜１７は布線間隔が同じで平行線長をそれぞれ１． Ｏ
、Ｊ−５、２０、２５ｃ ｍとした平行布線の導体パタ
ーンである。３０〜３２は入力端から複数の出力端へ放
射状に配線したラジアル布線であり、それぞれ布線長が
異なる。
・４ ・
４１〜４３は一本の布線に対し複数の負荷が繁がってい
るシリアル布線の導体パターンであり、それぞれ分岐長
が異なり、入出力部５１に接続可能である。５０，５］
、は導体パターンと測定装置との入出力部である。第２
図は入出力部５０の詳細を示したものである。第２図の
６０はパルスジェネレータなどの信号発生機からの印加
信号の接続コネクタで、６１はコネクタ６０から引き出
した接続ピンである。６２．６３は平行布線導体パター
ンの信号接続ピンである。６４ないし７０は１−４ピン
ＤＩＰソケツトの接合端子から引出した信号接続部であ
る。これら接続ピン６］−ないし７０の接合により平行
布線導体パターンに、直接。
るシリアル布線の導体パターンであり、それぞれ分岐長
が異なり、入出力部５１に接続可能である。５０，５］
、は導体パターンと測定装置との入出力部である。第２
図は入出力部５０の詳細を示したものである。第２図の
６０はパルスジェネレータなどの信号発生機からの印加
信号の接続コネクタで、６１はコネクタ６０から引き出
した接続ピンである。６２．６３は平行布線導体パター
ンの信号接続ピンである。６４ないし７０は１−４ピン
ＤＩＰソケツトの接合端子から引出した信号接続部であ
る。これら接続ピン６］−ないし７０の接合により平行
布線導体パターンに、直接。
印加信号６ｏを接続することも可能であり、１４ピンＤ
ＩＰ（７）ＩＣデバイス（ＩＮＶＥＲＴＥＲ。
ＩＰ（７）ＩＣデバイス（ＩＮＶＥＲＴＥＲ。
Ｎ Ａ、 Ｎ Ｄ ）の入出力端を接続することも可能
である。また、接続ピン７１はグランドに接続しており
、平行布線導体パターン６３を接続ピン７１に接続する
ことでグランドに終端することもできる。
である。また、接続ピン７１はグランドに接続しており
、平行布線導体パターン６３を接続ピン７１に接続する
ことでグランドに終端することもできる。
次に、この実験配線基板での実験方法について説明する
。第１図の布線幅の異なる布線２ｏ〜２３で入力信号の
反射波形を観測することにより、各′ＦＡ幅での特性イ
ンピーダンス、伝搬定数を求めることができる。クロス
１−一りの実験では、第２図の平行線の一方の導体パタ
ーンの接続ピン６２を印加信号の入力部である接続ピン
６］、又は、ＩＣの出力端接続ピン７０と接続すること
によりパルス信号を導体パターンに印加する。また、他
方の平行布線の導体パターンの入出力部６３とその導体
パターンの他端は接続部６０〜７６と接続することによ
り各種の終端状態を選ぶことができる。例えば、接続ピ
ン６３と７１をｇ路の特性インピーダンスと同じ値の抵
抗で接続することにより整合終端することができ、ＩＣ
の入力端接続ピン６９と接続することで入力端接続状態
を実現することができる。このように、クロストーク測
定実験で、ドライブライン、センスラインの各導体パタ
ーンの終端の負荷条件を変化させて測定を行うことがで
きる。これらの測定データと理論により、物理的構成サ
イズ、電気的特性とタロストーク電圧の関係を解析する
ことができる。また、３０〜３２のラジアル配線パター
ンや４１〜４３のシリアル配線パターンにより、配線パ
ターンの違いによる多重反射の特性を実験により検証す
ることができる。これらの実験及び解析により、基板の
設計段階でこ才りら物理的＋’ｌＪ成サイズ、電気的特
性から反射、クロストーク電圧を予測することが可能で
ある。
。第１図の布線幅の異なる布線２ｏ〜２３で入力信号の
反射波形を観測することにより、各′ＦＡ幅での特性イ
ンピーダンス、伝搬定数を求めることができる。クロス
１−一りの実験では、第２図の平行線の一方の導体パタ
ーンの接続ピン６２を印加信号の入力部である接続ピン
６］、又は、ＩＣの出力端接続ピン７０と接続すること
によりパルス信号を導体パターンに印加する。また、他
方の平行布線の導体パターンの入出力部６３とその導体
パターンの他端は接続部６０〜７６と接続することによ
り各種の終端状態を選ぶことができる。例えば、接続ピ
ン６３と７１をｇ路の特性インピーダンスと同じ値の抵
抗で接続することにより整合終端することができ、ＩＣ
の入力端接続ピン６９と接続することで入力端接続状態
を実現することができる。このように、クロストーク測
定実験で、ドライブライン、センスラインの各導体パタ
ーンの終端の負荷条件を変化させて測定を行うことがで
きる。これらの測定データと理論により、物理的構成サ
イズ、電気的特性とタロストーク電圧の関係を解析する
ことができる。また、３０〜３２のラジアル配線パター
ンや４１〜４３のシリアル配線パターンにより、配線パ
ターンの違いによる多重反射の特性を実験により検証す
ることができる。これらの実験及び解析により、基板の
設計段階でこ才りら物理的＋’ｌＪ成サイズ、電気的特
性から反射、クロストーク電圧を予測することが可能で
ある。
次に、第３図を用いて本発明の第二の実施例について説
明する。第二の実施例は第一の実施例と同様な基板に面
実装部品を搭載するようにしたものである。第３図は、
第一の実施例の入出力部５ｏの詳細を示した図である。
明する。第二の実施例は第一の実施例と同様な基板に面
実装部品を搭載するようにしたものである。第３図は、
第一の実施例の入出力部５ｏの詳細を示した図である。
第３図の６０ａはパルスジェネレータなどの信号発生機
からの印加信号の接続コネクタで、６１−ａはコネクタ
６０ａから引き出した接続ピンである。６２ａ、６３ａ
は平行布線導体パターンの信号接続ピンである。
からの印加信号の接続コネクタで、６１−ａはコネクタ
６０ａから引き出した接続ピンである。６２ａ、６３ａ
は平行布線導体パターンの信号接続ピンである。
６４ａ〜７０ａは１４ピンｓｏｐの接合端子から引出し
た信号接続部である。第一の実施例と同様にこれら接続
ピン６１． ａ〜７０ａの接合により平・ ７ ・ 行布線導体パターンに、直接、印加信号６０ａを接続す
ることも可能であり、１４ピンｓＯＰのＩＣデバイス（
ＴＮＶＥＲＴＥＲ，ＮＡ、ＮＤ） の入出力端を接続す
ることも可能である。また、接続ピン７１ ａはグラン
ドに接続しており、平行布線導体パターン６３，１を接
続ピン７１ ａに接続することでグランドに終端するこ
ともできる。これにより面実装部品を搭載した場合につ
いても、第一の実施例と同様に実験を行うことができ同
様の効果が得られる。
た信号接続部である。第一の実施例と同様にこれら接続
ピン６１． ａ〜７０ａの接合により平・ ７ ・ 行布線導体パターンに、直接、印加信号６０ａを接続す
ることも可能であり、１４ピンｓＯＰのＩＣデバイス（
ＴＮＶＥＲＴＥＲ，ＮＡ、ＮＤ） の入出力端を接続す
ることも可能である。また、接続ピン７１ ａはグラン
ドに接続しており、平行布線導体パターン６３，１を接
続ピン７１ ａに接続することでグランドに終端するこ
ともできる。これにより面実装部品を搭載した場合につ
いても、第一の実施例と同様に実験を行うことができ同
様の効果が得られる。
次に、第４図を用いて本発明の第三の実施例について説
明する。第三の実施例は第一、二の実施例で説明した実
装実験基板を含んだ実装実験装置である。第４図はこの
実装実験装置の構成図で、８０はパーソナルコンピュー
タ（以下ＰＣ）、８１は入力信号を生成するパルスジェ
ネレータ（以下ＰＧ）で（Ｅ Ｐ −Ｉ Ｂケーブル等
でｐｃと接続しており、信号出力は実験基板に接続され
ている。８２は実験用基板で、この実験用基板８２はコ
ネクタ８３でＰＣの拡張スロットに接続可能な・８
・ ものとなっている。ＰＧ８１をＰＣ８０で制御すること
により入力波形の立上り時間、ピーク電圧等を変化させ
ることができ、第一の実施例の基板と同様な実験回路に
より測定した出力波形をＡ／Ｄ変換機８４でアナログデ
ータからデジタルデータに変換し、ＰＣ８０にそのデー
タを取り込み、データ処理を行うことができる。このよ
うに、測定とデータ処理をＰＣで自動的に行うことによ
り測定作業効率が上がり第一、二の実施例と同様な効果
が得られる。
明する。第三の実施例は第一、二の実施例で説明した実
装実験基板を含んだ実装実験装置である。第４図はこの
実装実験装置の構成図で、８０はパーソナルコンピュー
タ（以下ＰＣ）、８１は入力信号を生成するパルスジェ
ネレータ（以下ＰＧ）で（Ｅ Ｐ −Ｉ Ｂケーブル等
でｐｃと接続しており、信号出力は実験基板に接続され
ている。８２は実験用基板で、この実験用基板８２はコ
ネクタ８３でＰＣの拡張スロットに接続可能な・８
・ ものとなっている。ＰＧ８１をＰＣ８０で制御すること
により入力波形の立上り時間、ピーク電圧等を変化させ
ることができ、第一の実施例の基板と同様な実験回路に
より測定した出力波形をＡ／Ｄ変換機８４でアナログデ
ータからデジタルデータに変換し、ＰＣ８０にそのデー
タを取り込み、データ処理を行うことができる。このよ
うに、測定とデータ処理をＰＣで自動的に行うことによ
り測定作業効率が上がり第一、二の実施例と同様な効果
が得られる。
本発明では、配線基板上のクロストーク、反射、伝搬速
度が基板の構成やレイアウトにどのように依存している
かを知ることができるため、配線基板を設計する段階で
発生する雑音が予測でき、この段階で雑音対策を講じる
ことができる。このため、試作基板を作成してからしか
雑音対策を講じない場合に比べて、配線基板の開発工数
を短期化することができる。
度が基板の構成やレイアウトにどのように依存している
かを知ることができるため、配線基板を設計する段階で
発生する雑音が予測でき、この段階で雑音対策を講じる
ことができる。このため、試作基板を作成してからしか
雑音対策を講じない場合に比べて、配線基板の開発工数
を短期化することができる。
第１図は本発明の第一の実施例の実装実験基板のブロッ
ク図、第２図は第１図の入出力部の説明図、第３図は第
二の実施例である第１図の人出力部相当の説明図、第４
図は第１図の実装実験基板を含んだ実装実験装置の説明
図である。 １・・・実装実験基板、 １１〜〕７・・・平行布線パターン、 ３０〜３２・・ラジアル配線パターン、４１〜４３・・
・シリアル配線パターン、８０・・・パーソナルコンピ
ュータ、 ８１・・・パルスジェネレータ。 ８４・・・Ａ／Ｄ変換機。 ・１１・
ク図、第２図は第１図の入出力部の説明図、第３図は第
二の実施例である第１図の人出力部相当の説明図、第４
図は第１図の実装実験基板を含んだ実装実験装置の説明
図である。 １・・・実装実験基板、 １１〜〕７・・・平行布線パターン、 ３０〜３２・・ラジアル配線パターン、４１〜４３・・
・シリアル配線パターン、８０・・・パーソナルコンピ
ュータ、 ８１・・・パルスジェネレータ。 ８４・・・Ａ／Ｄ変換機。 ・１１・
Claims (6)
- １．プリント基板上の布線において、反射、クロストー
ク、ＥＭＩなどの誘導雑音電圧を定量的に測定すること
が可能な配線パターン及び信号入出力部を設けたことを
特徴とする配線基板。 - ２．請求項１の配線基板と、それを測定する測定装置を
備えた実装実験測定装置。 - ３．請求項１において、配線間隔を０．１ｍｍ〜０．３
ｍｍの範囲で変化させた平行布線と、線幅を０．１ｍｍ
〜０．３ｍｍの範囲で変化させた単独布線群と、その他
にシリアル布線と、ラジアル布線の各布線パターンを持
つ配線基板。 - ４．請求項１において、実験用ＩＣの入力端子、出力端
子を切り替える手段を持つ配線基板。 - ５．請求項２において、間隔を０．１ｍｍ〜０．３ｍｍ
の範囲で変化させた平行布線と、線幅を０．１ｍｍ〜０
．３ｍｍの範囲で変化させた単独布線群と、シリアル布
線と、ラジアル布線の各布線パターンを持つ配線基板を
持つ実装実験測定装置。 - ６．請求項２において、実験用ＩＣの入力端子、出力端
子を切り替える手段を持つ実装実験測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302353A JPH04179183A (ja) | 1990-11-09 | 1990-11-09 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302353A JPH04179183A (ja) | 1990-11-09 | 1990-11-09 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179183A true JPH04179183A (ja) | 1992-06-25 |
Family
ID=17907894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302353A Pending JPH04179183A (ja) | 1990-11-09 | 1990-11-09 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346835B1 (en) | 1999-09-02 | 2002-02-12 | Fujitsu Limited | Power-on reset signal preparing circuit |
| WO2007063949A1 (ja) * | 2005-11-30 | 2007-06-07 | Fukuoka Industry, Science & Technology Foundation | 配線パターン特性評価実装基板 |
-
1990
- 1990-11-09 JP JP2302353A patent/JPH04179183A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346835B1 (en) | 1999-09-02 | 2002-02-12 | Fujitsu Limited | Power-on reset signal preparing circuit |
| WO2007063949A1 (ja) * | 2005-11-30 | 2007-06-07 | Fukuoka Industry, Science & Technology Foundation | 配線パターン特性評価実装基板 |
| US7911219B2 (en) | 2005-11-30 | 2011-03-22 | Fukuoka Industry, Science & Technology Foundation | Wiring pattern characteristic evaluation mounting board |
| JP4740957B2 (ja) * | 2005-11-30 | 2011-08-03 | 財団法人福岡県産業・科学技術振興財団 | 配線パターン特性評価実装基板 |
| KR101286488B1 (ko) * | 2005-11-30 | 2013-07-16 | 자이단호진 후쿠오카켄 산교·가가쿠기쥬츠신코자이단 | 배선 패턴 특성 평가 실장 기판 |
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