JPH04180433A - セル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、情報通信分野で音声、データ、画像など種
々の情報をセルと呼ばれるブロック単位に分割し、高速
で伝送・交換を行うためのＡＴＭ（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）通信におけるセ
ル交換装置に関するものである。

［従来の技術］ 高速で伝送・交換を行うためのＡ　Ｔ　Ｍ　（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）通信
においては、マルチメディア情報をブロック化して宛先
情報を含むヘッダを付与したセルと呼ばれる単位が用い
られる。このセルは、国際標準の規定に従った固定の長
さが決められている。一方、ＡＴＭ通信方式におけるイ
ンタフェース速度は、１５５．５２Ｍｂ／ｓを基本とし
て、その整数倍の速度のうちいくつか９例えば６２２．
０８Ｍｂ／ｓ等が国際標準となりつつある。

セルのヘッダ情報をハードウェアで直接参照して交換を
行うＡＴＭスイッチにおいて、スイッチのインタフェー
スと異なるインタフェースを収容するために、ＡＴＭス
イッチの入力部／出力部にセル多重／分離回路が用いら
れる場合が多い。第９図は、早見他、′広帯域ｌ５ＤＮ
用ＡＴＭ交換システム”、電子情報通信学会技術研究報
告。

Ｖｏｌ、９０　Ｎｏ、１５８，５ＳＥ９０−４０．ｐｐ
、１３−１８．１９９０に示された試作システムの構成
図である。また、第１０図、第１１図、第１２図は、回
倒におけるＡＴＭスイッチモジュール、セル多重回路、
セル分離回路の構成図である。図において、（１）は入
線、（２）は出線、（３）はＡＴＭスイッチ、（４）は
セル多重回路、（５）はセル分離回路、（６）は入力ポ
ート、（７）は呂カポート、（８）はセル交換装置、（
３１）はＡＴＭスイッチモジュール、（３２）はバッフ
ァ、（３３）はハイウェイである。

次に動作について説明する。

第９図は試作システムの構成を示したもので、ここに示
した例は、広帯域ｌ５ＤＮの基本構成要素である広帯域
宅内網、広帯域遠隔集線装置、広帯域局内交換機を統合
したものであるが、以下では広帯域遠隔集線装置につい
て説明する。同装置の通話路は、インタフェース部分の
他にＡＴＭスイッチ（３）、セル多重回路（４）、セル
分離回路（５）から構成されている。宅内で発生した情
報は、一定長のブロックに区切られてセルとなり、光加
入者線を通って広帯域遠隔集線装置に到着し、ま′ずセ
ル多重回路（４）の入力ポート（６）に入力する。この
光加入者線のインタフェース速度は、国際標準である１
５５．５２Ｍｂ／ｓである。一方、ＡＴＭスイッチ（３
）のインタフェース速度は１．２Ｇｂ／ｓになっており
、直接、光加入者線を収容することは出来ないが、容量
としては光加入者線を８本収容することが可能である。

従って、第１１図に示すセル多重回路（４）が８本の１
５５．５２Ｍｂ／ｓ入カポート（６）をセル単位に多重
化し、１本の１．２Ｇｂ／ｓインタフエースとしてＡＴ
Ｍスイッチ（３）の入線（１）に出力する。セル多重回
路（４）は、入力ポート数に対応したＡＴＭスイッチモ
ジュール（３１）から構成されている。セルの多重化は
、セルをＡＴＭスイッチモジュール（３１）内にあるバ
ッファ（３２）に−時蓄え、他のＡＴＭスイッチモジュ
ール（３１）と調整をはかりながら、入線（１）でのセ
ルの衝突を避けるように前記バッファ（３２）から高速
にセルを読み畠すことでセル多重化を行う。

次に、第１０図において、ＡＴＭスイッチモジュールの
動作を説明する。ＡＴＭ通話路は、このＡＴＭスイッチ
モジュール（３１）を格子状に並べ、モジュール間を１
．２Ｇｂ／ｓのハイウェイ（３３）で結んだ構成となっ
ている。１．２Ｇｂ／ｓインタフエースを持つＡＴＭス
イッチモジュール（３１）は８Ｘ８の交換が可能である
。ＡＴＭ通信方式では、セルが非周期的に多重され、一
つの出線を目指して複数の入線から入力されるため、８
線でのセルの衝突が起こり得る。これを避けるために、
バッファによる一時的なセルの待ち合わせを行う機能が
必要である。各ＡＴＭスイッチモジュール（３１）は、
出力ハイウェイ（３３）で他のＡＴＭスイッチモジュー
ル（３１）と接続され、各々のＡＴＭスイッチモジュー
ル（３１）内にバッファ（３２）を備えている。ＡＴＭ
スイッチモジュール（３１）にセルが入力すると、セル
に付加されたルーティング情報を、各ＡＴＭスイッチモ
ジュール（３１）に設定されている出力ハイウェイ番号
と比較することにより、スイッチングするかどうかを判
定する。ルーティング情報と設定ハイウェイ番号が一致
すればセルをバッファ（３２）へ蓄積する。また、セル
をバッファ（３２）から読み比す時には、各々のＡＴＭ
スイッチモジュール（３１）間で調停が必要であり、こ
の多重制御はトークンを巡回させることにより行ってい
る。また、全ＡＴＭスイッチモジュール（３１）から出
力されるセルを収容したハイウェイ（３３）は、出線（
２）となってセル分離回路（５）に入力する。

次に、第１２図において、セル分離回路の動作について
説明する。セル分離回路（５）は、一つの出線（２）に
対し複数の出力ポート（７）にセル分離する機能を有す
る。出線（２）に到着するセル流は統計的にセル多重さ
れたものであり、各出力ポート宛先のセルが規則的に到
着するわけではなく、その割合が時間的に変動する。従
って、セル分離回路（５）は、その揺らぎを吸収するた
めに多数のバッファを必要とするため、同図においては
一つの出力ポート（７）に対して複数のＡＴＭスイッチ
モジュール（３１）を設けている。同図において、セル
がＡＴＭスイッチ（３）の出線（２）より出力され、セ
ル分離回路（５）に到着すると、各ＡＴＭスイッチモジ
ュール（３１）は、セルの宛先を見ることで、出力ポー
ト（７）が一致すればセルをバッファ（３２）に書き込
む。このバッファ（３２）は１Ｍき込みの速さは１．２
Ｇｂ／ｓであるが、読み出しは１５５．５２Ｍｂ／ｓで
あるので、書き込むセルが連続して数多く到着しり場合
には、バッファ（３２）の量は有限であるので、確率的
にバッファ（３２）がオーバーフローし、セル廃棄が生
じる。

［発明が解決しようとする課題］ 従来のセル交換装置は以上のように構成されているので
、セル分離回路（５）での廃棄率を下げるためにセル分
離回路（５）において十分な量のバッファ（３２）を用
意しようとすると、各出力ポート（７）に対応してそれ
ぞれ多数のバッファ（３２）を設置する必要があり、そ
の結果システム全体で使用効率の悪いバッファを多量に
設置することになり、かつ実現上も困難になるという問
題点があった。

この発明は上記のような課題を解決するためになされた
もので、ＡＴＭスイッチからセル分離回路へセルを読み
出す時に、個々の出力ポートの容量を考慮してその容量
を超えないようにし、セル到着の時間的な変動をＡＴＭ
スイッチのバッファで吸収することで、ＡＴＭスイッチ
内のバッファを各出力ポート間で共有化して使用し、バ
ッファ使用効率を高め、システム全体の総バッファ量を
減らすことを目的とする。

［課題を解決するための手段］ この発明に係るセル交換装置は、データ部とその宛先情
報を含むヘッダ部より成るセルが入力する複数の入線を
有し、当該入線から入力するセルを当該セルのヘッダ部
にて指定された出力ポートを収容する出線に出力するＡ
ＴＭスイッチと、前記セルが入力する複数の入力ポート
内のセルをセル単位に多重化し前記入線に出力するセル
多重回路と、前記出線内のセルに対しセル単位に当該ヘ
ッダ部で指定される出力ポートを選別し出力するセル分
離回路とを有するセル交換装置であって、前記ＡＴＭス
イッチは、入線より入力されたセルのヘッダ部より宛先
の出力ポートを検出するヘッダ処理回路と、アドレスを
指定することによって前記セルが書き込まれ、また、ア
ドレスを指定することによって前記書き込みの順序とは
関係なくセルの読み出しが可能な一つまたは複数のバッ
ファメモリと、前記ヘッダ処理回路を所定のバッファメ
モリに接続して当該バッファメモリにセルを書き込むセ
ル書き込み回路と、前記バッファメモリを所定の出線に
接続して当該バッファメモリからセルを読み出すセル読
み出し回路と、前記セル書き込み回路を制御してセルが
書き込まれるバッファメモリを選択するとともに、書き
込まれたセルのバッファメモリ内のアドレスをセルの宛
先出力ポート別に管理し、当該宛先別に管理しているア
ドレスに基づきセル読み出し回路を制御してセルを出力
ポートの速度に合わせて読み出し、読み出されたセルを
そのヘッダ部で指定される出力ポートを収容する出線に
所定の順番で出力させるバッファ制御回路とを具備した
ものである。

［作用コ この発明におけるセル交換装置は、ＡＴＭスイッチにお
いてセルのバッファメモリへの格納アドレスを出力ポー
ト別に管理し、セルをバッファメモリから読み出す時に
出力ポートの容量を超えないようにすることで、セル分
離回路でのセル廃棄をなくし、セルの揺らぎ吸収をＡＴ
Ｍスイッチ内のバッファメモリで行うことで、バッファ
メモリを全出力ポートで共有化して使うことができ。

システム全体で少ないバッファメモリ数で、より低いセ
ル廃棄率が実現できる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、本実施例によるセル交換装置を表す全体構成
図である。このセル交換装Ｗ（８）は、セルが入力する
１５５．５２阿ｂ／ｓの３２本の入力ポート（６）及び
セルを出力する１５５．５２阿ｂ／ｓの３２本の出力ポ
ート（７）の間でセルの交換を行うものである。また、
このセル交換装置（８）は、１５５．５２阿ｂ／ｓの入
力ポート（６）を１本の６２２．０８阿ｂ／ｓの入線（
１）にセル多重するセル多重回路（４）を８回路と、６
２２．０８阿ｂ／ｓインタフエースで８本の入線（１）
と８本の出、ｉ！　（２）を収容するＡＴＭスイッチ（
３）と、１本の６２２．０８阿ｂ／ｓの出線（２）を４
本の１５５．５２Ｍｂ／Ｓの出力ポート（７）にセル分
離するセル分離回路（５）を８回路備えている。

第２図は、上記ＡＴＭスイッチ（３）の−実施例を示し
たものである。同図において、（１）は宛先情報として
出力ポート番号を含むヘッダ部とデータ部より成るセル
が入力する入力ポートがセル多重されたｎ　（ｎ≧２）
本の入線、（２）は前記セルがそのヘッダ部にて指定す
る宛先に応じて出力されるべき出力ポートを収容したｍ
（ｍ≧２）本の出線であり、それらは従来と同等のもの
である。（１０）は前記入線（１）の各々に対応して設
けられ、入線（１）より入力されたセルのヘッダ部より
宛先の出力ポート（７）を検出するヘッダ処理回路であ
る。また、（１１）は指定されたアドレスに前記セルを
蓄積し、アドレスを指定することによって書き込みの際
の順序とは無関係に、蓄積されたセルを読み出すことが
できるＰ（ｐ≧１）個のバッファメモリである。

（１２）はこのバッファメモリ（１１）の各々に対応し
て設けられ、例えばＦＩＦＯタイプのメモリを用いて空
きアドレスの管理を行い、対応付けられたバッファメモ
リ（１１）にリードアドレス及びライトアドレスを与え
る記憶制御回路である。（１３）は前記ヘッダ処理回路
（１０）を所定のバッファメモリ（１１）に選択的に接
続するセル書き込み回路で、本実施例では空間スイッチ
で実現される。（１４）は各バッファメモリ（１１）を
所定の出線（２）に選択的に接続するセル読み出し回路
であり、本実施例では空間スイッチで実現される。（１
５）は前記セル書き込み回路（１３）のスイッチングを
制御してセルが蓄積されるバッファメモリ（１１）の選
択を行うとともに、蓄積されたセルのバッファメモリ（
１１）上のアドレスを各セルの出力ポート別に管理して
、当該宛先別に管理しているアドレスに基づいてセル読
み出し回路（１４）のスイッチングを制御し、前記セル
をそのヘッダ部で指定される前記出力ポート（７）を収
容する出線（２）に所定の順番で出力させるバッファ制
御回路である。

また、前記バッファ制御回路（１５）内において、（１
６）は入線（１）にセルが到着すると。

その入線（１）に対応して設けられたヘッダ処理回路（
１０）によって検出された当該セルの出線番号を受け、
そのセルを蓄積するバッファメモリ（１１）を選択して
それを該当するヘッダ処理回路（１０）に接続するため
、前記セル書き込み回路（１３）のスイッチングを制御
する書き込みバッファ選択回路である。（１７）はこの
書き込みバッファ選択回路（１６）の検出した出力ポー
ト番号を参照して到着したセルを宛先の出力ポート別に
分け、当該セルが書き込まれたバッファメモリ（１１）
上のライトアドレスを当該バッファメモリ（１１）に対
応する記憶制御回路（１２）より得て、それを後述する
アドレス待ち行列に書き込むアドレス交換回路である。

（１８）はそのアドレス待ち行列であり、ＦＩＦＯタイ
プのメモリによって構成されて、前記出線（２）の各々
が収容する出力ポートに対応して設けられている。

このアドレス待ち行列（１８）には、それが対応付けら
れた出力ポート毎に、当該出力ポートを宛先とするセル
が蓄積されたバッファメモリ（１１）上のライトアドレ
スが、到着した順番に前記アドレス交換回路（１７）に
よって書き込まれる。（１９）はこのアドレス待ち行列
（１８）を参照してバッファメモリ（１１）から読み出
すセルを決定し、そのアドレス待ち行列（１８）から読
み出したアドレスをリードアドレスとして該当するバッ
ファメモリ（１１）に対応付けられた記憶制御回路（１
２）に送るとともに、セル読み出し回路（１４）のスイ
ッチングを制御して、前記バッファメモリ（１１）を該
当する出線（２）に接続する読み出しバッファ選択回路
である。

第３図はセル多重回路の内部回路例で、第１図において
４本の１５５．５２Ｍｂ／ｓの入力ポート（６）を１本
の６２２．０８Ｍｂ／ｓの入線（１）にセル多重する例
である。図中、入力ポート（６）に対応して一つのＦＩ
ＦＯタイプのメモリで構成されたセル速度調整バッファ
（２１）が用いられ、書き込みを１５５．５２Ｍｂ／ｓ
、読み出しを順次６２２．０８Ｍｂ／ｓで行っている。

第５図はセル分離回路の内部回路例で、第１図において
１本の６２２．０８Ｍｂ／ｓの出線（２）を４本の１５
５．５２Ｍｂ／ｓの出力ポート（７）にセル分離する例
である。図中、出力ポート（７）に対応して一つのＦＩ
ＦＯタイプのメモリで構成されたセル速度調整バッファ
（２３）とアドレスフィルタ（２２）が用いられ、書き
込みを６２２．０８Ｍｂ／ｓ、読み出しを１５５．５２
Ｍｂ／ｓで行っている。セル速度調整バッファ（２１）
、（２３）は速度調整のみに目的とし、セルの統計多重
効果を期待するものではないので、その容量は高々２セ
ル分程度で十分である。

次に、セル多重回路の動作について説明する。

ここで扱われるセル長は固定長で、ランダムに入力され
るものであり、入力ポート（６）に入力する前にセル入
力位相が調整されて、全線からのセル入力は同一の位相
で供給されるものとする。第４図は本回路例におけるタ
イミング図であり、第３図の入力ポート（６）をＡ、入
線（１）をＢとし、それぞれセル単位で示しである。Ａ
ＴＭ通信方式では、あるタイムスロットに有意なセルが
来る場合と、何も情報を持たないアイドルセル（空セル
）が来ることがある。図中、有意セルを“セル■”等で
示し、アイドルセル（空セル）は“アイドルセル”と明
記しである。　６２２．０８Ｍｂ／ｓにおける１セル転
送時間は、１５５．５２Ｍｂ／ｓのそれの４分の１であ
り、入力ポート（６）から入力したセルを全て入線（１
）に収容する容量がある。ここでは、１５５．５２Ｍｂ
／ｓにおける１セル時間を単位とし、６２２．０８Ｍｂ
／ｓの４セルをその時間的位置で入力ポート（６）を固
定的に割り当てる方式をとっている。例えば＃１の入力
ポート（６）から入力したセルは、図中＃１の位置で６
２２．０８Ｍｂ／ｓとして出力するようにする。

次に、ＡＴＭスイッチの動作を第２図について説明する
。ここで、スイッチに入力する各入線（１）でのセルの
入力位相は調整され、同一であるものとする。入線（１
）にセルが入力すると、各入線（１）に対応して設けら
れたヘッダ処理回路（１０）は、入力したセルのヘッダ
部より出力ポート及びそれを収容する出線番号を検出す
る。バッファ制御回路（１５）内の書き込みバッファ選
択回路（１６）は、このヘッダ処理回路（１０）を参照
して、セル書き込み回路（１３）に、セルの到着したヘ
ッダ処理回路（１０）とセルを記憶するため選択された
バッファメモリ（１１）とを個々に接続するように指示
する。このとき用いられるライトアドレスは、記憶制御
回路（１２）を参照することで得られる。このライトア
ドレスはアドレス交換回路（１７）に送られ、各入線（
１）に到着したセルの宛先出力ポート（７）に応じて分
けられる。アドレス待ち行列（１８）は出力ポート別に
設けられ、前記セルのライトアドレス及びバッファメモ
リ番号がその最後尾に書き込まれる。読み出しバッファ
選択回路（１９）は、これらアドレス待ち行列（１８）
より、そこに格納されているアドレスを取り出して該当
するバッファメモリ（１１）に対応した記憶制御回路（
１２）に送るとともに、セル読み出し回路（１４）にバ
ッファメモリ（１１）と出線（２）とを個々に接続する
ように指示する。また、一般に出線（２）の容量と出力
ポート（７）の容量は異なるが、アドレス待ち行列（１
８）の読み出しは出力ポート単位に行われるので、出力
ポートの速度に合わせて読み比すことにより出力ポート
（７）の容量を超えないようにする。セル読み出し回路
（１４）は、このタイムスロットにてバッフ７メモリ（
１１）と出線（２）を接続する。各記憶制御回路（１２
）は、受は取ったアドレスを対応付けられたバッファメ
モリ（１１）にリードアドレスとして送り、以降、その
アドレスを空きアドレスとして管理する。各バッファメ
モリ（１１）から読み出されたセルは、それぞれのヘッ
ダ部で指定された宛先量カポート（７）を収容する出線
（２）に出力される。

ここで、第７図及び第８図は出線＃１　（２）に関する
アドレス待ち行列（１８）の読み出しを詳しく示した例
である。出線＃１（２）は、１５５．５２Ｍｂ／ｓの出
力ポート＃１〜＃４　（７）を収容しているので６２２
．０８Ｍｂ／ｓの速度を持っている。第７図は、あるタ
イムスロットで出力ポート＃１〜＃４（７）に対応した
アドレス待ち行列（１８）の例であり、′セル１１″等
と示されているところには、そのセルを格納しているバ
ッファメモリ番号とアドレスとが書き込まれている。第
８図は、本発明におけるアドレス待ち行列（１８）の読
み出し規則を示している。同図は、出線（２）における
タイミングを示しており、４セル単位にそれぞれ出力ポ
ート＃１〜＃４　（７）宛のセルを固定的に割り当てて
いる点が従来とは異なる。例えば、図中、タイムスロッ
ト１〜４はそれぞれ出力ポート＃１〜＃４　（７）に割
り当てられ、それが繰り返されている。そのため、セル
分離回路（５）では規則的に速度調整のみを行えばよく
、セル分離回路（５）でのバッファオーバーフローによ
るセル廃棄が生じない。例えば、第７図において現在出
力ポート＃１宛にセル１１．＃２宛にセル２１．＃４宛
にセル４１が出力を待っている。

従って、それらを規則的にタイムスロット１゜２．４で
読み出している。タイムスロット３では、出力ポート＃
３宛のセルが到着していないため、アイドルセル（図中
“空セル″と明記）を送出している。本発明の例では、
アドレス待ち行列（１８）は出力ポート（７）に対応し
て設けられているが、従来の例では出線（２）に対して
一つの大きな待ち行列があると考えられ、もし、この例
を当て嵌めればタイムスロット３で他の有意セルが出力
されるので空セルが出力されることはなく、出力ポート
＃１．＃２．＃４のどれかが重複することになり、セル
分離回路（５）でバッファリングする必要がある。すな
わち、従来の例では、一つの出力ポート（７）に対して
セルの到着に統計的な揺らぎが発生することになり、セ
ル分離回路（５）において多量のバッファを要する。

次に、セル分離回路の動作について説明する。

第６図は、本回路例におけるタイミング図であり、第５
図の出線（２）をＣ１出力ポート（７）をＤとし、それ
ぞれセル単位で示しである。図中、第４図と同様に、有
意セルを゛′セル■″等で示し、アイドルセル（空セル
）は“アイドルセル”と明記しである。６２２゜０８Ｍ
ｂ／ｓにおける１セル転送時間は、１５５．５２Ｍｂ／
ｓのそれの４分の１である。ＡＴＭスイッチ（３）から
送信される出線（２）は６２２．０８Ｍｂ／ｓであるが
、１５５．５２Ｍｂ／ｓにおける１セル時間を単位とし
、６２２．０８Ｍｂ／ｓの４セルをその時間的位置で出
力ポート（７）を固定的に割り当てているため、セル分
離回路（５）に入力したセルは、必ず出力する出力ポー
ト（７）及びタイムスロットが保証され、ここでのバッ
ファ溢れは生じないようになっている。セル分離回路（
５）に入力したセルは、まず出力ポート（７）に対応し
て設けられたアドレスフィルタ（２２）に同報され、対
応する出力ポート（７）に対応したアドレスフィルタ（
２２）のみが前記セルを通過させ速度調整バッファ（２
３）に書き込む。他のアドレスフィルタ（２２）では前
記セルを廃棄する。セル速度調整バッファ（２３）は、
書き込みは６２２．０８Ｍｂ／ｓで行い、読み呂しは１
５５．５２Ｍｂ／ｓで行うことで速度調整を行う。セル
速度調整バッファ（２３）は速度調整のみを目的とし、
セルの統計多重効果を期待するものではないので、その
容量は高々２セル分程度で十分である。

なお、上記実施例では、単体のセル交換装置を示したが
、このセル交換装置をリンク接続し、順次多段に接続し
て拡張してもよい。

また、セルのヘッダ部の宛先情報として、セル交換装置
の出力ポートに対応して、直接出力ポート番号を与える
としたが、ヘッダ部の宛先情報にコード化した番号を与
える等、何らかの変換処理を行ってもよい。

また、上記実施例では、一つのセルは一つの出力ポート
だけに出力される場合について説明したが、アドレスの
指定の仕方によっては複数の出力ポートに出力するよう
にすることも可能であり、回報機能の付加も可能である
。

また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて伝送し、ヘッダ部とデータ部を
並列して配置された複数の信号線にそれぞれ割り当てる
ようにしてもよい。

さらに、上記実施例では、入線のリンク速度を同一とし
たが、バッファメモリからの読み出し速度を入線のリン
ク速度より速くすることによりトラヒック集束が可能で
あり、逆に入線のリンク速度を出線の速度より速くする
ことも可能である。

また、セル交換装置をリンク接続した時、段間の速度を
入線の速度よりも高速にすることにより、セル交換装置
段間でのセル廃棄率を更に低いものにすることが出来る
。

また、上記実施例では、セル交換装置の出力ポートに対
応してそれぞれ一つのアドレス待ち行列を設けたが、そ
れぞれの出力ポートに優先度側に複数のアドレス待ち行
列を設けて、セルのヘッダ部に宛先呂線以外に付加され
た優先度を示す符号に基づいて優先度の高いセルを先に
バッファメモリから読み出すことも可能である。

さらに、動作速度の制約が要る場合等には本スイッチの
前段及び後段に、直列／並列変換回路。

並列／直列変換回路を付けて並列信号として処理しても
よい。

［発明の効果］ 以上のように、この発明によれば、複数入力ポートより
入力した複数のセルをセル多重回路により多重化し、Ａ
ＴＭスイッチでセルの交換を行い前記セルを出線に出力
するときに、セルの出力するタイムスロットを固定的に
出力ポートに割り当てて、セル分離回路でのバッファ溢
れによるセル廃棄をなくしたので、ＡＴＭスイッチから
セル分離回路へセルを出力する時に、個々の出力ポート
の容量を超えないようにすることが出来るようになり、
セル到着の時間的な変動をＡＴＭスイッチのバッファで
吸収することで、ＡＴＭスイッチ内のバッファを各出力
ポート間で共有化して使用し、バッファ使用効率を高め
、システム全体で少ない総バッファ量で低廃棄率実現可
能なセル交換装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるセル交換装置全体を
示すブロック図、第２図はそのＡＴＭスイッチを示すブ
ロック図、第３図はセル多重回路の内部回路例を示す図
、第４図はその各部のタイミング図、第５図はセル分離
回路の内部回路例を示す図、第６図はその各部のタイミ
ング図、第７図はＡＴＭスイッチ内のアドレス待ち行列
の一例を示す図、第８図はその出線のタイミング図、第
９図は従来のセル交換装置を用いたシステム構成図、第
１０図は従来例におけるＡＴＭスイッチモジュールの構
成を示すブロック図、第１１図は従来例におけるセル多
重回路の構成を示すブロック図、第′１２図は従来例に
おけるセル分離回路の構成を示すブロック図である。 （１）は入線、（２）は出線、（３）はＡＴＭスイッチ
、（４）はセル多重回路、（５）はセル分離回路、（６
）は入力ポート、（７）は出力ポート、（８）はセル交
換装置、（１０）はヘッダ処理回路、（１１）はバッフ
ァメモリ、（１２）は記憶制御回路、（１３）はセル書
き込み回路、（１４）はセル読み出し回路、（１５）は
バッファ制御回路、（１６）は書き込みバッファ選択回
路、（１７）はアドレス交換回路。 （１８）はアドレス待ち行列、（１９）は読み出しバッ
ファ選択回路、（２１）、（２３）はセル速度調整バッ
ファ、（２２）はアドレスフィルタ。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　弁理士　　宮　園　純　− 第１０図 出線４１１デ収容Ｔ９凪カポート１〜１４に対応したア
ｒ゛ＦＩＦＯクイ７ソモジ ち酬３　切開２　　（１１−＋ 切２２　懸２１１ 七 山＃Ｐｌ／ｓおつろｔル出力りィミングロ（第７図の捌
におい７ノメ）？Ｊ羞セχ虹ない吻合フタイヘ スロツト＋２３４５６７ Ｕスず今ライ１列の例 シ　出力ボ一ト１１対几 シ　出力別’−）−１２対惠 〉　出力別”−）−１１３りび己 〉　出力広゛−トＩ４凧

Claims (1)

1. 【特許請求の範囲】 データ部とその宛先情報を含むヘッダ部より成るセルが
   入力する複数の入線を有し、当該入線から入力するセル
   を当該セルのヘッダ部にて指定された出力ポートを収容
   する出線に出力するＡＴＭスイッチと、前記セルが入力
   する複数の入力ポート内のセルをセル単位に多重化し前
   記入線に出力するセル多重回路と、前記出線内のセルに
   対しセル単位に当該ヘッダ部で指定される出力ポートを
   選別し出力するセル分離回路とを有するセル交換装置で
   あって、 前記ＡＴＭスイッチは、入線より入力されたセルのヘッ
   ダ部より宛先の出力ポートを検出するヘッダ処理回路と
   、アドレスを指定することによって前記セルが書き込ま
   れ、また、アドレスを指定することによって前記書き込
   みの順序とは関係なくセルの読み出しが可能な一つまた
   は複数のバッファメモリと、前記ヘッダ処理回路を所定
   のバッファメモリに接続して当該バッファメモリにセル
   を書き込むセル書き込み回路と、前記バッファメモリを
   所定の出線に接続して当該バッファメモリからセルを読
   み出すセル読み出し回路と、前記セル書き込み回路を制
   御してセルが書き込まれるバッファメモリを選択すると
   ともに、書き込まれたセルのバッファメモリ内のアドレ
   スをセルの宛先出力ポート別に管理し、当該宛先別に管
   理しているアドレスに基づきセル読み出し回路を制御し
   てセルを出力ポートの速度に合わせて読み出し、読み出
   されたセルをそのヘッダ部で指定される出力ポートを収
   容する出線に所定の順番で出力させるバッファ制御回路
   とを具備したことを特徴とするセル交換装置。