JPH04181808A - 位相比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、位相比較器に関し、特に、ディジタルＰ　Ｌ
　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）等に
用いられる位相比較器に関する。

［従来の技術］ この種従来の位相比較器の回路図を第４図に示す。第４
図に示されるように、従来の位相比較器は、第１の入力
端子Ｒと第１の出力端子Ｕとに入力端子が接続された第
１の２人力ＮＯＲゲート１と、その２人力ＮＯＲゲート
１の出力端子にリセット入力端子が接続された第１のＳ
Ｒフリップフロップ２と、第２の入力端子Ｖと、第２の
出力端子りに入力端子が接続された第２の２人力ＮＯＲ
ゲート３と、その２人力ＮＯＲゲート３の出力端子にリ
セット入力端子が接続された第２のＳＲフリップフロッ
プ４と、第１、第２の２人力ＮＯＲゲート１．３の出力
端子および第１、第２のＳＲフリ、プフロツプ２．４の
出力端子に入力端子が接続され、出力端子が第１、第２
のＳＲフリップフロップ２．４のセット入力端子に接続
された４人力ＮＯＲゲート５と、その４人力ＮＯＲゲー
ト５の出力端子、第１の２人力ＮＯＲゲート１の出力端
子および第１のＳＲフリップフロップ２の出力端子に入
力端子が接続され、出力端子が第１の出力端子Ｕに接続
された第１の３人力ＮＯＲゲート９と、前記４人力ＮＯ
Ｒゲート５の出力端子、第２の２人力ＮＯＲゲート３の
出力端子および第２のＳＲフリップフロップ４の出力端
子に入力端子が接続され、出力端子が第２の出力端子り
に接続された第２の３人力ＮＯＲゲート１０により構成
されていた。

次に、第４図の従来例回路の動作について説明する。第
１の入力端子Ｒより、基準周波数信号（Ｒ入力信号）を
、第２の入力端子■より、比較周波数信号（■入力信号
）を入力し、Ｒ入力信号の立ち上りに対してＶ入力信号
の立ち上りが遅れた場合について各部の動作をステップ
ごとに解析すると次の通りとなる。

（１）初期状態として、Ｒ入力信号、■入力信号がとも
にＬｏｗレベル（以下、Ｌと記す）、出力端子Ｕ１Ｄが
ともにＬの状態で入力信号の立ち上りを待っている状態
を考える。この場合各ノードの状態は、 第１、第２の入力端子Ｒ，Ｖ：Ｌ。

第１、第２の出力端子Ｕ、Ｄ：Ｌ１ 第１、第２の２人力ＮＯＲゲート１．３の出カニＨｉｇ
ｈレベル（以下、Ｈと記す）、第１、第２のＲＳフリッ
プフロップ２．４の出カニＬ１ ４ＮＯＲゲートの出カニＬ１ となる。

（２−１）Ｒ入力信号がＬ−Ｈに変化する。

（２−２）第１の２人力ＮＯＲゲート１の出力がＨ−Ｌ
に変化する。

（２−３）第１の出力端子ＵのレベルがＬ−Ｈに変化す
る。ここで定常状態となり、 第１の入力端子Ｒ：　Ｈ。

第１の２人力ＮＯＲゲート１の出カニＬ１第１のＲＳフ
リップフロップ２の出カニＬ１第１の出力端子Ｕ　：　
Ｈｌ 第２の入力端子Ｖ：Ｌ。

第２の２人力ＮＯＲゲート３の出カニＨ１第２のＲＳフ
リップフロップ４の出カニＬ１第２の出力端子Ｄ　：　
Ｌｌ ４人力ＮＯＲゲート５の出カニＬ１ となる。

（３−１）Ｖ入力信号がＬ→Ｈに変化する。

（３−２）第２の２人力ＮＯＲゲート３の出力がＨ→Ｌ
に変化する。

（３−３）第２の出力端子りのレベルがＬ→Ｈに変化し
、４人力ＮＯＲゲート５の出力がＬ→Ｈに変化する。

（３−４）４人力ＮＯＲゲート５の出力がＬ−Ｈに変化
することによって、第１、第２の出力端子Ｕ１ＤがＨ→
Ｌに変化し、第１、第２のＲＳフリップフロップ２．４
の出力がＬ→Ｈに変化する。

（３−５）第１および第２のＲＳフリップフロップ２．
４の出力がＬ→Ｈに変化することにより、４人力ＮＯＲ
ゲートの出力がＨ−Ｌに変化する。

ここで定常状態となり、 第１、第２の入力端子Ｒ，Ｖ：Ｈ。

第１、第２の２人力ＮＯＲゲート１．３の出カニＬ１ 第１、第２のＲＳフリップフロップ２．４の出カニＨ１ 第１、第２の出力端子Ｕ１Ｄ：Ｌ。

４人力ＮＯＲゲート５の出カニＬ１ となる。

（４−１）Ｒ入力信号がＨ−Ｌに変化する。

（４−２）第１の２人力ＮＯＲゲート１の出力がＬ→Ｈ
に変化する。

（４−３）第１のＲＳフリップフロップ２の出力がＨ→
Ｌに変化する。ここで定常状態となり、第１の入力端子
Ｒ：Ｌ。

第１の２人力ＮＯＲゲート１の出カニＨ１第１のＲＳフ
リップフロップ２の出カニＬ１第１の出力端子Ｕ：Ｌ。

第２の入力端子Ｖ　：　Ｈｌ 第２の２人力ＮＯＲゲートの出カニＬ１第２のＲＳフリ
ップフロップ４の出カニＨ１第２の出力端子Ｄ　：　Ｌ
。

４人力ＮＯＲゲート５の出カニＬ１ となる。

（５−１）Ｖ入力信号がＨ→Ｌに変化する。

（５−２）第２の２人力ＮＯＲゲート３の出力がＬ４Ｈ
に変化する。

（５−３）第２のＲＳフリップフロップ４の出力がＨ→
Ｌに変化し、ここで定常状態となり、（１）の初期状態
へ戻る。

以上の動作により、第１の出力端子Ｕは、Ｒ入力信号の
立ち上りから、■入力信号の立ち上りまでの間Ｈレベル
となる。即ち、基準周波数信号（Ｒ側）に対する比較周
波数信号（Ｖ側）の位相遅れ量に比例したパルス幅のＨ
レベル信号が得られる。一方、第２の出力端子りは、定
常的にはＬレベル固定であるが、遅れ位相で入るＶ入力
信号の立ち上り時に（３−３）、（３−４）のタイミン
グて４人力ＮＯＲゲート５に発生する遅延時間分だけの
、Ｌ＋Ｈ＋Ｌのスパイクが発生する。

以上は、Ｒ入力信号に対して■入力信号の立ち上りが遅
れた場合であるが、逆にＲ入力信号に対してＶ入力信号
の位相が進み、■入力信号が先に立ち上る場合は、本回
路がそれぞれの入力端子および出力端子は互いに対称回
路であるため、第１の入力端子Ｒと第２の入力端子■と
を、また第１の出力端子Ｕと第２の出力端子りとをそれ
ぞれ入れ換えることにより、前記（１）〜（５−３）と
同じ動作が得られる。従って、■入力信号の位相の方が
進んだ場合、第２の出力端子りの出力は、■入力信号の
立ち上りからＲ入力信号の立ち上りまでの間Ｈレベルと
なる。即ち、基準信号（Ｒ側）に対する比較信号（Ｖ側
）の位相進み量に比例したパルス幅のＨレベル信号が得
られる。一方、第１の出力端子Ｕの出力には、Ｒ入力信
号の立ち上り時に４人力ＮＯＲゲート５に発生する遅延
時間分だけの、Ｌ−Ｈ−Ｌのスパイクが発生する。

第４図の位相比較器を、ＰＬＬに組み込んだ状態を第５
図に示す。同図において、５１が第４図に示した位相比
較器、５２は位相比較器の出力信号を増幅するループア
ンプ、５３は高周波分を除去するループフィルタ、５４
は入力電圧に応じた周波数の信号を発生する電圧制御発
振器（以下、ＶＣＯと記す）、５５は分周回路、５６は
基準周波数信号源である。通常、これら各構成要素５１
〜５５は、それぞれ別個のＩＣ内に構成される。

このようにＰＬＬを組むと、Ｒ入力信号とＶ入力信号の
立ち上り部の位相差が０となるようにＶ入力信号の位相
、周波数が制御されるため、■入力信号の位相が遅れて
いる時には第１の出力端子Ｕの出力が、またＶ入力信号
の位相が進んでいる時には第２の出力端子りの出力が、
細いスパイク状となる。また、その時反対側の出力端子
には、上述の説明のように、４人力ＮＯＲゲートの遅延
時間分のスパイクが発生する。

■入力信号の位相がＲ入力信号に対して遅れから進みに
変化する（Ｖ入力信号の位相がＲ入力信号のそれに対し
て１サイクル当り４．５’ずつ進む）場合の出力端子り
、Ｕの出力波形を第６図に示す。同図から分るように、
出力端子Ｄ１Ｕには常時同相のパルスが出力されている
。そして、例えばＤ端子では、出力パルスは位相が遅れ
た部分では波高値が一定であるが、■入力信号の位相が
進んだ場合には進み角に応じてパルス幅が増加するとと
もに波高値が増大する。そのため、パルス波形としては
位相進み角に見合った波制値のパルスにＮＯＲゲート５
の遅れ分の同相のパルスが重畳したものが現われる。

［発明が解決しようとする課題］ 従来の位相比較回路では、ＩＣの出力ピンである第１、
第２の出力端子Ｕ１Ｄに現われる信号は位相差信号に基
づくパルスにスパイク状ノイズが重畳されたものとなっ
ている。そのため、ＩＣの出力端子には不必要に高い波
高値のパルスが現われることになる。このパルスは基準
周波数ｆ工成分とその高調波成分を合成したものである
。この位相比較器を用いて第５図に示すようにＰＬＬを
構成した際には、位相比較器から大きなスパイク状ノイ
ズが外部回路（例えば、ＶＣＯ）にリークされることに
なる。ｖＣＯにリークされるノイズ分が増大すると、Ｖ
ＣＯの発振周波数に変調が生じ、ｖＣＯがノイズを発生
することになる。通信器用発振器では、特にノイズの少
ない発振源が要求されるため、従来の位相比較回路を使
用する場合には、基準周波数成分を含むスパイクのｖＣ
Ｏへのリークを防ぐ工夫が必要であった。

例えば、第５図に示されるＰＬＬにおいて、ループフィ
ルタ５３を高性能化し、基準周波数成分に対する減衰量
を大きくとる必要があった。またこれによりフィルタの
位相回りが大きくなり、フィードバックループの位相マ
ージンが小さくなる場合には、位相補償回路を必要とす
る場合もあった。さらに、基準周波数ｆＲの成分のみを
阻止するりジェクションフィルタを追加することが必要
となる場合もあった。

また、第１、第２の出力端子Ｕ１Ｄが同相成分のスパイ
クを発生するため、２つの出力端子から電源、グランド
に同時に負荷電流が流れ、それが１Ｋｍノイズ、グラン
ドノイズの発生原因となっている。このノイズのＶＣＯ
等へのリークを防止するために、電源、グランドを別系
統に分離する必要が生じる場合もあった。

さらに、基準周波数ｆ２が高周波の場合には、出力端子
Ｕ１Ｄから放射ノイズが発射されることになり、これの
ｖＣＯへのリークを防止するために、位相比較回路また
はＶＣＯにアイソレーションのためのシールドを必要と
する場合もあった。

［課題を解決するための手段］ 本発明の位相比較器は、第１の入力信号及び第２の入力
信号が入力され、第１の入力信号の位相が第２の入力信
号の位相より進んだ時に第１、第２の入力信号の位相差
に比例したパルス幅の正、負のパルスをそれぞれ第１、
第２の出力端子から出力し、第２の入力信号の位相が第
１の入力信号の位相より進んだときに第１、第２の入力
信号の位相差に比例したパルス幅の正、負のパルスをそ
れぞれ第３、第４の出力端子から出力する位相弁別器と
、前記位相弁別器の第１の出力端子の信号と第４の出力
端子の信号との合成信号が第１の入力端子に入力され、
前記位相弁別器の第２の出力端子の信号と第３の出力端
子の信号との合成信号が第２の入力端子に入力される差
動増幅器と、を具備するものである。

［実施例コ 次に、本発明の実施例について、図面を参照して説明す
る。

第１図は、本発明の一実施例を示す回路図である。同図
において、１〜５は第４図における１〜５と同等のもの
であるので、新たな説明は省略する。第１図において、
６．７はそれぞれ第１、第２の３人力ＯＲ／ＮＯＲゲー
ト、８は差動増幅器である。そして、ＯＲ／ＮＯＲゲー
ト６のＵ端子（ＮＯＲ出力端子）とＯＲ／ＮＯＲゲート
７の■端子（ＯＲ出力端子）とは抵抗Ｒ１、Ｒ２を介し
て、またＯ　Ｒ／Ｎ　ＯＲゲート６のＵ端子（ＯＲ出力
端子）とＯＲ／Ｎ　ＯＲゲート７のＤ端子（Ｎ。

Ｒ出力端子）とは抵抗Ｒ３、Ｒ４を介して接続されてお
り、抵抗Ｒ，と抵抗Ｒ２との接続点は差動増幅器８の正
入力端子に、また抵抗Ｒ３と抵抗Ｒ４との接続点は差動
増幅器８の負入力端子に接続されている。

本実施例回路における、入力端子Ｒ，ＶからＵ端子、Ｄ
端子までの論理的動作は、第４図の従来例のそれと同様
である。但し、本実施例においては、３人力ＮＯＲゲ−
）を３人力ＯＲ／ＮＯＲゲートに置き換えているために
、Ｕ端子、■端子からそれぞれＵ端子、Ｄ端子の信号の
逆相の信号が得られるようになっている。そして、Ｕ端
子の信号と■端子の信号との抵抗Ｒ，、Ｒ２による合成
信号を差動増幅器８の正入力端子に入力し、■端子の信
号とＤ端子の信号との抵抗Ｒ３、Ｒ４による合成信号を
差動増幅器８の負入力端子に入力しているので、差動増
幅器の２つの出力端子からは信号（Ｕ−Ｄ）と（Ｄ−Ｕ
）が得られる。

第１（第２）の３人力ＯＲ／ＮＯＲゲート６（７）は、
ソノ２ツノ出力端子Ｕ、１１ｒ（Ｄ、ｒｆ）ノ信号が互
いにバランス出力となるように、差動回路により構成さ
れている。

従来例回路と同様に、Ｕ端子およびＤ端子には同相のス
パイク成分が発生するが、バランス出力の反対側端子で
あるＶ端子、■端子にはそれぞれ逆相のスパイク成分が
発生する。従って、Ｕ端子出力とり端子出力とを、また
Ｄ端子出力と■端子出力とを合成することにより、スパ
イクノイズ成分をキャンセルすることができる。このス
パイクノイズ成分を含まない信号が増幅器８に入力され
るので、本実施例の位相比較器の出力端子にノイズ成分
が現われることはなくなる。従って、本実施例の出力端
子にはスパイク性ノイズ分だけ低い信号が、即ち、必要
とする信号成分のみが現われることになる。

第２図に、第６図に示したものと同様の信号を入力した
ときの各部の信号波形を示す。同図から明らかなように
、位相差Ｏでは出力端子の出力もＯとなり、また位相差
１８°では出力端子における波高値が従来例のそれの１
／３以下となっている。

このように、出力端子に現われる信号のレベルが低くな
っていこるとから、本実施例回路は、他回路へのノイズ
のリークや、放射ノイズの放出が抑制されていることに
なる。

また、３人力ＯＲ／ＮＯＲゲートが差動型であって常に
一定の電流を流しているので、本実施例回路が、電源、
グランドにノイズを発生させることはなくなる。

ところで、本実施例回路でも、例えばＵ端子には従来例
と同様のレベルの信号が現われる。しかし、この端子は
ＩＣの出力ピンには直接接続されておらず、しかもこの
端子の信号は■端子の信号と相殺されるので、これらの
端子に高いレベルの信号が現われても外部回路への影響
は少ない。

本実施例回路を、第５図に示すＰＬＬに組み込むことが
できる。この場合、第１図の差動増幅器８の正出力端子
と負出力端子とを、それぞれ第５図のループアンプ５２
の正入力端子と負入力端子とに接続するようにすればよ
い。

第３図は、本発明の他の実施例を示す回路図である。本
実施例は、先の実施例におけるＮＯＲゲー　ト　１　、
　３　、　５　を　ＮＡＮＤ　ゲー　ト　１ａ　　１　
３ａｓ５ａに、またＯＲ／ＮＯＲゲート６．７をＡＮＤ
／ＮＡＮＤゲート６ａ１７ａに置き換え、さらにＳＲフ
リップフロップ２．４への各入力端子の前段にインバー
タ９を挿入したものである。動作については、２つの入
力信号の立ち下り時において位相の進み、遅れを検出し
ている外は先の実施例と同様であって、先の実施例と同
様の効果が得られる。

［発明の効果］ 以上説明したように、本発明の位相比較器は、第１の入
力信号の位相が第２の入力信号の位相より進んだときに
その位相差に比例したパルス幅の相補の出力信号を発生
する第１の論理回路と、第１の入力信号の位相が第２の
入力信号の位相より遅れたときにその位相差に比例した
パルス幅の相補の出力信号を発生する第２の論理回路と
、差動増幅器とを具備し、第１の論理回路の正出力と第
２の論理回路の負出力とを合成し、また、第１の論理回
路の負出力と第２の論理回路の正出力とを合成し、これ
ら２つの合成信号を差動増幅器の２つの入力信号とする
ものであるので、本発明によれば、第１、第２の論理回
路から出力されるスパイク状ノイズは差動増幅器の入口
においてキャンセルでき、本発明の位相比較器の出力端
子の信号にはノイズ成分が重畳されることがなくなって
、出力端子の信号レベルが不必要に高くなることがなく
なる。従って、本発明によれば、他回路へノイズをリー
クさせたり放射させたりすることがなくなり、例えば、
ＰＬＬを構成するのに本発明回路を用いるならば、特別
なノイズ対策を講じることなく電圧制御発振器の発振周
波数を安定化させることができる。

さらに、差動増幅器および第１、第２の論理回路が差動
型であることから、消費電流が常に一定になされるので
、電源ノイズ、グランドノイズを発生することがなくな
る。したがって、ＩＣ外の回路に対して電源等を分離す
る必要がなくなり、またＩＣ内に対しては動作を安定化
させる効果がある外、同一チップ内に他のノイズに敏感
な回路を収容することが可能となる。

【図面の簡単な説明】

第１図、第３図は、それぞれ本発明の実施例を示す回路
図、第２図は、第１図の実施例における各部の波形図、
第４図は、従来例の回路図、第５図は、ＰＬＬのブロッ
ク図、第６図は、従来例の各部の波形図である。 １．３・・・第１、第２の２人力ＮＯＲゲート、２．４
・・・第１、第２のＳＲフリップフロップ、５・・・４
人力ＮＯＲゲート、　　６．７・・・第１、第２の３人
力ＯＲ／ＮＯＲゲート、　　８・・・差動増幅器、　　
９．１０・・・第１、第２の３人力ＮＯＲゲート、　　
５１・・・位相比較器、　　５２・・・ループアンプ、
　　　５３・・・ループフィルタ、５４・・・電圧制御
発振器（ＶＣＯ）、　　５５・・・分周回路、　　５６
・・・基準周波数信号源。

Claims (1)

1. 【特許請求の範囲】 第１の入力信号および第２の入力信号が入力され、第１
   の入力信号の位相が第２の入力信号の位相より進んだと
   きに第１、第２の入力信号の位相差に比例したパルス幅
   の正、負のパルスをそれぞれ第１、第２の出力端子から
   出力し、第２の入力信号の位相が第１の入力信号の位相
   より進んだときに第１、第２の入力信号の位相差に比例
   したパルス幅の正、負のパルスをそれぞれ第３、第４の
   出力端子から出力する位相弁別器と、 前記位相弁別器の第１の出力端子の信号と第４の出力端
   子の信号との合成信号が第１の入力端子に入力され、前
   記位相弁別器の第２の出力端子の信号と第３の出力端子
   の信号との合成信号が第２の入力端子に入力される差動
   増幅器と、 を具備した位相比較器。