JPH04186449A - 主記憶キーアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ データ処理システムの、メモリが複数のバンクに分割さ
れて構成される主記憶装置への主記憶キーアクセス制御
方式に関し、 主記憶キー内データのアクセスを特定のバンクに割付け
、主記憶キーアクセス制御回路数を減少させることを目
的とし、 メモリが複数のバンクに分割されて構成される主記憶装
置への主記憶キーアクセス制御方式において、主記憶キ
ー内データのアクセスを特定バンクに割付け、主記憶キ
ーのアクセス時に、前記割付を行った特定バンクに対す
るアクセス制御を行なうバンク制御手段と、主記憶キー
のアクセス指令を、前記バンク制御手段で受付完了後に
、前記割付を行った特定バンクが選択されたことを示す
セレクト信号発生手段とを設けるよう構成する。

〔産業上の利用分野〕

本発明はデータ処理システムの、メモリが複数のバンク
に分割されて構成される主記憶装置への主記憶キーアク
セス制御方式に関する。

〔従来技術〕

従来の主記憶キーのアクセス制御方式を第４図を参照し
て説明する。第４図は従来例の構成図である。

第４図において、３はアドレスバッファであり、ハス８
を介して転送されるアドレスを一時格納する。

４はデータバッファであり、バス８を介して送受される
データを一時格納する。

５はキー用メモリであり、主記憶キーを格納するメモリ
である。

６はキー更新制御部であり、主記憶装置のメモリに、図
示しないプロセッサよりデータの書込が行なわれた場合
、そのデータに対する主記憶キーを更新する制御を行な
う。

７はキーデータアクセス制御部であり、主記憶キーが格
納されているメモリへのリードまたはライトアクセスの
制御を行なう。

８は共通バスであり、図示しない複数のバンクに分割さ
れているメモリに対してインタリーブで共用される。

９はバンク制御部であり、図示しない複数のバンクに対
応した制御部９゜〜９ｎで構成され、キーデータアクセ
ス制御部７およびキー更新制御部６に対する制御信号を
送出する。

まず、主記憶キーの更新動作を説明する。データ処理シ
ステムが処理を開始し、磁気ディスク等より処理プログ
ラムやデータなどが主記憶装置のメモリに書込まれると
、キー用メモリ５の書込まれたメモリに対応する主記憶
キーをリセットする。

データ処理が開始し、主記憶装置のメモリにリード、ま
たはライトが行なわれると、共通バス８を介して・アド
レス、データ、リードまたはライトモード、そのデータ
が記録されているメモリのバンクに対応するスタート信
号が伝送され、リードまたはライト処理が行なわれる。

このデータのリードまたはライト処理と並行して主記憶
キーの更新処理が実行される。

キー更新処理はバンクスタート信号に対応したバンク制
御部９が動作し、モード信号がデータリードならば、ア
ドレスバッファ３に一時格納されたアドレスに対応する
キー用メモリ５のデータを、リード処理が行なわれたキ
ーデータに変更するようにキー更新制御部６に制御指令
を送出する。

モード信号がデータライトの場合は、アドレスバッファ
３に一時格納されているアドレスに対応するキー用メモ
リ５のデータを更新、すなわち、ライト処理が行なわれ
たキーデータに変更する。

なお、キー更新処理の場合は、キーデータアクセス制御
部７は、データバッファ４に一時格納されているデータ
を共通ハス８に送出しないよう、図示しないドライバー
を制御する。

以上の処理は主記憶装置のメモリにアクセスが行なわれ
る毎に実行される。

つぎに、主記憶キーアクセス動作について説明する。

データ処理開始または処理完了後等、例えば主記憶装置
のデータを磁気ディスクに移更える場合等に、主記憶キ
ーのリードまたはライトが行なわれる。

主記憶キーのリードまたはライト処理の指定はモード信
号で行なわれる。

主記憶キーリードの場合はアドレスバッファ３に一時格
納されたアドレスに対応するデータをキーメモリ５より
リードシ、データバッファ４に一時格納し、バス８に送
出するようキーデータアクセス制御部７が制？１１信号
を送出し、リード処理が行なわれる。

主記憶キーのライトの場合は、アドレスバッファ３に一
時格納されたアドレスに対応するキー用メモリ５のメモ
リに、データバッファ４に一時格納されたデータをライ
トするようキーデータアクセス制御部７が制御信号を送
出し、ライト処理が行なわれる。

〔発明が解決しようとする課題〕 従来の主記憶装置のメモリへの主記憶キーのす−ドまた
はライトする主記憶キーアクセス制御方式においては、
前述したように、複数のバンクに分割された主記憶装置
のメモリバンク毎に制御回路持ってキーアクセス制御を
行なわせていた。

このため、大容量の主記憶装置においてはハン−り数が
多く、キーアクセス制御を行う制御回路数が多くなり、
装置の構成が膨大となるばか装置価格が上昇するという
問題があった。

本発明は、主記憶キーのアクセスを特定バンクに割付け
、割付けを行ったバンクに対するキーアクセス制御回路
のみでキーアクセス制御を行なわせるように改良した主
記憶キーアクセス制御方式を提供することを目的とする
。

〔課題を解決するための手段］ 前述の課題を解決するために本発明が採用した手段を第
１図を参照して説明する。第１図は本発明の原理図であ
る。

第１図において、１はバンク制御手段であり、主記憶キ
ーのデータを格納するために割付けられた特定バンクに
対するアクセス制御を行う。

２はセレクト信号発生手段であり、主記憶キーのアクセ
ス指令を、前記バンク制御手段１で受付完了後に、前記
割付を行った特定バンクが選択されたことを示すセレク
ト信号を発生する。

〔作　用］ データ処理システムのプロセッサは、主記憶キーのリー
ドまたはライトを行なう場合、主記憶キーのデータを格
納しである特定のバンクに対してキーアクセス指令を発
する。

バンク制御手段１では、前記プロセッサよりの指令に従
ってアクセス制御が行なわれる。

前記プロセッサよりのアクセス指令を、前記バンク制御
手段１が受付を完了すると、前記バンク制御手段１が選
択されたことを示すセレクト信号を発生し、プロセッサ
に転送する。

以上のように、主記憶キー内データのアクセスを特定の
バンクに割付け、主記憶キーのアクセス時に、前記割付
を行った特定バンクに対するアクセス制御を行なわせ、
アクセス指令受付完了後に特定バンクが選択されたこと
を示すセレクト信号を送出するようにしたので、アクセ
ス制御回路が１個ですみ、装置を簡単化できるとともに
価格を低減することができる。

〔実施例〕

本発明の一実施例を第２図および第３図を参照して説明
する。第２図は本発明の一実施例を示す構成図、第３図
は同実施例の動作タイムチャートである。

（Ａ）実施例の構成 第２図において、バンク制御手段ｌおよびセレクト信号
発生手段２については第１図で説明したとおりである。

また、アドレスバッファ３、データバッファ４、キー用
メモリ５、キー更新制御部６およびキーデータアクセス
制御部７については第４図で説明したとおりである。

１１はモードバッファであり、図示しないプロセッサよ
りのアクセスモード、すなわち、主記憶装置へのデータ
のリードまたはライト、および主記憶キーのリードまた
はライト等の指令信号を一時格納する。

１２はデコーダであり、前記モードバッファに格納され
たデータをデコードし、指令モードを解読する。

１３．２３および２４はＤ形フリップフロップ（ＤＦＦ
）である。

２１はオア回路である。

２２はアンド回路である。

（Ｂ）実施例の動作 モード信号か主記憶装置へのデータのリードまたはライ
トである場合のキー用メモリ５の主記憶キー更新動作に
ついては従来技術で説明したとおりである。

キー用メモリ５への主記憶キーのアクセス、すなわち、
主記憶キーのリードまたはライトアクセスを、第３図の
動作タイムチャートに従って説明する。

第３図において、（ａ）はＤＦＦ１３人力のスタート信
号、（ｂ）はＤＦＦ１３の出力、ＦＣ）はアドレス信号
、（ｄｌはアドレスハソファ３の出力、ｔｅ＋はデータ
信号、（ｆ）はデータバッファ４の格納データ、（ｇ）
はモード信号、ｔｈ＋はモードバッファ１１の格納デー
タ、（ｉ）はデコーダ１２のキーライト信号、Ｕ）はデ
コーダ１２のキーリード信号、（ｋ）はＤＦＦ２４出力
（セレクト信号）である。

ｔ、〜ｔ、はシステムクロックパルス間隔で示した時刻
を表わし、時刻ｔ１において、スタート信号が図示しな
いプロセッサよりＤＦＦ　１３に入力される。

時刻ｔ２において、ＤＦＦ１３はスタート信号を取込み
、キーデータアクセス制御部７に対して制御開始指令を
与える。

また、モード信号は、スタート信号と同様に、時刻ｔ、
より図示しないプロセッサより転送され、時刻ｔ２でモ
ート′ハソファ１１に取込まれる。

デコーダ１２は、モードバッファ１１に取込まれたモー
ド信号をデコードし、主記憶キーのライトであるキーラ
イト信号を出力する。

モード信号がキーライトであるので、キーデータアクセ
ス制御部７は、データバッファ４に対して、データバス
８よりの信号を取込む制御指令を送出する。

データバッファ４に取込まれた主記憶キーデータは時刻
ｔ４でキー用メモリ５にライトされる。

ＤＦＦ２４では時刻ｔ４でＩＩＪとなり、セレクト信号
を図示しないプロセッサに送出する。

時刻ｔ、で、再びスタート信号がＤＦＦ１３に人力され
、時刻ｔ、でモードバッファ１１に取込んだモード信号
がデコーダ１２でデコードされ主記憶キーリードである
ことをキーデータアクセス制御部７に指示する。

キーデータアクセス制御部７ではキーリードであるため
、キー用メモリ５よりリードしたデータをデータバッフ
ァ４に時刻ｔ７で取込むよう制御を行なう。

また、時刻ｔ８において、データバッファ４に取込んだ
主記憶キーデータを、ハス８に出力するとともに、ＤＦ
Ｆ２４よりセレクト信号を図示しないプロセッサに転送
する。

以上、本発明の一実施例について説明したが、本発明は
この実施例に限定されるものではなく、その主旨に従っ
た各種変形が可能である。

〔効　果〕

以上説明したように、本発明においては主記憶キー内デ
ータのアクセスを特定のバンクに割付け、主記憶キーの
アクセス時に、前記割付を行った特定バンクに対するア
クセス制御を行なわせ、アクセス指令受付完了後に特定
バンクが選択されたことを示すセレクト信号を送出する
ようにしたので、アクセス制御回路が１個ですみ、装置
を簡単化できるとともに、価格を低減することができる
。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の１実施例の構成図、 第３図は同実施例の動作タイムチャート、第４図は従来
例の構成図である。 第１図〜第３図において、 １・・・バンク制御手段、２・・・セレクト信号発生手
段、３・・・アドレスハソファ、４・・・データバッフ
ァ、５・・・キー用メモリ、６・・・キー更新側御部、
７・・・キーデータアクセス制御部、９・・・ノ＼ンク
制御部、１１・・・モードバッファ、１２・・・デコー
ダ、１３，２３．２４・・・Ｄ形フリップフロップ、２
１・・・オア回路、２２・・・アンド回路。 特許出願人　　　富士通株式会社 原理図 第１図 ３　　　　　　戸 実施例の構成 第２図

Claims (1)

1. 【特許請求の範囲】 メモリが複数のバンクに分割されて構成される主記憶装
   置への主記憶キーアクセス制御方式において、 （ａ）主記憶キー内データのアクセスを特定バンクに割
   付け、 （ｂ）主記憶キーのアクセス時に、前記割付を行った特
   定バンクに対するアクセス制御を行なうバンク制御手段
   （１）と、 （ｃ）主記憶キーのアクセス指令を、前記バンク制御手
   段（１）で受付完了後に、前記割付を行った特定バンク
   が選択されたことを示すセレクト信号発生手段と、 を備えたことを特徴とする主記憶キーアクセス制御方式
   。