JPH04186599A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＳＲＡＭの待機動作時の不良ビットもしくはＤ
ＲＡＭのリフレッシュ動作時の不良ビットの救済に係り
、特に極めて大容量のメモリに好適な半導体メ′モリ装
置に関する。

〔従来の技術〕

先ず、本発明の基本機能のために従来構成の半導体メモ
リ装置について説明する。

従来、半導体メモリ装置においては、第２図のような欠
陥救済方法が用いられている。

この図は、特開平１−１３３２９８に記載されている欠
陥救済方法であり、周知のメモリをアドレス変換に使用
し、ワード線、ビット線不良単位で救済する方法が提案
されている。本提案はワード線もしくはデータ線単位に
アドレス変換回路が設けられており、それぞれに外部ア
ドレスに対する主メモリの不良アドレスの有無と新しい
アドレスが書込まれている。そこで外部アドレスがかか
る不良アドレスに達した場合に、アドレス変換回路から
新しいアドレスが予備メモリに印加され、かつ入出力信
号が予備メモリ側に接続され、正常なビットを読み書き
する冗長構成及び救済方法である。

また、特公昭４６−２５７６７　、特公昭４７−６５３
４に記載のように連想メモリ装置に不良ビットのアドレ
スを記憶し、外部アドレスとの一致比較を行い、一致し
た場合、予備メモリに新しいアドレスを出力し、正常な
ビットを読み書きする冗長方法が発案されている。

以上の救済回路は、いずれの提案もアドレス変換形の冗
長方法であり、さらに動作環境の変化時すなわちＳＲＡ
ＭもしくはＤＲＡＭの待機動作時に発生する不良ビット
の救済を、通常動作時の不良救済と同じ回路で救済して
いた。

なお、待機動作時とはメモリ動作環境において電源電圧
の上昇／下降もしくは周囲温度の上昇／下降に伴う通常
動作範囲以外の動作環境状態、もしくは通常動作範囲に
おいて、単に次のアクセス動作を待つ動作状態を少なく
とも言い、例えばＳＲＡＭの電源電圧を低レベルとした
低電圧電源データ保持動作モード、ＤＲＡＭの単にデー
タを保持するためのリフレッシュ動作モードを言う。

〔発明が解決しようとする課題〕

上記従来技術の問題は、通常動作において毎回外部アド
レスと不良アドレスが一致比較され、不良有無がチエツ
クされることにある。このためアクセス時間が遅くなる
欠点がある。

さらに、従来の救済回路がアドレス変換回路を介するこ
とである。このアドレス変換時間と予備メモリのアクセ
ス時間がメモリ装置のアクセス時間となる。このため主
メモリと予備メモリが同レベルのアクセス時間を有する
場合は、メモリ装置全体としてアクセス時間が遅延する
。一方、その解決手段の一つに上記アドレス変換回路を
高速化し、予備メモリも高速化することが考えられる。

しかし、このためには高度な回路技術、プロセス技術が
要求され高価格になるという欠点がある。

従って、本発明の基本的な目的は、上記アクセス時間が
高速であり、かつ高歩留まりが達成できる大容量の半導
体メモリ装置を提供することである。

〔課題を解決するための手段〕

本発明の一実施形態に従えば、上記目的は次のようにし
て解決される。

まず通常動作時は主メモリをアクセスし、待機動作時は
、その不良になる主メモリの所定のビット情報を予備メ
モリにセーブ（退避）させ、その後、通常動作復帰時に
その予備メモリの置換ビットの情報を再び主メモリにロ
ード（再書込み）する。

さらに上記セーブもしくはロードは、主メモリ、予備メ
モリおよび不良記憶部を内部転送用アドレスで同時に活
性化し、主メモリをアクセスしている時間に不良の入出
力信号を不良記憶部の情報により高速に予備メモリに切
替える。

以上により、メモリ装置のアクセス時間を高速化でき、
さらに待機動作時のセーブもしくはロードも高速に処理
できる。

〔作用〕

アクセス切替回路は、待機動作への移行または通常動作
への復帰すなわち動作環境の変化時に主メモリのアクセ
ス信号を外部のアクセス信号から予備メモリのアクセス
信号に接続する。

救済制御回路及びアクセス切替回路は、通常動作時に、
非活性状態であり、主メモリのアクセス時間によりメモ
リ装置の速度が決定される。このため、本提案の半導体
メモリ装置は通常動作及び待機動作時の不良ビットを救
済する従来の救済回路よりアクセス時間を高速化できる
。

待機動作時は、動作環境の変化を検出もしくは装置外部
からの指示等により、内部転送アドレスが発生され、主
メモリ、予備メモリ及び不良記憶部を同時にアクセスし
て、データを予め入出力信号まで用意して、その入出力
信号を不良ビット位置に応じて切替え、主メモリの記憶
情報を予備メモリにセーブ、もしくは予備メモリから主
メモリヘロードし、常に正しい情報が保持される。

さらに上記ロードもしくはセーブの処理時間は不良記憶
部の容量が主メモリもしくは予備メモリに比べて、３〜
４桁小さいため、主メモリもしくは予備メモリより高速
化できる。従って、主メモリと予備メモリ間の上記処理
時間は、メモリ装置の全ピット読比し／書込み時間より
高速であり、比較的短時間で終了する。

また、不良記憶部は複数ビット出力形式の一般的な半導
体メモリ、例えば不揮発性半導体メモリ（ＥＰＲＯＭ、
ＥＥＰＲＯＭ、　フユーズＲＯＭ等）またはバッテリー
バックアップされた半導体メモリ（ＳＲＡＭ等）、また
ＳＲＡＭ、ＤＲＡＭもしくは上記不揮発性半導体メモリ
の組合せで構成される。

さらに上記半導体メモリを使用した連想メモリ装置を使
用しても良い。この場合は連想メモリに記憶した不良ア
ドレスの本数を呼出し、主メモリから予備メモリへセー
ブもしくは予備メモリから主メモリヘロートすれば良い
ので、上記−船釣な半導体メモリの構成より処理時間が
短縮する。

以上により、主メモリの通常動作復帰時を除く例えば待
機動作時に不良する不良ビット救済を高速にかつ単純な
方法及びハードウェアで実現できる。

本発明の他の目的及び新規な特長は、以下に詳述する実
施例から明らかになろう。

〔実施例〕

以下、図面を参照にして本発明の詳細な説明する。

第１図は本発明の原理を示すためのブロック図である。

図において１０は情報を蓄積するメモリブロック、２は
複数個のメモリブロック１０の集合である主メモリ、４
は待機動作時に不良となる主メモリ２の不良ビットを置
換救済する予備メモリ、１２は主メモリ２の不良ビット
位置を記憶する不良記憶部、６は同不良記憶部１２を含
み全体を制御する救済制御回路、１００は救済制御回路
６を活性化する動作活性信号、１１０は装置外部のアド
レス信号、入出力信号、メモリ制御信号からなるアクセ
ス信号、１２０は主メモリ２の上記アクセス信号、１３
０は予備メモリ４の上記アクセス信号である。さらに８
は上記アクセス信号１１０．１２０，１３０のアクセス
切替回路である。また１４０は救済制御回路６の出力信
号でアクセス切替回路８を制御するアクセス制御信号で
ある。

次にブロック図の動作を説明する。図において、通常動
作状態では主メモリ２のメモリブロック１０のメモリセ
ルに不良ビットがなく正常に動作し、主メモリ２のアク
セス信号１２０は常に装置外部のアクセス信号１１０に
接続される。一方、動作環境が変化した場合、例えばＳ
ＲＡＭの低電源電圧データ保持モードもしくはＤＲＡＭ
の単にデータを保持するリフレッシュ動作モード等にお
ける待機動作状態では、主メモリ２のメモリセルが一部
不良ビットになる。そこでこの不良ビットの位置を、予
め装置稼動前または製造工程において救済制御回路６に
内蔵する不良記憶部１２に記憶しておく。その後稼動中
は１通常動作から待機動作に移行する前に、待機動作移
行処理として以下の処理を行う。まず主メモリ２のアク
セス信号１２０を予備メモリ４のアクセス信号１３０に
接続する。さらに主メモリ２の情報が電源電圧低下前の
正常に読み書き可能なうちに、不良ビットとなる主メモ
リ２のメモリセルの記憶情報を不良記憶部１２の制御の
もと、予備メモリ４にセーブする。

また、待機動作から通常動作に戻る場合は主メモリ２の
不良ビットが正常に読み書きできる良品ビットに戻り使
用可能となるので、通常動作に移行後は、通常動作復帰
処理として以下の処理を行う。まず上記主メモリ２のア
クセス信号１２０と上記予備メモリ４のアクセス信号１
３０を接続する。さらに予備メモリ４に記憶した情報を
不良記憶部１２の制御のもと主メモリ２にロードする。

以上のように本発明では、主メモリ２の動作環境の変化
に弱いビットを救済できると共に、装置の通常動作は常
時主メモリ２の動作となる。従って、本発明の半導体メ
モリ装置のアクセス時間は、待機動作と通常動作の常時
救済する従来の救済回路を施したメモリ装置に比べて予
備メモリ４の切替が不要であり、外部と切り離されるた
め付加した救済制御回路６、アクセス切替回路８等の救
済回路に影響されることなく、本来の主メモリ２のアク
セス時間になる。

第３図は本発明の第１の実施例を詳しく説明するための
第２の実施例である。

図において、第１図と同一部分には同一番号を付すこと
により説明を省略する他、ＳＷＩは入出力信号替回路、
ＳＷ２はアドレス信号切替回路、ＳＷ３は制御信号切替
回路である。１は電源端子を示し、この１の電圧レベル
は通常動作でＶｃｃであり、待機動作では低電圧ＶＤＨ
に変化する。また１６は電源端子１の電圧レベルを検出
して動作活性信号１００を出力する電源検出回路、１４
２はメモリブロック１０の選択信号、１４６は内部転送
アドレス信号、１４８はメモリ切替信号、１５０は予備
メモリ４のメモリ制御信号、１４４は不良記憶部１２の
活性信号である。１４は動作活性信号１００の指示によ
り内部転送アドレス信号１４６、上記メモリ切替信号１
４８、不良切替部活性信号１４４、上記メモリ制御信号
１５０等を出力する制御信号発生部である。１１２，１
１４，１１６はそれぞれメモリ装置の外部から入力され
る入出力信号、メモリの活性及び書込みを制御するメモ
リ制御信号、及びアドレス信号である。また１２２゜１
２４はそれぞれ主メモリ２の入出力信号、メモリ制御信
号、１３４は主メモリ２と予備メモリ４のアドレス信号
、１３２は予備メモリ４の入出力信号を示す。ＨＩは書
込み信号を高レベルにする端子、ＬＯは書込み信号を低
レベルにする端子である。

さらに同図の下に示すタイミングチャートは、待機動作
状態を示しており、電源電圧の下降（同図電源電圧レベ
ルＶｃｃから低電源電圧データ保持レベルＶＤＲへ）も
しくは上昇（同図ＶＤＲからＶｃｃへ）を検出して、動
作活性信号１００の発生及びこれによる内部転送アドレ
ス１４６、主メモリ２のメモリ制御信号１２４、予備メ
モリ４のメモリ制御信号１５０の各信号の様子を示すも
のである。

上記動作活性信号１００は電源電圧の立下り波形のエツ
ジ（同図Ａ点）を第１の動作活性信号、立上り波形のエ
ツジ（同図Ｂ点）を第２の動作活性信号とする。

次にブロック図の動作を説明する。図において、主メモ
リ２は通常動作で入出力信号切替回路ＳＷＩ、アドレス
信号切替回路ＳＷ２及び制御信号切替回路ＳＷ３におい
て装置外部の入出力信号１１２、メモリ制御信号１１４
及びアドレス信号１１６と接続される。

一方、待機動作時は待機動作移行処理を行う。

これは図３、Ａ点において第１の動作活性信号が検出さ
れ、まず救済制御回路６が活性化し、制御信号発生部１
４からメモリ切替信号１４８、不良記憶部活性信号１４
４を発生する。次いで不良記憶部１２からメモリブロッ
ク１０の選択信号１４２が発生される。この結果メモリ
ブロック１０の所定の入出力信号１２２と予備メモリ４
の入出力信号１３２が上記選択信号１４２により入出力
信号切替回路ＳＷＩで接続される。また主メモリ２のメ
モリ制御信号１２４は制御信号切替回路ＳＷ３で、上記
メモリ切替信号１４８と選択信号１４２により、第３図
の端子ＨＩに接続、書込み信号を高レベルとして読出し
モードとする。予備メモリ４のメモリ制御信号１５０は
制御信号発生部１４で第３図の端子ＬＯに接続、書込み
信号を低レベルとして書込みモードとする。さらに主メ
モリ２と予備メモリ４のアドレス信号１３４はアドレス
信号切替回路ＳＷ２において内部転送アドレス信号１４
６に接続する。

以上の設定の後、制御信号発生部１４から、転送アドレ
スが発生され、主メモリ２の不良ビットの記憶情報は不
良記憶部１２の制御のもと予備メモリ４にセーブされる
。

待機動作から通常動作に戻る場合は主メモリ２の不良ビ
ットが正常に使用可能となるので、通常動作復帰処理を
行う。まず通常動作に移行後、第３図の、Ｂ点において
第２の動作活性信号が検出され、制御信号発生部１４が
活性化され上記と同様に主メモリ２と予備メモリ４が接
続される。但し、主メモリ２のメモリ制御信号１２４は
所定のメモリブロック１０のみ端子ＬＯに接続すること
により、書込み信号を低レベルとして書込みモードとす
る。一方、予備メモリ４のメモリ制御信号１５０は端子
ＨＩに接続して、書込み信号を高レベルとして読出しモ
ードとする。次いで転送アドレスを発生させ、予備メモ
リ４の記憶情報を不良記憶部１２の制御のもと主メモリ
２の所定のメモリブロック１０にロードする。

以上、待機時に発生する不良ビットは待機動作移行処理
と通常動作復帰処理の動作により救済できる。

なお、一般に電源端子１は大容量キャパシタンスが寄生
しており、電源の遷移時間は少なくとも数ｍｓ必要であ
るのでセーブ処理時間は十分確保できる。またロード処
理時間も同様である。例えばマルチアドレス入力のＤＲ
ＡＭによる４ＭワードＸ８ビツト構成のメモリシステム
は、アドレスが２１０ビツトなので、１ビツトの読出し
／書込みサイクル時間が２００ｎｓとしても、約０．４
ｍｓとなり上記遷移時間に比べて約１桁小さい。

一方、動作活性信号１００の発生は電源電圧レベルの検
出を基本にその動作を説明したが装置外部からの指示に
よっても可能なことは言うまでもない。さらにＡ、Ｂ点
の検出はロート／セーブ処理の一連の動作が正常に実施
できる電源電圧レベルを確保できれば、特にその検出レ
ベルを限定するものではない。温度の下降／上昇の変化
を検出すること等も同様である。またＤＲＡＭのリフレ
ッシュ動作の中で特に長いリフレッシュ時間を設ける場
合は、その動作を検出して救済制御回路６を活性化すれ
ば良い。その際は電源電圧／温度の変化を検出する場合
と異なり、外部からのメモリ制御信号のパルス幅の変化
もしくは複数のメモリ制御信号を組合せする等で制御さ
れる。さらに動作活性信号１００は電源電圧の立上りと
立下り波形のエツジを検出し、発生する場合を説明した
が、この波形の形態は限定するものではなく、情報１１
０”　１１　ｌ　７＋のいずれを活性信号として良い。

メモリ制御信号１２４，１５０等の書込み信号は１サイ
クル毎に変化するクロック・パルスとして供給しても良
い。また外部からの起動でも同様である。

なお、予備メモリ４と主メモリ２のアドレスは共通に接
続されているが、この接続は常時接続する必要がなく、
主メモリ２と予備メモリ４間で情報を転送する場合に少
なくとも接続されれば良い。

これによっても本発明の待機動作時の不良を救済すると
いう目的は達成される。

第４図は第３図で示した本発明をさらに詳しく説明する
ためのブロック図である。

図において第３図と同一部分には同一番号を付すことに
より説明を省略する他、２２はメモリブロック１０もし
くは予備メモリ４のワード線アドレス方向、２４はメモ
リブロック１０もしくは予備メモリ４のデータ線アドレ
ス方向を示す。

また２６ａ、２６ｂ、２６ｃは待機動作時の主メモリの
不良ビットを示す。また２８．３０はワード線方向に上
記不良ビットが存在する不良のワード線を示し、それぞ
れをＷｌ、Ｗｋとする。−方、予備メモリ４のＷｌは主
メモリ２の不良ワード線Ｗｌ、ｗｋは主メモリ２の不良
ワード線Ｗｋにそれぞれ対応し、待機動作時の不良救済
適用後に活性化される。

２８′は不良のワード線２８と同時に選択される別のメ
モリブロック１０の良品のワード線、３０’　は不良の
ワード線３０と同時に選択される別のメモリブロック１
ｏの良品のワード線をそれぞれ示す。

さらに１５２は、複数ビット入出力構成の主メモリ２の
メモリブロック１０のいずれかにワード線不良があるこ
とを示すワード線不良検出信号１５４．１５６，１５８
は複数のメモリブロック１ｏの入出力信号１２２の中で
上記ワード線不良が存在する上記メモリブロック１０の
位置を示すワード線不良位置信号、１２はメモリブロッ
クからなる上記ワード線不良検出信号１５２とワード線
不良位置信号１５４，１５６，１５８を記憶する複数ビ
ット入出力構成の不良記憶部、またＴＷ、〜ＴＷ、は同
不良記憶部１２の上記入出力信号１５２，１５４，１５
６，１５８に対応するメモリアレイの入出力ビットであ
る。さらにＳＷＩは入出力信号切替回路であり、主メモ
リ２と予備メモリ４のロード／セーブ処理時に、不良記
憶部１２のワード線不良検出信号１５２、ワード線不良
位置信号１５４，１５６，１５８をもとにメモリブロッ
ク１０の各入出力信号１２２を予備メモリ４の入出力信
号１３２に切替る。またＳＷ３は制御信号切替回路であ
り、同様に１５２，１５４゜１５６．１５８により主メ
モリ２のメモリ制御信号１２４を外部メモリ制御信号と
、セーブ／ロード処理時に主メモリ２の所定のメモリブ
ロックを書込みモードもしくは主メモリ２を読出しモー
ドに切替る。ＳＷ２はアドレス信号切替回路であり、主
メモリ２のアドレス信号１２４を外部アドレス信号１１
６もしくは内部転送アドレス１４６に切替る。１６０は
上記入出力信号切替回路ＳＷＩ及び制御信号切替回路Ｓ
Ｗ３を制御する不良切替信号である。

さらに３２はワード線不良位置信号１５４゜１５６．１
５８を入力として、ワード線不良検出信号１５２で活性
化され、上記不良切替信号１６０を発生するデコーダ回
路である。

また入出力信号切替回路ＳＷＩのＳ　１ａ　＝　Ｓ□ゎ
は主メモリ２の入出力信号１２２と主メモリ４の入出力
信号１３２の切替スイッチであり、１１２ａ〜１１２ｈ
、１３２ａ〜１３２ｈ、１２２ａ　〜１２２ｈは同スイ
ッチのそれぞれの端子である。

１１２ａ〜１１２ｈは外部入出力信号１１２に接続され
、１２２ａ”１２２ｈは主メモリ２の入出力信号１２２
に接続される。一方、１３２ａ〜１３２ｈは予備メモリ
４の入出力信号１３２にそれぞれ接続され、上記不良切
替信号１６０により、所定のメモリブロック１０の入出
力信号１２２と予備メモリ４の入出力信号１３２との切
替が制御される。なお、このスイッチは一般的に２人力
１出力のマルチプレクサで構成される。

同様に制御信号切替回路ＳＷ２の５２ａ−８ｚｈは外部
のメモリ制御信号１１４と所定のメモリブロック１０を
書込みもしくは読出しモードに切替る切替スイッチであ
り、１２４　ａ〜１２４　ｈ、１１４ａ〜１１４ｈは同
スイッチのそれぞれの端子である。

この１１４ａ〜１１４ｈは外部入出力端子１１４に接続
され、一方、１２４ａ〜１２４ｈは主メモリ２のメモリ
制御信号１２４に接続される。また、ＨＩは主メモリ２
の書込み信号を高レベルにするため、Ｌ○は主メモリ２
の書込み信号を低レベルとするための端子であり、メモ
リブロック１ｏ毎に書込みもしくは読出しを不良切替信
号１６０とメモリ切替信号１４８により制御する。この
スイッチは一般的に３人力１呂力のマルチプレクサで構
成される。

アドレス信号切替回路ＳＷ３はメモリ切替信号１４８に
より主メモリ２及び予備メモリ４のアドレス信号１３４
を外部アドレス１１６と内部転送アドレス１４６に切替
る。

同図の不良記憶部１２は、主メモリ２にアドレス・マル
チ入力形式の４Ｍビット（４Ｍワード×１ビット構成）
ＤＲＡＭを使用した入出力信号８ビツト構成の４Ｍバイ
ト半導体メモリ装置の場合、ワード線アドレス（もしく
はデータ線アドレス）が２にビット、ワード線不良検出
信号１５２が１ビツト、入出力信号８ビツトをデコード
するためのワード線不良位置信号１５４，１５６，１５
８が３ビツトとなり、合計２に×４ビットのメモリセル
で構成される。

まず救済の基本動作を説明する。同図において、待機動
作時に不良となるラインは不良ビット２６ａ。

２６ｂ、２６ｃに対するそれぞれを２８．３０のワード
線方向の不良（同図Ｗｌ、Ｗｋ）とする。

すなわち待機動作時には主メモリ２のメモリブロック１
０において、ワード線２８（Ｗｌ）に関係して少なくと
も２つのメモリセル２６ａ、２６ｂが不良ビットとなる
ので、これらのメモリセル２６ａ、２６ｂはワード線不
良として定義され、かつ予備メモリ４の予備ワード線（
ｗｌ）に関係する２つの予備メモリセルによって救済さ
れる。また不良ビットのメモリセル２６ｃはワード線方
向の不良もしくはデータ線方向の不良として定義される
のではなく、本来ビット性不良として定義される。しか
し、この不良ビットのメモリセル２６ｃは便宜上ワード
線方向の不良としてみなされ、予備メモリ４の予備ワー
ド線（ｗｋ）に関係するひとつの予備メモリセルによっ
て救済される。

さらに不良ビットの検出、不良記憶部１２への書込みを
説明する。通常動作状態では主メモリ２に情報１１ＱＩ
Ｉ　、　　ｉｌｌ”を書込み、次に動作環境を待機動作
状態にする。その後、通常動作に戻し。

その情報の反転有無について検査する。この検査の際、
主メモリ２のワード線方向のスキャンによって、所定の
アドレスにおいてワード線２８　（ｌｄｌ）に関して不
良が検出された場合、この不良ワード線を決定するデー
タ線アドレスに対応した不良記憶部１２の入出力ビット
（ＴＶ１〜ＴＷ４）にワード線不良検出信号１５２、ワ
ード線不良位置信号１５４．１５６．’１５８が２進数
で書込まれる。

次に装置稼動時の救済動作を説明する。まず待機時移行
処理では、通常動作から待機動作への移行前に主メモリ
２の不良ワード線２８（Ｗｌ）の選択に対応する内部転
送アドレス信号１４６がアドレス信号切替回路ＳＷ３を
介して主メモリ２と予備メモリ４のアドレス信号１３４
に供給される。

同時に不良記憶部１２からワード線不良検出信号１５２
、ワード線不良位置信号１５４，１５６゜１５８が読出
され、デコーダ回路３２を介して不良切替信号１６０が
発生される。次いで、入出力信号切替回路ＳＷＩが上記
不良切替信号１６０に応答して主メモリ２の入出力信号
１２２の一つと予備メモリ４の入出力信号１３２を接続
し、予備メモリ４の予備ワード線ｗ１を選択する。以下
、第３図の説明と同様に制御信号切替回路ＳＷ２で主メ
モリ２を読出しモード、予備メモリ４を書込みモードと
して、主メモリ２の情報が予備メモリ４ヘセーブされる
。

一方、通常動作復帰処理では上記同様内部転送アドレス
１４６が主メモリ２と予備メモリ４に供給される。同時
に不良記憶部１２から主メモリ２の不良ワード線２８（
Ｗｌ）の選択に対応する不良切替信号１６０が出力され
る。

次いで、入出力信号切替回路ＳＷ１では同様に所定のメ
モリブロック１０と予備メモリ４の入出力信号１３２を
接続し、予備ワード線ｗ１を選択、さらに制御信号切替
回路ＳＷ３で上記メモリブロック１０のメモリ制御信号
１２４を書込みモード（他は読出しモード）、一方の予
備メモリ４を読出しモードとして、予備メモリ４の情報
を主メモリ２ヘロードする。

以上のように本発明では、通常動作状態において半導体
メモリ装置のアクセス時間が、従来構成のように予備メ
モリへの切替操作は全くなく、本来の主メモリ２のアク
セス時間で決定される。

さらに、ロードまたはセーブ動作状態では、上記入出力
信号切替回路ＳＷＩによる切替時間は、メモリ装置全体
のアクセス時間に比べ微々たるものである。また不良記
憶部１２は、主メモリ２に比べて３〜４桁小さく小容量
メモリで良い。従って、不良記憶部１２のアクセス詩画
は主メモリ２より高速化できる。さらに第４図では、主
メモリ２、予備メモリ４．不良記憶部１２は並列同時動
作となるが、上記不良記憶部１２−が高速であること等
の理由から、主メモリ２より先に予備メモリ４の入出力
信号が確定する。従って、ロード／セーブの救済動作時
のアクセス時間は主メモリ２のアクセス時間とほぼ同一
レベルが達成され高速化できる。

なお、本実施例では予備メモリ４の１個で主メモリ２の
メモリブロック１０の８個を置換する場合を示している
。従って、メモリブロック１０のそれぞれの不良アドレ
スが複数のメモリブロック１０間で一致しない限り、す
なわちワード線不良として定義される不良が他のメモリ
ブロック１゜のアドレスで重ならないかぎり、メモリブ
ロック１０、ｎ個の主メモリ２のメモリ総容量の１　／
　ｎの量を救済できる。

例えば主メモリ２の入出力信号が１６ビツトの場合、そ
の内の１ビット分を予備メモリ４で置換する。この場合
の救済ビット数は主メモリ２の１／１６になる。一方、
この不良記憶部１２は、全てのワード線を決めるデータ
線アドレスを記憶しているので予備メモリ４を増加する
ことによって、原理的には主メモリ２の全てが不良ビッ
トであっても、主メモリ２を１００％救済することがで
きる。

また不良ビットセル２６ｃは、上記でワード線不良とし
て救済したがデータ線方向の不良とみなし救済すること
もできる。従って、本実施例では予備メモリ４を１個と
して説明したが、ワード線救済用、データ線救済用とし
て２チツプとすることができる。これにより、主メモリ
２のメモリブロック１０の全てのブロック間で、ワード
線方向とデータ線方向の不良ビットが救済できる。その
際、それぞれの不良アドレスは各メモリブロック１０間
で重なったワード線／データ線の２本のライン、もしく
はメモリブロック１０内でワード線／データ線がクロス
不良した場合の同２本のライン、の一方を救済できる。

この場合は、主メモリ２のメモリブロック１０．ｎ個を
ワード線不良、データ線不良の各々が救済するため、主
メモリ２のメモリ総容量の２／ｎを救済できる。

次に上記動作の詳細を第５図に示す不良記憶部１２の状
態図をもとに説明する。図のＴＶ、〜ＴＷ４は不良記憶
部１２の各人呂力信号ビットでありメモリアレイで構成
され、それぞれワード線不良検出信号１５２はＴＶ４、
ワード線不良位置信号１５８，１５６，１５４はＴＶ１
〜ＴＷ３にそれぞれ書込まれる。以下、本発明を具体例
で説明する。なお、不良アドレス値は１６進数表示であ
り、カッコにおける添え字として１例えば（１１１Ｌｓ
で示す。待機動作時に不良となる主メモリ２の入出力信
号１２２の位置はワード線不良位置信号１５８，１５６
，１５４（ＴＷ工〜ＴＷ３）により２進数で示す。また
本実施例の半導体メモリ装置は４Ｍワード×１ビットの
４ＭＤＲＡＭを使用した４Ｍ×８ビット構成を想定して
おり、データ線アドレス信号及びワード線アドレス信号
は共に（７Ｆ　Ｆ）、、どなる。さらに同図のｘ印はそ
の値がドントケアであることを示し、ｌｌＱ？Ｉ　、Ｊ
ｌｌ”レベルのいずれでも良いことを示す。

まず同図の動作例（１）、（３）は通常動作もしくはロ
ード／セーブ動作時において不良救済がない場合を示し
ている。予備メモリ４は非選択状態であり、ワード線不
良検呂信号１５２　（ＴＶ４）は情報が１１”レベルと
なる。一方、ロード／セーブ動作時でワード線不良を救
済する場合は、上記ワード線不良検出信号１５２が１４
０　Ｉ＋レベルとなり、予備メモリ４が選択状態になる
。

例えば同図の例（２）に示すように、第４図における不
良ワード線２８（Ｗｌ）を主メモリ２の入出力信号Ｏビ
ット目のデータ線アドレス＝（２２Ａ）、。

で選択される場合、予め不良記憶部１２の上記アトＬ／
　ス（２２Ａ）１．　ニ４ビットデータ“ｏｏｏｏ”を
書込む。この結果、稼動時においてロード／セーブ処理
時は、内部転送アドレス信号１４６のデータ線アドレス
が（２２Ａ）１．に達した時、入出力信号切替回路ＳＷ
１において、不良切替信号１６０により入出力信号１２
２の一つに予備メモリ４の入出力信号１３２が接続され
る。すなわち入出力信号８ビツトのそれぞれのスイッチ
（Ｓ工よ〜ｓ、ｈ）の中でスイッチＳ、Ｈａの端子１２
２ａが端子１３２ａに接続され、予備メモリ４の予備ワ
ード線ｗ１を選択し、その他のスイッチ（Ｓ工、〜Ｓ工
ｈ）は主メモリ２の入出力信号０ビツト目を除く外部入
出力端子１１２に接続される。

さらに主メモリ２のメモリ制御信号１２４は制御信号切
替回路ＳＷ２のスイッチ（Ｓ２＆〜５２ｈ）の中で、ス
イッチＳ２ａの端子１２４ａが、不良切替信号１６０と
メモリ切替信号１４８により、セーブ処理時は端子Ｌ○
の低レベルに接続され、書込みモードになり、ロード処
理時は端子ＨＩの高レベルに接続され、読出しモードに
なる。一方、予備メモリ４のメモリ制御信号１５０は制
御信号発生部１４に接続され、セーブ処理時に高レベル
、ロード処理時に低レベルとそれぞれ設定される。

なお、主メモリ２及び予備メモリ４のメモリ制御信号１
２４は高レベル、低レベルと固定しているがクロックパ
ルスで制御しても同様の動作を達成できる。

以上の動作において、主メモリ２の不良入出力信号Ｏビ
ット目に接続されるスイッチＳＷ１の端子１２２ａ以外
は、外部入出力信号１１２に接続され、セーブ処理時は
メモリブロック１０が読出しモードであるので主メモリ
２への誤書込みは発生しない。同様なことから、他の入
出力信号１〜７ビツトも誤書込みは発生しない。さらに
ロード処理時は上記所定の入出力信号Ｏビットのみが書
込みモードであり、他のビットは読出しモードとなるた
め同様に誤書込みは発生しない。

第６図は本発明の動作を示すフローチャートである。ま
ず、通常動作では主メモリ２のみが活性され外部と読出
し／書込みが行われる。次に待機動作開始を検出、指示
されると、主メモリ２から予備メモリ４へ情報のセーブ
処理が開始される。

この待機動作移行処理は第４図で説明したように主メモ
リ２を読出しモード、予備メモリ４を書込みモードに設
定する。その後、主メモリ２及び予備メモリ４に内部転
送アドレス１４６を印加、内部転送アドレス信号（ＸＡ
）を０番地から最終値（最大値ＸＡＥ−２）まで順次ス
キャンする。同時に不良記憶部１２に予め記憶した不良
検出信号１５２及び不良位置信号１５４，１５６，１５
８のもと、主メモリ２の情報が予備メモリ４の対応する
番地に転送される。

さらに待機動作終了後は、終了の検出、指示により、主
メモリ２から予備メモリ４へ情報のロード処理が開始さ
れる。この通常動作移行処理は予備メモリ４を読出しモ
ード、主メモリ２の所定のメモリブロック１０を書込み
モードに設定し、上記同様に内部転送アドレス信号（Ｘ
Ａ）の最終値まで順次スキャンされ、予備メモリ４にセ
ーブされていた主メモリ２の情報が主メモリ２の対応す
る番地に転送される。

第７図に本発明の他の実施例による半導体メモリ装置の
ブロック図を示す。図において４０は書込みバッファ回
路、１７２は上記バッファ回路４００Å力信号線、１７
４は出力信号線、１７６はバッファ回路４０の書込み活
性信号、１７８は不良記憶部１２の書込み活性信号であ
る。同図は、不良記憶部１２へデータの書込みを可能と
するためのバッファ回路４０を付加した点のみ第１図も
しくは第３図と異なり、他は同様である。このバッファ
回路４０の入力信号線１７２は外部入出力信号１１２と
接続され、バッファ回路４０の出力信号線１７４にはメ
モリ切替信号１４２（ワード線不良検出信号１５２及び
不良切替信号１５４゜１５６．１５８）が接続される。

このバッファ回路４０を用いることで不良記憶部１２へ
の上記メモリ切替信号１４２の書込みが容易となる。

すなわち、主メモリ２の検査結果に基づいて、外部入畠
力信号１１２に上記メモリ切替信号１４２をセットし、
外部書込み活性信号１７６を供給する。この結果、バッ
ファ回路４０が活性化され、書込み活性信号１７８によ
り、不良アドレスに対応した不良記憶部１２のアドレス
に上記メモリ切替信号１４２が書込まれる。これにより
不良ビットのオンライン書込みが容易となり、メモリ検
査時間、不良記憶部１２への書込み等、救済処理時間を
節約できる。

なお、バッファ回路４０は例えばトライステート形のバ
ッファで構成され、上記不良記憶部１２への書込み動作
以外では外部書込み活性信号１７６で非活性化されてお
り、半導体メモリ装置の通常の読出し／書込み動作に影
響を与えることがない。

また不良記憶部１２へ書込まれたデータの読出しは、バ
ッファ回路４０を双方向バッファの使用で可能であるが
、その場合も通常の読出し／書込み動作に影響無いよう
制御される。

不良記憶部１２に使用するメモリは、第４図で示したよ
うに主メモリ２の入出力ビットが８ピント構成の場合、
最小４ビツト構成で良く、さらに上記ワード線不良及び
データ線不良の両者を救済する場合は８ビツト構成とな
る。一方、ワード線不良もしくはデータ線不良の一方を
救済する場合にビット構成を８ビツトとした場合は、デ
コーダ回路３２が不要である。従って、そのデコード時
間分はセーブ／ロード時間から短縮できる。また８ビツ
ト構成で予備メモリを８個用意した場合は、主メモリ２
のメモリブロックチップ数８個を同時にすべて置換でき
ることは言うまでもない。

−船釣にＤＲＡＭを使用したメモリ装置ではアドレスマ
ルチ入力形式であり、同メモリブロック１０はＲＡＳ（
Ｒｏｔｙ　Ａｄｄｒｅｓｓ　Ｓｉｇｎａｌ）制御信号で
データ線アドレスを内部でラッチし、ＣＡＳ（Ｃｏｌｏ
ｍｎ　Ａｄｄｒｅｓｓ　Ｓ　ｉｇｎａｌ）制御信号でワ
ード線アドレスを内部でラッチし、メモリセルを選択す
る。従って、不良記憶部１２は８ビツト構成のメモリを
使用して、かかるメモリを２分割して４ビット単位とし
て、それぞれを上記不良検出、不良位置信号とし、上記
ＲＡＳ制御信号もしくはＣＡＳ制御信号のタイミングの
もとにそれぞれをラッチして救済に使用すれば良い。

第８図に第１図の不良記憶部１４の他の実施例を示す。

同図の１４は連想メモリ装置によって構成した実施例で
ある。

同図において６０は連想メモリセル部であり、不良ワー
ド線の位置を決めるデータ線アドレスを記憶する。また
６２はワード線不良検出信号１５２のデータ部、６４は
ワード線不良位置信号１５４゜１５６．１５８のデータ
部である。以下、簡単に動作を説明する。

待機動作移行時もしくは通常動作復帰時に、内部転送ア
ドレス１４６が発生された場合、連想メモリセル部６０
に書込まれた不良ワード線の位置を決めるデータ線アド
レスが、内部転送アドレス１４６のデータ線アドレスと
一致比較される。次いで一致検出された不良ワード線の
ワードの内容、すなわちワード線不良検出信号１５２、
ワード線不良位置信号１５４，１５６，１５８のデータ
部が出力され、第１図に示したアクセス切替回路８で待
機動作時の不良アドレスが置換される。

一般に連想メモリセル部６０は１セル当たり８〜１ｏト
ランジスタ必要であるため、通常メモリセルに比べ２倍
以上とメモリセル占有面積を大きくする。反面、連想メ
モリのワード方向である、すなわち救済可能な本数は救
済回路設計時に任意に設定できるため、メモリ装置とし
て救済本数が少ない場合は、不良記憶部１２をコンパク
トにできる利点がある。このため連想メモリ装置を使用
した本実施例は比較的少数ビットの救済を目的とするメ
モリ装置に好適である。一方、救済した不良ビットのワ
ード数だけを連想メモリセル部６０の記憶データすなわ
ち不良アドレス信号を呼出し、同アドレス信号により主
メモリ２の情報を予備メモリ４ヘセーブ、もしくは予備
メモリ４から主メモリ２ヘロードすれば良いので、内部
のアドレス転送時間は上記ワード数だけとなり短縮され
る。

従って、連想メモリによる救済方法はアドレスサイズの
大きな大容量メモリ装置に有利である。

なお、上記実施例ではワード線不良の救済を目的として
構成したが、データ線不良の救済も可能である。それは
、連想メモリセル部をワード線アドレスに対しても一致
検索できるよう拡張することで達成できる。

以上のように待機動作時不良ビットの救済回路として、
主メモリ２と予備メモリ４を内部転送アドレス１４６で
同時に活性化し、不良の入出力信号を高速に切替る救済
方法を実施例として示した。

一方、主メモリの不良アドレスを不良記憶部で新しいア
ドレスに変換し、そのアドレスで予備メモリをアクセス
しても、待機動作時の不良は同様に救済できる。この場
合は予備メモリの容量は主メモリより小規模で良い利点
がある。

またセーブ／ロード時において入出力信号切替回路ＳＷ
Ｉで選択された主メモリ２のメモリブロック１０以外は
読出しモードに設定されているが、これは不良切替信号
１６０とメモリ切替信号１４８によりメモリ制御信号（
メモリ選択信号、出力活性信号等）を非選択化すること
で、メモリブロック１０の入出力信号１２２をハイイン
ピーダンス化できる。従って、装置外部からの入力にに
対して衝突することがない。

また本実施例で示した不良記憶部１２ヘデータを書込む
バッファ回路４０は、ワード線不良とデータ線不良の両
者の救済を目的としたメモリ装置、また連想メモリ装置
を用いた救済方法に関しても効果的である。なお、不良
記憶部１２の不良検品信号、不良位置信号の構成、主メ
モリ２及び予備メモリ４の入出力信号ビット数、またＳ
ＲＡＭ。

ＤＲＡＭ等のメモリを限定するものではない。また、メ
モリを有するロジック、マイクロプロッセサ等にも使用
することができる。その池水発明の精神を逸脱すること
無く種々の変形が可能である。

さらに不良記憶部１２は複数ビット形式の一般的な半導
体メモリ、例えば不揮発性半導体メモリ（ＥＰＲＯＭ、
ＥＥＦＲＯＭ、フユーズＲＯＭ等）またはバッテリーバ
ックアップされた半導体メモリ　（ＳＲＡＭ等）、また
ＳＲＡＭ、ＤＲＡＭもしくは上記不揮発性半導体メモリ
の組合せで構成される。さらに上記半導体メモリを使用
した連想メモリ装置を使用しても良い。

本発明の実施形態はメモリ装置全般を対象にしているが
、電源電圧の下降もしくは上昇等、比較的短時間で待機
動作移行処理を実行するため、例えばメモリブロック単
位で構成されたＷＳ工（Ｗａｆｅｒ　Ｓ　ｃａｌｅ　Ｉ
　ｎｔｅｇｌａｔｉｏｎ）、またメモリチップを複数有
するメモリモジュール、メモリカードのように比較的小
から中規模容量のメモリ装置に有効である。

以上、本発明は待機動作時に発生する不良ビットの情報
を、−時予備メモリ４に置換え救済するものである。こ
れにより通常動作時は、メモリ装置全体の高速アクセス
時間と高歩留まりを達成できる。また予備メモリ４は自
分自身の不良ビットを避けて使用することにより、主メ
モリ２、予備メモリ４全てを待機動作時不良のメモリで
構成できる。従って、安価なメモリ装置が実現できる。

〔発明の効果〕

本発明によれば、メモリ装置の使用中に発生する待機動
作時の不良ビットについても、修正可能であるため装置
の稼動率及び信頼度が向上する。

また一部分不良のメモリは、良品に比べ安価であるから
、装置価格を低価格に設定できる。さらに、本発明の半
導体メモリ装置は予備メモリに一部分不良のメモリも使
用できるので、全て低価格なメモリで構成できる。

一方、本発明の半導体メモリ装置は主メモリの不良位置
を示す不良記憶部に複数ビット出力形式の一般的な不揮
発性メモリで構成することができ、欠陥ビットの救済方
法が単純である。またこの救済を実現するためのハード
ウェアも、主メモリ、予備メモリ及び不良記憶部を同時
に活性化して、不良記憶部のデータでアクセス切替を行
う単純な構成であり、かつ不良記憶部が小容量のメモリ
であるため、ロード／セーブ処理時間が高速な半導体メ
モリ装置を提供できる。さらに本発明の半導体メモリ装
置は装置稼働中においても、メモリ装置を停止させるこ
と無く、外部より不良記憶部へソフトウェア的に書込み
可能（例えばＥＰＲＯＭの書込み時間は数μＳ程度）な
だめ、装置の信頼性向上に役立つ。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の原理を示すための
ブロック図、第２図は従来の技術による半導体メモリ装
置を説明するためのブロック図、第３図は本発明の第２
の実施例を説明するためのブロック図と動作タイミング
チャート、第４図は本発明の詳細な説明するためのブロ
ック図、第５図は第４図に示す不良記憶部を説明する状
態図、第６図は本発明の動作を示すフローチャート、第
７図は本発明の他の実施例を説明するためのブロック図
、第８図は第１図の不良記憶部を不揮発性メモリブロッ
クによる連想メモリ装置によって構成した実施例を説明
するためのブロック図である。 １・・・電源端子、２・・主メモリ、４・・・予備メモ
リ、６・・救済制御回路、２４・・データ線アドレス方
向。 ２２・・・ワード線アドレス方向、８・・アクセス切替
回路、１０・・・メモリブロック、１２・・・不良記憶
部、１６・・電源検出回路、１００・・・動作活性信号
、１１０・・・外部のアクセス信号、１２０　主メモリ
のアクセス信号、１３０・予備メモリのアクセス信号、
１４０・アクセス制御信号、１４２・・メモリ切替信号
、１１２・・・外部の入出力信号、１１４・・・外部の
メモリ制御信号、１１６・・外部のアドレス信号、１２
２・・・主メモリの入出力信号、１２４・・主メモリの
メモリ制御信号、１３４・・主メモリ及び予備メモリの
アドレス信号、１３２・・予備メモリの入出力信号、１
４４・・・不良記憶部活性信号、１４６・・・内部転送
アドレス信号、１４８・・・メモリ切替信号、１５０・
・・予備メモリのメモリ制御信号、１４・・・制御信号
発生部、１５２・・ワード線不良検出信号、１５４，１
５６，１５８・・ワード線不良位置信号、３２・・・デ
コーダ回路、１６０・・・不良切替信号、２８．３０・
・ワード線不良、２８′。 ３０′・・・ワード線不良と同時に選択される良品のワ
ード線、１１２　ａ　〜１１２　ｈ、１３２ａ〜１３２
ｈ、１２２　ａ　〜１２２　ｈ−切替スイッチＳｉａ〜
Ｓ１ｈの各端子、２６　ａ　、　２６　ｂ　、　２６　
ｃ　−不良ビット、１３４　ａ　〜１３４　ｈ、１１４
ａ−１１４ｈ・・切替スイッチＳ２ａ”ｓ２ｈの各端子
、６０・・連想メモリセル部、６２・・ワード線不良検
出信号のデータ部、６４・・ワード線不良位置信号のデ
ータ部、４０・・・バッファ回路、１７２・・・バッフ
ァ回路の入力信号線、１７４　・バッファ回路の出力信
号線、１７６・・・外部書込み活性信号、１７８・・内
部書込み活性信号、Ｖｃｃ・電源電圧レベルＨＩ、ＬＯ
・・・端子Ｗｌ、Ｗｋ・・・メモリブロックの不良ワー
ド線、ｗｌ、ｗｋ・・・予備ワード線、ＳＷ４・・・入
出力信号切替回路、ＳＷ２・・・アドレス信号切替回路
、ＳＷ３・・・制御信号切替回路、Ｓ工ａ〜Ｓ１ｈ・・
・入出力信号切替スイッチ、Ｓ、ａ〜Ｓ２ｈ・・制御信
号切替スイッチ、ＴＷ工〜ＴＷ４・・・不良記憶部巣　
１　　■ 第　２　図 〔υ剰城十丈藷予備メモ、月　〔テＬり豪蜆庫文瀞１鵠
鳴メモ刃〕冨　３　コ ￥　４　　回 第　５　図 （ＸＱＩ！ドント７アＺ・ｈリ　　σ”　、”ｌ”しＸ
１ｕｌ１４　Ｉｎｊ７４ｊＬＶ’Ｊｉｕ／不　　ど　　
ス ｉ　７　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体メモリ装置であって： （１）複数のメモリセルを有する主メモリと、 （２）上記主メモリの通常動作時は正常に動作する良品
   ビットで、待機動作時に不良となる上記主メモリの不良
   ビットを救済するための予備メモリと、 （３）上記主メモリの不良ビット位置を記憶する不良記
   憶部と、 （４）上記不良記憶部を制御し、上記不良ビットを救済
   制御する救済制御回路と、 （５）上記救済制御回路を活性化し、通常動作から待機
   動作へ移行時は主メモリの情報を上記主メモリの不良ビ
   ットに対応した予備メモリの置換ビットにセーブし、待
   機動作から通常動作へ移行時は上記主メモリの不良ビッ
   トに対応した上記置換ビットの情報を主メモリにロード
   する機構を少なくとも具備してなることを特徴とする半
   導体メモリ装置。 ２、請求項１記載の半導体メモリ装置であって、上記セ
   ーブもしくはロードする機構が、（１）アドレス信号、
   入出力信号、メモリ制御信号、から少なくともなる主メ
   モリのアクセス信号を、装置外部の上記アクセス信号と
   予備メモリの上記アクセス信号のいずれかに切替るアク
   セス切替回路と、 （２）上記アクセス切替回路を切替え、主メモリの不良
   ビットを救済するための上記救済制御回路と、 （３）上記救済制御回路の出力であるアクセス制御信号
   と、 （４）上記救済制御回路を通常動作から待機動作もしく
   は待機動作から通常動作へ移行時に活性化する動作活性
   信号とを少なくとも具備してなることを特徴とする半導
   体メモリ装置。 ３、請求項２記載の半導体メモリ装置であって、上記動
   作活性信号が装置外部より印加することを特徴とする半
   導体メモリ装置。 ４、請求項１又は２記載の半導体メモリ装置であって。 （１）複数のメモリセルを有し、データ線アドレス信号
   とワード線アドレス信号とに応答して該複数のメモリセ
   ルから所定のメモリセルが選択されるメモリブロックと
   、 （２）上記メモリブロックの集合である複数ビット入出
   力形式の主メモリと、 （３）上記主メモリの通常動作時は良品ビットで待機動
   作時に不良となるワード線不良を救済するための第１の
   予備メモリと、上記主メモリの通常動作時は良品ビット
   で待機動作時に不良となるデータ線不良を救済するため
   の第２の予備メモリと、 （４）その第１の予備メモリの入力に上記データ線アド
   レス信号及びワード線アドレス信号が供給され、第２の
   予備メモリの入力に上記データ線アドレス信号及びワー
   ド線アドレス信号が供給され、 （５）上記主メモリのワード線不良を記憶する第１の不
   良記憶部と、上記主メモリのデータ線不良を記憶する第
   ２の不良記憶部と、 （６）上記主メモリのアドレス信号、入出力信号、書メ
   モリ制御信号から少なくともなるアクセス信号を、上記
   第１と第２の不良記憶部の情報をもとに装置外部の上記
   アクセス信号から、第１もしくは第２の予備メモリの上
   記アクセス信号に少なくとも切替る切替回路と、を具備
   してなることを特徴とする半導体メモリ装置。 ５、請求項４記載の半導体メモリ装置であって、上記デ
   ータ線アドレス信号によって決定される上記第１の不良
   記憶部の複数のアドレスに、上記第１の予備メモリの予
   備ワード線を選択するための上記予備メモリの入出力信
   号と上記主メモリの入出力信号を切替るためのワード線
   不良の有無を示すワード線不良検出信号及びその不良主
   メモリの入出力信号の位置を示すワード線不良位置信号
   が書込まれ、 上記ワード線アドレス信号によって決定される上記第２
   の不良記憶部の複数のアドレスに、上記第２の予備メモ
   リの予備データ線を選択するための上記予備メモリの入
   出力信号と上記主メモリの入出力信号を切替るためのデ
   ータ線不良の有無を示すデータ線不良検出信号及びその
   不良主メモリの入出力信号の位置を示すデータ線不良位
   置信号が書込まれることを特徴とする半導体メモリ装置
   。 ６、請求項４記載の半導体メモリ装置であって、上記救
   済制御回路が第１の動作活性信号により活性化され、 上記第１の不良記憶部の出力より上記ワード線不良検出
   信号及びワード線不良位置信号が発生される場合に、上
   記第１の予備メモリの入出力信号を選択し、上記第１の
   予備メモリの複数の予備メモリセルから少なくともひと
   つの予備メモリセルが上記データ線アドレス信号と上記
   ワード線アドレス信号とに応答して選択され、その結果
   上記主メモリのワード線に関する不良ビットの記憶情報
   が予備メモリにセーブされ、上記第２の不良記憶部の出
   力より上記データ線不良検出信号及びデータ線不良位置
   信号が発生される場合に、上記第２の予備メモリの入出
   力信号を選択し、上記第２の予備メモリの複数の予備メ
   モリセルから少なくともひとつの予備メモリセルが上記
   ワード線アドレス信号と上記データ線アドレス信号とに
   応答して選択され、その結果上記主メモリのデータ線に
   関する不良ビットの記憶情報が予備メモリにセーブされ
   ることを特徴とする半導体メモリ装置。 ７、請求項４記載の半導体メモリ装置であって、上記救
   済制御回路が第２の動作活性信号により活性化され、 上記第１の不良記憶部の出力より上記ワード線不良検出
   信号及びワード線不良位置信号が発生される場合に、上
   記第１の予備メモリの入出力信号を選択し、上記第１の
   予備メモリの複数の予備メモリセルから少なくともひと
   つの予備メモリセルが上記データ線アドレス信号と上記
   ワード線アドレス信号とに応答して選択され、その結果
   上記予備メモリのワード線に関する置換ビットの記憶情
   報が主メモリにロードされ、上記第２の不良記憶部の出
   力より上記データ線不良検出信号及びデータ線不良位置
   信号が発生される場合に、上記第２の予備メモリの入出
   力信号を選択し、上記第２の予備メモリの複数の予備メ
   モリセルから少なくともひとつの予備メモリセルが上記
   ワード線アドレス信号と上記データ線アドレス信号とに
   応答して選択され、その結果上記予備メモリのデータ線
   に関する置換ビットの記憶情報が主メモリにロードされ
   ることを特徴とする半導体メモリ装置。 ８、請求項６又は７記載の半導体メモリ装置であって、 上記救済制御回路の第１の動作活性信号が、待機動作時
   等の動作環境変化時に検出し活性化され、第２の動作活
   性信号が、通常動作への復帰時に検出し活性化されるこ
   とを特徴とする半導体メモリ装置。 ９、請求項６又は７の半導体メモリ装置であって、上記
   救済制御回路の第１の動作活性信号が、電源電圧の下降
   を検出し活性化され、第２の動作活性信号が、電源電圧
   の上昇を検出し活性化されることを特徴とする半導体メ
   モリ装置。 １０、請求項６又は７の半導体メモリ装置であって、上
   記救済制御回路の第１の動作活性信号が該装置の外部か
   らの指示で活性化され、第２の動作活性信号が該装置の
   外部からの指示で少なくとも活性化されることを特徴と
   する半導体メモリ装置。 １１、請求項１又は２記載の半導体メモリ装置であって
   、 主メモリのデータ線アドレスとワード線アドレスが同一
   アドレスでかつ同一入出力信号ビットで救済する場合、
   ワード線不良を優先的に救済するように構成されている
   ことを特徴とする半導体メモリ装置。 １２、請求項１又は２にいずれかひとつに記載の半導体
   メモリ装置であって、 上記第１と第２の不良記憶部は複数ビット出力形式の半
   導体メモリブロックによって構成されていることを特徴
   とする半導体メモリ装置。 １３、請求項４乃至７にいずれかひとつに記載の半導体
   メモリ装置であって、 上記ワード線不良の救済か、データ線不良の救済か、い
   ずれか一方の救済を行うように構成されていることを特
   徴とする半導体メモリ装置。 １４、請求項４乃至７にいずれかひとつに記載の半導体
   メモリ装置であって、 上記第１と第２の不良記憶部が、待機動作時に発生する
   不良アドレスを記憶し、かつ外部アドレスとの一致比較
   を行う連想メモリセル部、ワード線不良検出信号及びワ
   ード線不良位置信号のデータ部、もしくはデータ線不良
   検出信号及びデータ線不良位置信号のデータ部、とから
   少なくともなる連想メモリ装置によって構成されている
   ことを特徴とする半導体メモリ装置。 １５、請求項１又は２にいずれかひとつに記載の半導体
   メモリ装置であって、 上記待機動作時に発生する主メモリの不良ビットが、ス
   タティックＲＡＭの高レベル、低レベルの電源電圧時も
   しくは高レベル、低レベルの周囲温度時のデータ保持動
   作モード、ダイナミックＲＡＭの高レベル、低レベルの
   電源電圧もしくは高レベル、低レベルの周囲温度時のリ
   フレッシュ動作モードで、少なくとも検出され、通常動
   作状態では正常に読み書き可能な良品ビットであること
   を特徴とする半導体メモリ装置。 １６、請求項４乃至６にいずれかひとつに記載の半導体
   メモリ装置を用いた待機動作時の欠陥救済方法であって
   、 上記データ線アドレス信号によって決定される第１の不
   良記憶部の複数のアドレスに、上記第１の予備メモリの
   アドレス信号、入出力信号、メモリ制御信号から少なく
   ともなるアクセス信号と主メモリの上記アクセス信号を
   少なくとも切替るためのワード線不良検出信号及びワー
   ド線不良位置信号を書込み、上記ワード線アドレス信号
   によって決定される上記第２のデータ線不良の不良記憶
   部の複数のアドレスに、上記第２の予備メモリの上記ア
   クセス信号と主メモリの上記アクセス信号を少なくとも
   切替るためのデータ線不良検出信号及びデータ線不良位
   置信号を書込む第１のステップと、 上記ワード線不良の第１の不良記憶部の出力より上記ワ
   ード線不良検出信号及びワード線不良位置信号が発生さ
   れる場合に、上記第１の予備メモリの複数の予備メモリ
   セルから少なくともひとつの予備メモリセルが上記デー
   タ線アドレス信号と上記ワード線アドレス信号とに応答
   して選択され、その結果上記主メモリの記憶情報を第１
   の予備メモリへセーブし、 上記データ線不良の第２の不良記憶部の出力より上記デ
   ータ線不良検出信号及びデータ線不良位置信号が発生さ
   れる場合に上記第２の予備メモリの複数の予備メモリセ
   ルから少なくともひとつの予備メモリセルが上記ワード
   線アドレス信号と上記データ線アドレス信号とに応答し
   て選択され、その結果上記主メモリの記憶情報を第２の
   予備メモリへセーブする第２のステップとを含むことを
   特徴とする欠陥救済方法。 １７、請求項４乃至７にいずれかひとつに記載の半導体
   メモリ装置を用いた待機動作時の欠陥救済方法であって
   、 上記救済制御回路が第２の動作活性信号により活性化さ
   れ、 上記第１の不良記憶部の出力より上記ワード線不良検出
   信号及びワード線不良位置信号が発生される場合に、上
   記第１の予備メモリの上記アクセス信号を選択し、上記
   第１の予備メモリの複数の予備メモリセルから少なくと
   もひとつの予備メモリセルが上記データ線アドレス信号
   と上記ワード線アドレス信号とに応答して選択され、そ
   の結果上記予備メモリの記憶情報が主メモリにロードさ
   れる第１のステップと、 上記第２の不良記憶部の出力より上記データ線不良検出
   信号及びデータ線不良位置信号が発生される場合に、上
   記第２の予備メモリの上記アクセス信号を選択し、上記
   第２の予備メモリの複数の予備メモリセルから少なくと
   もひとつの予備メモリセルが上記ワード線アドレス信号
   と上記データ線アドレス信号とに応答して選択され、そ
   の結果上記予備メモリの記憶情報が主メモリにロードさ
   れる第２のステップとを含むことを特徴とする欠陥救済
   方法。 １８、請求項１６又は１７記載の欠陥救済方法であって
   、 データ線アドレスとワード線アドレスが同一アドレスで
   かつ同一入出力信号ビットで救済する場合、ワード線不
   良を優先的に救済することを特徴とする欠陥救済方法。 １９、請求項１６又は１７記載の欠陥救済方法であって
   、第１と第２の不良記憶部は複数ビット出力形式の半導
   体メモリブロックによって構成されていることを特徴と
   する欠陥救済方法。 ２０、請求項１６又は１７記載の欠陥救済方法であつて
   、上記ワード線不良の救済か、データ線不良の救済か、
   いずれか一方の救済を行うように構成されていることを
   特徴とする欠陥救済方法。 ２１、請求項１６又は１７記載の欠陥救済方法であって
   、第１と第２の不良記憶部は、不良アドレスを記憶しか
   つ外部アドレスとの一致比較を行う連想メモリセル部、
   ワード線不良検出信号及びワード線不良位置信号のデー
   タ部もしくはデータ線不良検出信号及びデータ線不良位
   置信号のデータ部とから少なくともなる連想メモリ装置
   によって構成されていることを特徴とする欠陥救済方法
   。 ２２、請求項１２又は１４記載半導体メモリ装置におい
   て、上記不良記憶部が電気で書込み、電気で消去できる
   ＥＥＰＲＯＭ形メモリセルか、または電気で書込み、紫
   外線で消去するＥＰＲＯＭ形メモリセルか、フェーズＲ
   ＯＭ形メモリセルか、上記不揮発性メモリセルとＳＲＡ
   ＭもしくはＤＲＡＭとの組合せか、電池でバックアップ
   されたＳＲＡＭ形メモリセルか、のいずれかで構成され
   ていることを特徴とする半導体メモリ装置。 ２３、請求項１２又は１４記載半導体メモリ装置におい
   て、上記不良記憶部の入出力信号に書込みもしくは読出
   しが少なくともできるバッファ回路を設けたことを特徴
   とする半導体メモリ装置。 ２４、請求項１又は２記載の半導体メモリ装置において
   、上記主メモリと上記予備メモリの書込み／読出し信号
   もしくはチップ活性信号を少なくともコントロールする
   ため、制御信号発生部を設けたことを特徴とする半導体
   メモリ装置。 ２５、請求項１又は２記載の半導体メモリ装置において
   、上記主メモリを構成するメモリと、上記予備メモリが
   同一構成のメモリであることを特徴とする半導体メモリ
   装置。 ２６、請求項１又は２記載の半導体メモリ装置において
   、上記主メモリと、上記予備メモリと、上記不良記憶部
   を含む救済制御回路と、上記アクセス切替回路と、を少
   なくとも同一半導体基体上に設けたことを特徴とする半
   導体メモリ装置。