JPH04186923A - 論理回路 - Google Patents
論理回路Info
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- JPH04186923A JPH04186923A JP2314088A JP31408890A JPH04186923A JP H04186923 A JPH04186923 A JP H04186923A JP 2314088 A JP2314088 A JP 2314088A JP 31408890 A JP31408890 A JP 31408890A JP H04186923 A JPH04186923 A JP H04186923A
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- transistor
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- logic circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5013—Half or full adders, i.e. basic adder cells for one denomination using algebraic addition of the input signals, e.g. Kirchhoff adders
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
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- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4818—Threshold devices
- G06F2207/4822—Majority gates
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は論理回路に関し、
回路の構成に使用されるトランジスタの数を少なくする
事を目的とし、 ３入力端子がベース若しくはゲートに接続されているト
ランジスタのエミッタ若しくはソースと接地との間にＮ
型の負性微分特性を有するダイオードを介在させると共
に、 前記３入力端子に入力される入力信号の内、３入
力が全部Ｌレベルであるか、Ｈレベルのものが２個の時
は出力電流があまり流れない様な第１の動作点に、又Ｈ
レベルのものが１個又は３個の時は前記第１の動作点よ
りも出力電流が多く流れる第２の動作点になるように設
定し、該トランジスタのコレクタ若しくはドレインに設
けた出力端より排他オア著しくは排他ノア出力を得る様
に構成すると共に、該トランジスタのエミッタと該ダイ
オードとの間の出力端部に於ける出力電圧が、前記３入
力端子に入力される入力信号の中のＨレベルを持つ入力
信号の数に対応して変化する様に構成すると共に、該Ｈ
レベルを有する入力信号の数がＬレベルを有する入力信
号の数より多い場合と少ない場合のそれぞれの出力電圧
が該Ｎ型の負性微分特性を有するダイオードが持つ電流
電圧特性に於けるピーク電圧値とバレー電圧値との間の
所定の電圧値によって区分される様に調整されており、
且つ該出力端部には、該ピーク電圧値とバレー電圧値と
の間の所定の電圧値をしきい値として有する識別回路を
接続するで多数決論理を得る事様に構成する。
事を目的とし、 ３入力端子がベース若しくはゲートに接続されているト
ランジスタのエミッタ若しくはソースと接地との間にＮ
型の負性微分特性を有するダイオードを介在させると共
に、 前記３入力端子に入力される入力信号の内、３入
力が全部Ｌレベルであるか、Ｈレベルのものが２個の時
は出力電流があまり流れない様な第１の動作点に、又Ｈ
レベルのものが１個又は３個の時は前記第１の動作点よ
りも出力電流が多く流れる第２の動作点になるように設
定し、該トランジスタのコレクタ若しくはドレインに設
けた出力端より排他オア著しくは排他ノア出力を得る様
に構成すると共に、該トランジスタのエミッタと該ダイ
オードとの間の出力端部に於ける出力電圧が、前記３入
力端子に入力される入力信号の中のＨレベルを持つ入力
信号の数に対応して変化する様に構成すると共に、該Ｈ
レベルを有する入力信号の数がＬレベルを有する入力信
号の数より多い場合と少ない場合のそれぞれの出力電圧
が該Ｎ型の負性微分特性を有するダイオードが持つ電流
電圧特性に於けるピーク電圧値とバレー電圧値との間の
所定の電圧値によって区分される様に調整されており、
且つ該出力端部には、該ピーク電圧値とバレー電圧値と
の間の所定の電圧値をしきい値として有する識別回路を
接続するで多数決論理を得る事様に構成する。
本発明は排他オア（ＥＸ−ＯＲ）若しくは排他ノア（Ｅ
Ｘ−ＮＯＲ）及び／又は多数決論理回路に関するもので
ある。
Ｘ−ＮＯＲ）及び／又は多数決論理回路に関するもので
ある。
コンピュータ等に於ける演算回路を構成する基本的な素
子としては全加算論理回路が知られている。
子としては全加算論理回路が知られている。
係る全加算論理回路は３入力排他的論理和回路と３入力
多数決論理回路から構成されている。その内排他的論理
和のうち例えばＥｘＮＯＲは入力信号の内、Ｈレベルの
数が偶数の時出力はし、奇数の時は出力がＨとなる論理
である。この場合、３つの入力をＡ、Ｂ、Ｃ１出力をＱ
とするとその論理は、 Ｑ＝Ａ Ｏ＋ Ｂ ■ Ｃ ＝ＡＢＣ十 ＡＢＣ＋ ＡＢＣ十 ＡＢＣと表
せる。これを、通常のＮＡＮＤゲートまたはＮＯＲゲー
トを用いて構成する場合、幾つかのゲートを組み合わせ
て構成することになり、多くのトランジスタを使用しな
ければならない。
多数決論理回路から構成されている。その内排他的論理
和のうち例えばＥｘＮＯＲは入力信号の内、Ｈレベルの
数が偶数の時出力はし、奇数の時は出力がＨとなる論理
である。この場合、３つの入力をＡ、Ｂ、Ｃ１出力をＱ
とするとその論理は、 Ｑ＝Ａ Ｏ＋ Ｂ ■ Ｃ ＝ＡＢＣ十 ＡＢＣ＋ ＡＢＣ十 ＡＢＣと表
せる。これを、通常のＮＡＮＤゲートまたはＮＯＲゲー
トを用いて構成する場合、幾つかのゲートを組み合わせ
て構成することになり、多くのトランジスタを使用しな
ければならない。
また３多数決論理回路は入力信号のうちＨレベルの数が
０個または１個の時はその出力はＬ、−方Ｈレベルの数
が２個または３個の時その出力はＨとなる。この場合、
出力をＰとするとその論理は Ｐ＝ＡＢ ＋ ＢＣ＋ ＣＡと表せ、排他論
理和と同様に多くのトランジスタを使わなければならな
い。
０個または１個の時はその出力はＬ、−方Ｈレベルの数
が２個または３個の時その出力はＨとなる。この場合、
出力をＰとするとその論理は Ｐ＝ＡＢ ＋ ＢＣ＋ ＣＡと表せ、排他論
理和と同様に多くのトランジスタを使わなければならな
い。
また、負性コンダクタンスを持つトランジスタを用いる
事により、トランジスタ数を減らそうとする試みも提案
されてはいるが、そのために特殊なトランジスタが必要
であること、抵抗が多く必要であること等欠点があった
。
事により、トランジスタ数を減らそうとする試みも提案
されてはいるが、そのために特殊なトランジスタが必要
であること、抵抗が多く必要であること等欠点があった
。
本発明は上記した従来技術の欠点を改良し、既存のトラ
ンジスタと既存のダイオードとを使用して、従来の論理
回路で必要であったトランジスタやダイオード等の素子
を数を大幅に削減し、構成素子数の少ない排他的論理和
回路や多数決論理出力更には全加算論理回路を提供しよ
うとするものである。
ンジスタと既存のダイオードとを使用して、従来の論理
回路で必要であったトランジスタやダイオード等の素子
を数を大幅に削減し、構成素子数の少ない排他的論理和
回路や多数決論理出力更には全加算論理回路を提供しよ
うとするものである。
本発明は上記した目的を達成する為、以下に示す様な技
術構成を採用するものである。
術構成を採用するものである。
即ち、基本的には、３入力端子がベース著しくはゲート
に接続されているトランジスタのエミッタ若しくはソー
スと接地との間にＮ型の負性微分特性を有するダイオー
ドを介在させると共に、前記３入力端子に入力される入
力信号の内、３入力が全部Ｌレベルであるか、Ｈレベル
のものが２個の時は出力電流があまり流れない様な第１
の動作点に、又Ｈレベルのものが１個又は３個の時は前
記第１の動作点よりも出力電流が多く流れる第２の動作
点になるように設定し、該トランジスタのコレクタ若し
くはドレインに設けた出力端より排他オア若しくは排他
ノア出力を得る様にした論理回路を第１の発明とし、又
、３入力端子がベース若しくはゲートに接続されている
トランジスタのエミッタ若しくはソースと接地との間に
Ｎ型の負性微分特性を有するダイオードを介在させると
共に、該トランジスタのエミッタと該ダイオードとの間
の出力端部に於ける出力電圧が、前記３入力端子に入力
される入力信号の数に対応して変化する様に構成すると
共に、該Ｈレベルを有する入力信号の数がＬレベルを有
する入力信号の数より多い場合と少ない場合のそれぞれ
の出力電圧が該Ｎ型の負性微分特性を有するダイオード
が持つ電流電圧特性に於けるピーク電圧値とバレー電圧
値との間の所定の電圧値によって区分される様に調整さ
れており、且つ該出力端部には、該ピーク電圧値とバレ
ー電圧値との間の所定の電圧値をしきい値として有する
識別回路が接続されているで多数決論理出力を得る論理
回路を第２の発明とするものである。
に接続されているトランジスタのエミッタ若しくはソー
スと接地との間にＮ型の負性微分特性を有するダイオー
ドを介在させると共に、前記３入力端子に入力される入
力信号の内、３入力が全部Ｌレベルであるか、Ｈレベル
のものが２個の時は出力電流があまり流れない様な第１
の動作点に、又Ｈレベルのものが１個又は３個の時は前
記第１の動作点よりも出力電流が多く流れる第２の動作
点になるように設定し、該トランジスタのコレクタ若し
くはドレインに設けた出力端より排他オア若しくは排他
ノア出力を得る様にした論理回路を第１の発明とし、又
、３入力端子がベース若しくはゲートに接続されている
トランジスタのエミッタ若しくはソースと接地との間に
Ｎ型の負性微分特性を有するダイオードを介在させると
共に、該トランジスタのエミッタと該ダイオードとの間
の出力端部に於ける出力電圧が、前記３入力端子に入力
される入力信号の数に対応して変化する様に構成すると
共に、該Ｈレベルを有する入力信号の数がＬレベルを有
する入力信号の数より多い場合と少ない場合のそれぞれ
の出力電圧が該Ｎ型の負性微分特性を有するダイオード
が持つ電流電圧特性に於けるピーク電圧値とバレー電圧
値との間の所定の電圧値によって区分される様に調整さ
れており、且つ該出力端部には、該ピーク電圧値とバレ
ー電圧値との間の所定の電圧値をしきい値として有する
識別回路が接続されているで多数決論理出力を得る論理
回路を第２の発明とするものである。
第１図は本発明に係る排他的論理和回路の例を示すもの
であり、トランジスタＴｒｌのエミッタと接地との間に
Ｎ型負性微分特性を有するダイオードＤが設けられてい
るので、該トランジスタＴｒ１のベースと接地との間の
電圧とコレクタ電流Ｉｃ及びエミッタ電流１ｅとの間に
は第３図に示 ′す様な電流電圧特性を示す。
であり、トランジスタＴｒｌのエミッタと接地との間に
Ｎ型負性微分特性を有するダイオードＤが設けられてい
るので、該トランジスタＴｒ１のベースと接地との間の
電圧とコレクタ電流Ｉｃ及びエミッタ電流１ｅとの間に
は第３図に示 ′す様な電流電圧特性を示す。
従って、第１図の回路の動作は入力電圧ｖ１、■２、■
３、入力回路部の抵抗Ｒｔｔ、Ｒ１、Ｒｌｓ、接地との
間の抵抗Ｒ１とできまる負荷線ｆ、 、ｚ雪、ｌｓ、Ｉ
！−を引きその負荷線ｆ、〜１４とＩｅ曲線との交点Ｐ
ｌ、Ｐ ｚ 、Ｐ ｓ 、ｐ ｍで求まるベース電圧
で決められる。この抵抗値（Ｒ８，〜Ｒ４３）を比較的
低く選んでいるので上記した回路はほぼ電圧駆動される
。したがって、ここでＲｉ Ｉ ”” Ｒ４３が共に等
しいとすれば３つの入力の平均値をＲ８／３とＲ１で分
圧した電圧がベースと接地の間にかかると見なしてよい
。
３、入力回路部の抵抗Ｒｔｔ、Ｒ１、Ｒｌｓ、接地との
間の抵抗Ｒ１とできまる負荷線ｆ、 、ｚ雪、ｌｓ、Ｉ
！−を引きその負荷線ｆ、〜１４とＩｅ曲線との交点Ｐ
ｌ、Ｐ ｚ 、Ｐ ｓ 、ｐ ｍで求まるベース電圧
で決められる。この抵抗値（Ｒ８，〜Ｒ４３）を比較的
低く選んでいるので上記した回路はほぼ電圧駆動される
。したがって、ここでＲｉ Ｉ ”” Ｒ４３が共に等
しいとすれば３つの入力の平均値をＲ８／３とＲ１で分
圧した電圧がベースと接地の間にかかると見なしてよい
。
そこで、負荷線！、を３入力のレベルが共にＬレベルの
ときのもの、負荷線！２を３入力のうち１つだけＨレベ
ルであり、残り２つはＬレベルのときのもの、負荷線！
、を３入力のうち２つだけＨレベルで１、残りの１つは
Ｌレベルのときのもの、負荷線７！４を３入力が全てＨ
レベルのときのものであるようにしておき各負荷線Ｉ！
、１〜Ｉ！、４とＩｅ曲線との交点Ｐ、−Ｐ、はそれぞ
れ、交点Ｐ、は立上り電圧付近に、Ｒ２はピーク電圧付
近に、Ｐ、はバレー電圧付近に、Ｒ４はバレー後のＲ２
程度に電流が流れる電圧付近になるように各抵抗の抵抗
値を選定する。こうすることにより、この回路はＨレベ
ルにある入力信号の数が偶数の時出力０ＵＴＩはＨとな
るように構成し又、奇数の時はその出力０ＵＴＩはＬに
なるように構成しておけば３入力排他的論理和の動作を
することになる。
ときのもの、負荷線！２を３入力のうち１つだけＨレベ
ルであり、残り２つはＬレベルのときのもの、負荷線！
、を３入力のうち２つだけＨレベルで１、残りの１つは
Ｌレベルのときのもの、負荷線７！４を３入力が全てＨ
レベルのときのものであるようにしておき各負荷線Ｉ！
、１〜Ｉ！、４とＩｅ曲線との交点Ｐ、−Ｐ、はそれぞ
れ、交点Ｐ、は立上り電圧付近に、Ｒ２はピーク電圧付
近に、Ｐ、はバレー電圧付近に、Ｒ４はバレー後のＲ２
程度に電流が流れる電圧付近になるように各抵抗の抵抗
値を選定する。こうすることにより、この回路はＨレベ
ルにある入力信号の数が偶数の時出力０ＵＴＩはＨとな
るように構成し又、奇数の時はその出力０ＵＴＩはＬに
なるように構成しておけば３入力排他的論理和の動作を
することになる。
一方、第２図は本発明に係る多数決論理回路の例を示す
ものであり、トランジスタＴｒｉのエミッタと接地との
間にＮ型負性微分特性を有するダイオードＤが設けられ
ているので、該トランジスタＴｒｉのエミッタと該Ｎ型
負性微分特性を有するダイオードＤとの間に出力端子を
設ける事が可能となり、又該Ｎ型負性微分特性を有する
ダイオードＤの両端電圧と該ダイオード電流れる電流と
の関係はダイオード図に示す通り、第３図に示す電流特
性と略同じとなるので、第３図における各負荷線１１〜
１４とエミッタ電流曲線１ｃとの交点Ｐ、−Ｐ、に於け
る電流を第４図の電流と等価であるとすればその電流か
ら、第４図に於いて当該電流が流れる時のダイオードＤ
の両端間の電圧■ｒ、〜Ｖｒ、を求める事が出来る。
ものであり、トランジスタＴｒｉのエミッタと接地との
間にＮ型負性微分特性を有するダイオードＤが設けられ
ているので、該トランジスタＴｒｉのエミッタと該Ｎ型
負性微分特性を有するダイオードＤとの間に出力端子を
設ける事が可能となり、又該Ｎ型負性微分特性を有する
ダイオードＤの両端電圧と該ダイオード電流れる電流と
の関係はダイオード図に示す通り、第３図に示す電流特
性と略同じとなるので、第３図における各負荷線１１〜
１４とエミッタ電流曲線１ｃとの交点Ｐ、−Ｐ、に於け
る電流を第４図の電流と等価であるとすればその電流か
ら、第４図に於いて当該電流が流れる時のダイオードＤ
の両端間の電圧■ｒ、〜Ｖｒ、を求める事が出来る。
係る状況から、本発明の第２図の回路に於いては、該ト
ランジスタＴｒｉのエミッタと該Ｎ型負性微分特性を有
するダイオードＤとの間に出力端子には、３入力端子に
入力される入力信号の中のＨレベルを持つ入力信号の数
に対応して変化する様に構成すると共に、該Ｈレベルを
有する入力信号の数がＬレベルを有する入力信号の数よ
り多い場合と少ない場合のそれぞれの出力電圧が該Ｎ型
の負性微分特性を有するダイオードが持つ電流電圧特性
に於けるピーク電圧値とバレー電圧値との間の所定の電
圧値によって区分される様に調整されている。
ランジスタＴｒｉのエミッタと該Ｎ型負性微分特性を有
するダイオードＤとの間に出力端子には、３入力端子に
入力される入力信号の中のＨレベルを持つ入力信号の数
に対応して変化する様に構成すると共に、該Ｈレベルを
有する入力信号の数がＬレベルを有する入力信号の数よ
り多い場合と少ない場合のそれぞれの出力電圧が該Ｎ型
の負性微分特性を有するダイオードが持つ電流電圧特性
に於けるピーク電圧値とバレー電圧値との間の所定の電
圧値によって区分される様に調整されている。
従って、該出力端子の電圧を適宜の識別回路に入力し、
且つ該識別回路のしきい値をＶｒ、とＶｒ、との間に設
定しておき、入力信号のうちＨレベルにある入力信号の
数が１個以下の時にはＬレベルの信号を出力し又２個以
上の時にはＨレベルの信号を出力するように動作させれ
ば多数決回路、あるいは桁上げ回路に相当する論理を実
行する。
且つ該識別回路のしきい値をＶｒ、とＶｒ、との間に設
定しておき、入力信号のうちＨレベルにある入力信号の
数が１個以下の時にはＬレベルの信号を出力し又２個以
上の時にはＨレベルの信号を出力するように動作させれ
ば多数決回路、あるいは桁上げ回路に相当する論理を実
行する。
又上記した２つの回路を総合すると、全加算器として動
作することが出来る。
作することが出来る。
以下に本発明に係る論理回路の具体例に付いて図面を参
照しながら詳細に説明する。
照しながら詳細に説明する。
第１図は本発明に係る論理回路の一態様例である排他的
論理和回路の内で排他ノア（ＥＸ−ＮＯＲ）回路の構成
例を示したものである。
論理和回路の内で排他ノア（ＥＸ−ＮＯＲ）回路の構成
例を示したものである。
即ち、上記の回路は、３入力端子ａ、ｂ、ｃがベースＢ
にそれぞれ抵抗Ｒｉｌ、Ｒｉ２、Ｒｉ３を介して接続さ
れているトランジスタＴｒｌのエミッタＥと接地Ｇとの
間にＮ型の負性微分特性を有するダイオードＤを介在さ
せると共に、前記３入力端子のそれぞれに入力信号とし
て入力電圧■、、Ｖ、、Ｖゎを有する信号が入力される
様に構成されている。
にそれぞれ抵抗Ｒｉｌ、Ｒｉ２、Ｒｉ３を介して接続さ
れているトランジスタＴｒｌのエミッタＥと接地Ｇとの
間にＮ型の負性微分特性を有するダイオードＤを介在さ
せると共に、前記３入力端子のそれぞれに入力信号とし
て入力電圧■、、Ｖ、、Ｖゎを有する信号が入力される
様に構成されている。
さらに、該トランジスタＴｒｉのコレクタＣに出力端子
０ＵＴＩが設けられていると同時に該コレクタＣは負荷
抵抗ＲＬを介して例えば高電位電源ｖｃｅと接続されて
いる。
０ＵＴＩが設けられていると同時に該コレクタＣは負荷
抵抗ＲＬを介して例えば高電位電源ｖｃｅと接続されて
いる。
又、該Ｎ型の負性微分特性を有するダイオードＤの他端
部は低電位電源ＶＩＥに接続されていても良い。
部は低電位電源ＶＩＥに接続されていても良い。
又、第１図に示す本発明に係る具体例に於いては、該ト
ランジスタＴｒｉのベースは抵抗Ｒ８を介して該Ｎ型の
負性微分特性を有するダイオードＤの接地部に接続され
ている。
ランジスタＴｒｉのベースは抵抗Ｒ８を介して該Ｎ型の
負性微分特性を有するダイオードＤの接地部に接続され
ている。
更に、本発明に於いては、該トランジスタＴｒｉとして
は特に限定されるものではなく、通常に使用されている
トランジスタであれば如何なるものでも使用することが
可能である。
は特に限定されるものではなく、通常に使用されている
トランジスタであれば如何なるものでも使用することが
可能である。
例えば、バイポーラトランジスタ、電界効果トランジス
タ（ＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）等が使
用出来る。又、係るトランジスタに於いても導電型に関
しても特に限定されるものではなく、ＰＮＰ型、ＮＰＮ
型或いは、Ｎチャンネル型、Ｐチャンネル型等本発明の
目的を達成する範囲内に於いて適宜選択して使用する事
が出来る。
タ（ＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）等が使
用出来る。又、係るトランジスタに於いても導電型に関
しても特に限定されるものではなく、ＰＮＰ型、ＮＰＮ
型或いは、Ｎチャンネル型、Ｐチャンネル型等本発明の
目的を達成する範囲内に於いて適宜選択して使用する事
が出来る。
又、本発明におけるＮ型の負性微分特性を有するダイオ
ードＤとしては、第３図に例示する様なベース電圧の増
加に対して電流値の微分値が一定の範囲に於いて負性を
示す負性抵抗性を持つダイオードであれば如何なるダイ
オードでも使用する事が出来る。
ードＤとしては、第３図に例示する様なベース電圧の増
加に対して電流値の微分値が一定の範囲に於いて負性を
示す負性抵抗性を持つダイオードであれば如何なるダイ
オードでも使用する事が出来る。
例えば、共鳴トンネルダイオード、エサキダイオード或
いは実空間遷移型負性抵抗素子等を使用する事が出来る
。
いは実空間遷移型負性抵抗素子等を使用する事が出来る
。
本発明に係る上記の具体例は以上の様な構成を有してい
るが、３入力端子ａ、ｂ、ｃに入力される入力信号は通
常ＨレベルかＬレベルを有する２値信号であり、例えば
そのＨレベルが入力電圧■ＩＩ 、Ｖｂ 、ｖ、となる
。処で、係る入力信号は通常、本論理回路の前段に於け
る論理回路から供給される事が多く、各入力信号のＨレ
ベルの電圧■ａ 、Ｖｂ 、Ｖｃ は等しいと考えられ
る。（■１＝Ｖ、＝Ｖｃ） 尚、該３入力端子に印加される入力信号は被加算数、加
算数、前段論理回路からの桁上げ信号で有っても良い。
るが、３入力端子ａ、ｂ、ｃに入力される入力信号は通
常ＨレベルかＬレベルを有する２値信号であり、例えば
そのＨレベルが入力電圧■ＩＩ 、Ｖｂ 、ｖ、となる
。処で、係る入力信号は通常、本論理回路の前段に於け
る論理回路から供給される事が多く、各入力信号のＨレ
ベルの電圧■ａ 、Ｖｂ 、Ｖｃ は等しいと考えられ
る。（■１＝Ｖ、＝Ｖｃ） 尚、該３入力端子に印加される入力信号は被加算数、加
算数、前段論理回路からの桁上げ信号で有っても良い。
更に、入力抵抗Ｒｉｌ、Ｒｉ２、Ｒｉ３共に等しい抵抗
値を有する事が好ましい。
値を有する事が好ましい。
本具体例に於ける論理回路の動作に付いて説明すると、
先ず第３図に示す通り該論理回路はトランジスタにエミ
ッタ部にＮ型の負性微分特性を持ったダイオードが接続
されている事から、該論理回路内電流れる電流、特に該
トランジスタＴｒｉのエミッタ電流１ｅとコレクタ電流
１ｃは何れもベース電圧ｖ菖。に対してＮ型の負性抵抗
を示し、何れもほぼ同じピーク（＋！！Ｘとバレー値Ｙ
とを示す特性曲線を描く。
先ず第３図に示す通り該論理回路はトランジスタにエミ
ッタ部にＮ型の負性微分特性を持ったダイオードが接続
されている事から、該論理回路内電流れる電流、特に該
トランジスタＴｒｉのエミッタ電流１ｅとコレクタ電流
１ｃは何れもベース電圧ｖ菖。に対してＮ型の負性抵抗
を示し、何れもほぼ同じピーク（＋！！Ｘとバレー値Ｙ
とを示す特性曲線を描く。
ここで、上記入力信号の電圧Ｖ、 、Ｖ、 、Ｖ。
と入力抵抗Ｒｉｌ、Ｒｉ２、Ｒｉ３及び抵抗Ｒ１とで決
まる負荷線１＋、ｌｘ、ｌｌ、１４を引くとこれ等の負
荷線と該エミッタ電流１ｅの特性曲線との交点Ｐ、 、
Ｐｔ 、Ｐ、 、Ｐ、が当該負荷線で動作する時の各エ
ミッタ電流値１ｅ（Ｉｅ、、Ｉｅｚ 、１ ｅ３、Ｉｅ
、）を示す事になる。
まる負荷線１＋、ｌｘ、ｌｌ、１４を引くとこれ等の負
荷線と該エミッタ電流１ｅの特性曲線との交点Ｐ、 、
Ｐｔ 、Ｐ、 、Ｐ、が当該負荷線で動作する時の各エ
ミッタ電流値１ｅ（Ｉｅ、、Ｉｅｚ 、１ ｅ３、Ｉｅ
、）を示す事になる。
同様にして各交点Ｐ、 、Ｐｔ、Ｐｓ、Ｐａに於ける各
コレクタ電流１ ｃ （Ｉ ｃ、 、Ｉ ｃｔ、 １
ｃ、、ＩＣ４）及びベース電圧Ｖ、Ｇ（■ｌＧ１、ｖ
□２、Ｖ□５、ｖ□４）も求められる。
コレクタ電流１ ｃ （Ｉ ｃ、 、Ｉ ｃｔ、 １
ｃ、、ＩＣ４）及びベース電圧Ｖ、Ｇ（■ｌＧ１、ｖ
□２、Ｖ□５、ｖ□４）も求められる。
つまり、係る各コレクタ電流ＩＣ＋、Ｉｃｚ、ＩＣ３、
ＩＣ４及びベース電圧ＶＩＧＩ 、ＶＩＧ！、ＶＩＧ３
、ＶｓＧａが、当該負荷線で動作する時のトランジス
タＴｒｉのコレクタ電流であり、ベース電圧を示す。
ＩＣ４及びベース電圧ＶＩＧＩ 、ＶＩＧ！、ＶＩＧ３
、ＶｓＧａが、当該負荷線で動作する時のトランジス
タＴｒｉのコレクタ電流であり、ベース電圧を示す。
そこで、係る入力抵抗Ｒｉｌ、Ｒｉ２、Ｒｉ３を比較的
低く選択すれば、当該論理回路は電圧駆動される。 従
って３入力端子に入力される信号の平均値をＲｉ ／
３と抵抗Ｒ６で分圧した電圧が該トランジスタＴｒｉの
ベースと接地との間に印加されると見なすことが出来る
。
低く選択すれば、当該論理回路は電圧駆動される。 従
って３入力端子に入力される信号の平均値をＲｉ ／
３と抵抗Ｒ６で分圧した電圧が該トランジスタＴｒｉの
ベースと接地との間に印加されると見なすことが出来る
。
そこで、上記した各負荷線の内、負荷線１１を３入力端
子に入力される信号のレベルが何れもＬレベルである場
合に対応させ、負荷線１２を３入力端子に入力される信
号のレベルの内１つだけがＨレベルで残りの信号のレベ
ルがＬレベルである場合に対応させ、又負荷線ｌ、を３
入力端子に入力される信号のレベルの内２つがＨレベル
で残りの信号のレベルがＬレベルである場合に対応させ
、更に負荷線１４を３入力端子に入力される信号のレベ
ルが何れもＨレベルである場合に対応させておき、それ
ぞれの負荷線と該コレクタ電流１ｃとの特性曲線との交
点Ｐ＋ 、Ｐｇ、Ｐ３、Ｐｇに於ケルベース電圧ＶＩＧ
Ｉ 、ＶＩＧ！ 、ＶＩＧ３ 、ＶＩＧ４に関し、その
入力の内Ｈレベルとなるものの数が０の時、即ち負荷線
１．に該当する時はその電圧ＶＩＧ１を立ち上がり電圧
付近に、その入力の内Ｈレベルとなるものの数が１の時
、即ち負荷線１２に該当する時はその電圧Ｖ□２をピー
ク電圧付近に、又、その入力の内Ｈレベルとなるものの
数が２の時、即ち負荷線１３に該当する時はその電圧■
□、をバレー電圧付近に、更に、その入力の内Ｈレベル
となるものの数が３の時、即ち負荷線１４に該当する時
はその電圧Ｖ ＩＧ４をバレー後の電流が流れる電圧に
それぞれなる様に各抵抗値を選択するものである。
子に入力される信号のレベルが何れもＬレベルである場
合に対応させ、負荷線１２を３入力端子に入力される信
号のレベルの内１つだけがＨレベルで残りの信号のレベ
ルがＬレベルである場合に対応させ、又負荷線ｌ、を３
入力端子に入力される信号のレベルの内２つがＨレベル
で残りの信号のレベルがＬレベルである場合に対応させ
、更に負荷線１４を３入力端子に入力される信号のレベ
ルが何れもＨレベルである場合に対応させておき、それ
ぞれの負荷線と該コレクタ電流１ｃとの特性曲線との交
点Ｐ＋ 、Ｐｇ、Ｐ３、Ｐｇに於ケルベース電圧ＶＩＧ
Ｉ 、ＶＩＧ！ 、ＶＩＧ３ 、ＶＩＧ４に関し、その
入力の内Ｈレベルとなるものの数が０の時、即ち負荷線
１．に該当する時はその電圧ＶＩＧ１を立ち上がり電圧
付近に、その入力の内Ｈレベルとなるものの数が１の時
、即ち負荷線１２に該当する時はその電圧Ｖ□２をピー
ク電圧付近に、又、その入力の内Ｈレベルとなるものの
数が２の時、即ち負荷線１３に該当する時はその電圧■
□、をバレー電圧付近に、更に、その入力の内Ｈレベル
となるものの数が３の時、即ち負荷線１４に該当する時
はその電圧Ｖ ＩＧ４をバレー後の電流が流れる電圧に
それぞれなる様に各抵抗値を選択するものである。
そして、各動作時点に於いて該トランジスタＴｒ１に流
れるコレクタ電流１ｃを負荷抵抗ＲＬにより電圧に代え
て出力を取り出す事が出来る。
れるコレクタ電流１ｃを負荷抵抗ＲＬにより電圧に代え
て出力を取り出す事が出来る。
つまり、ベース電圧ＶＩＧＩ 、Ｖ□、に於いては電流
は殆ど流れない様に設定し当該出力はＬレベルとなる様
に構成させ、一方ベース電圧■。２、■、、４に於いて
は電流を充分流せる様に構成する事によって、当該出力
をＨレベルとなる様に設定するものである。
は殆ど流れない様に設定し当該出力はＬレベルとなる様
に構成させ、一方ベース電圧■。２、■、、４に於いて
は電流を充分流せる様に構成する事によって、当該出力
をＨレベルとなる様に設定するものである。
つまり、前者の状態を第２の動作点、後者の状態を第１
の動作点と考え、その間に出力電流に付いて適宜のしき
い値Ｉいを設定しておくことにより、両者の状態を充分
区別する事が可能となる。
の動作点と考え、その間に出力電流に付いて適宜のしき
い値Ｉいを設定しておくことにより、両者の状態を充分
区別する事が可能となる。
係る構成とする事によって、本具体例の論理回路はＨレ
ベルにある入力信号の数が０か偶数の場合には当該出力
はＨレベルとなり、又Ｈレベルにある入力信号の数が奇
数である場合には当該出力はＬレベルとなり、従って該
論理回路は反転出力の３入力排他的論理和回路となるこ
とが判る。
ベルにある入力信号の数が０か偶数の場合には当該出力
はＨレベルとなり、又Ｈレベルにある入力信号の数が奇
数である場合には当該出力はＬレベルとなり、従って該
論理回路は反転出力の３入力排他的論理和回路となるこ
とが判る。
尚、上記の具体例に於いては、排他ノアの論理回路に付
いて説明したが、本発明はこれに限定されるものではな
く、排他オアの論理回路であっても差し支えない事は言
うまでもない。
いて説明したが、本発明はこれに限定されるものではな
く、排他オアの論理回路であっても差し支えない事は言
うまでもない。
次に第２図は本発明に係る論理回路の他の態様例である
多数決識別回路の構成例を示したものである。
多数決識別回路の構成例を示したものである。
即ち、上記の回路は、基本的には第１図に示す論理回路
を使用しており、第１図の回路と異なる部分に付いての
み言及する。
を使用しており、第１図の回路と異なる部分に付いての
み言及する。
即ち、本発明に係る多数決識別回路は、３入力端子ａ、
ｂ、ｃがベースＢにそれぞれ抵抗Ｒｉｌ、Ｒｉ２、Ｒｉ
３を介して接続されているトランジスタＴｒｉのエミッ
タＥと接地Ｇとの間にＮ型の負性微分特性を有するダイ
オードＤを介在させると共に、前記３入力端子のそれぞ
れに入力信号として入力電圧Ｖ、 、Ｖ、 、Ｖ。を有
する信号が入力される様に構成されている。
ｂ、ｃがベースＢにそれぞれ抵抗Ｒｉｌ、Ｒｉ２、Ｒｉ
３を介して接続されているトランジスタＴｒｉのエミッ
タＥと接地Ｇとの間にＮ型の負性微分特性を有するダイ
オードＤを介在させると共に、前記３入力端子のそれぞ
れに入力信号として入力電圧Ｖ、 、Ｖ、 、Ｖ。を有
する信号が入力される様に構成されている。
さらに、該トランジスタＴｒｉのコレクタＣは負荷抵抗
ＲＬを介して例えば高電位電源ＶＣＣと接続されている
。
ＲＬを介して例えば高電位電源ＶＣＣと接続されている
。
又、該Ｎ型の負性微分特性を有するダイオードＤの他端
部は低電位電源■、に接続されていても良い。
部は低電位電源■、に接続されていても良い。
又、該トランジスタＴｒｉのベースは抵抗Ｒ１を介して
該Ｎ型の負性微分特性を有するダイオードＤの接地部に
接続されている。
該Ｎ型の負性微分特性を有するダイオードＤの接地部に
接続されている。
更に、本具体例に於いては、該トランジスタＴｒ１のエ
ミッタＥと該Ｎ型の負性微分特性を有するダイオードＤ
との間のノード部Ｓに接続されたベースを有するトラン
ジスタＴｒ２が設けられ、該トランジスタＴｒ２のコレ
クタＣに出力端子０ＵＴ２が設けられていると同時に該
コレクタＣは負荷抵抗Ｒ，を介して例えば高電位電源Ｖ
ＣＣと接続されている。
ミッタＥと該Ｎ型の負性微分特性を有するダイオードＤ
との間のノード部Ｓに接続されたベースを有するトラン
ジスタＴｒ２が設けられ、該トランジスタＴｒ２のコレ
クタＣに出力端子０ＵＴ２が設けられていると同時に該
コレクタＣは負荷抵抗Ｒ，を介して例えば高電位電源Ｖ
ＣＣと接続されている。
一方、該トランジスタＴｒ２のエミッタＥは、接地又は
低電位電源■。に接続されている。
低電位電源■。に接続されている。
係る回路の動作に付いて説明すると、３入力端子の入力
信号の種類にもとすくトランジスタＴｒ１とＮ型の負性
微分特性を有するダイオードＤとから構成された第１図
と同一の回路部分の動作は同じである。
信号の種類にもとすくトランジスタＴｒ１とＮ型の負性
微分特性を有するダイオードＤとから構成された第１図
と同一の回路部分の動作は同じである。
従って、該トランジスタＴｒｉ電流れる電流も、基本的
には同じであり第３図に示す動作特性曲線に従って駆動
されるものである。
には同じであり第３図に示す動作特性曲線に従って駆動
されるものである。
ここで、前述した具体例での条件と同じ条件で本具体例
の論理回路が駆動されているとすると、当該トランジス
タＴｒｌとＮ型の負性微分特性を有するダイオードＤと
の接合点Ｓの電圧がどうなるかを検討する。
の論理回路が駆動されているとすると、当該トランジス
タＴｒｌとＮ型の負性微分特性を有するダイオードＤと
の接合点Ｓの電圧がどうなるかを検討する。
該接合点Ｓの電流は上記に説明したと同様第３図の特性
曲線に従った電流が流れている筈である。
曲線に従った電流が流れている筈である。
従って、負荷線１０．１□、１１．１４と該エミッタ電
流１ｅの特性曲線との各交点Ｐ、、Ｐ、、Ｐ３、Ｐ４に
於ける各エミッタ電流値Ｉｅ、、１ｅｚ 、Ｉ ｅｓ
、Ｉ ｅａが該Ｎ型の負性微分特性を有するダイオード
Ｄ電流れる事になる。
流１ｅの特性曲線との各交点Ｐ、、Ｐ、、Ｐ３、Ｐ４に
於ける各エミッタ電流値Ｉｅ、、１ｅｚ 、Ｉ ｅｓ
、Ｉ ｅａが該Ｎ型の負性微分特性を有するダイオード
Ｄ電流れる事になる。
但し、該ダイオードＤの両端の端子間電圧は該トランジ
スタＴｒｉのベース電圧から該トランジスタＴｒｌのし
きい値電圧を差し引いた値となっている。
スタＴｒｉのベース電圧から該トランジスタＴｒｌのし
きい値電圧を差し引いた値となっている。
そこで、上記の各エミッタ電流値Ｉｅ、、Ｉｅｚ、Ｉｅ
ｚ、ｌｅａを第４図に示す該Ｎ型の負性微分特性を有す
るダイオードＤの電圧−電流特性曲線に当てはめて、当
該各エミッタ電流値１ｅ、、Ｉｅｚ、Ｉｅｚ、ＩＯ２が
流れる時のトランジスタＴｒｉのエミッタとダイオード
との接続点Ｓの電圧Ｖｒ、 、Ｖｒ２、Ｖｒ３、Ｖｒａ
を求める事が出来る。
ｚ、ｌｅａを第４図に示す該Ｎ型の負性微分特性を有す
るダイオードＤの電圧−電流特性曲線に当てはめて、当
該各エミッタ電流値１ｅ、、Ｉｅｚ、Ｉｅｚ、ＩＯ２が
流れる時のトランジスタＴｒｉのエミッタとダイオード
との接続点Ｓの電圧Ｖｒ、 、Ｖｒ２、Ｖｒ３、Ｖｒａ
を求める事が出来る。
係る状況から、本発明の第２図の回路に於いては、該ト
ランジスタＴｒｌのエミッタとｉＮ型負性微分特性を有
するダイオードＤとの間にノード部Ｓの出力は、３入力
端子に入力される入力信号の中のＨレベルを持つ入力信
号の数に対応して変化する事が判る。
ランジスタＴｒｌのエミッタとｉＮ型負性微分特性を有
するダイオードＤとの間にノード部Ｓの出力は、３入力
端子に入力される入力信号の中のＨレベルを持つ入力信
号の数に対応して変化する事が判る。
従って、該ノード部Ｓの出力電圧を適宜の識別回路例え
ば第２図の該ノード部Ｓにベースが接続されたトランジ
スタＴｒ２からなる識別回路Ｊによって、該識別回路の
しきい値を上記電圧Ｖｒ２とＶｒ、との間に設定してお
き、入力信号の内、電圧のレベルがＬレベルに有る入力
信号の数が１個以下の時にはＨレベルの信号を該識別回
路Ｊから出力させ、又入力信号の内、電圧のレベルがＨ
レベルに有る入力信号の数が２個以上の時にはＬレベル
の信号を該識別回路Ｊから出力させる様に当該識別回路
Ｊのしきい値Ｖｒｔｈを設定すると、該論理回路は反転
出力の多数決論理回路を構成することになる。
ば第２図の該ノード部Ｓにベースが接続されたトランジ
スタＴｒ２からなる識別回路Ｊによって、該識別回路の
しきい値を上記電圧Ｖｒ２とＶｒ、との間に設定してお
き、入力信号の内、電圧のレベルがＬレベルに有る入力
信号の数が１個以下の時にはＨレベルの信号を該識別回
路Ｊから出力させ、又入力信号の内、電圧のレベルがＨ
レベルに有る入力信号の数が２個以上の時にはＬレベル
の信号を該識別回路Ｊから出力させる様に当該識別回路
Ｊのしきい値Ｖｒｔｈを設定すると、該論理回路は反転
出力の多数決論理回路を構成することになる。
尚、本発明に於いて係る回路に使用される該識別回路Ｊ
は、第２図のものに限定されるものではなく、上記した
ノード部Ｓの出力電圧を上記の様な多数決回路を構成す
る様にしきい値を設定して判断を実行しうる構成を有す
るものであれば如何なる構成の回路、素子を使用する事
が出来る。
は、第２図のものに限定されるものではなく、上記した
ノード部Ｓの出力電圧を上記の様な多数決回路を構成す
る様にしきい値を設定して判断を実行しうる構成を有す
るものであれば如何なる構成の回路、素子を使用する事
が出来る。
本発明に於ける更に他の具体例としては、上記した２つ
の具体例を合体させて、全加算論理回路を構成するもの
である。
の具体例を合体させて、全加算論理回路を構成するもの
である。
第５図は係る技術思想を実現するための回路を示すもの
であり、その機能はそれぞれ上記したものと同一である
。
であり、その機能はそれぞれ上記したものと同一である
。
該論理回路に於いて、能動素子としてのトランジスタＴ
ｒｉにはバイポーラトランジスタで立ち上がり電圧が０
．７Ｖの特性を有するものが使用され、又Ｎ型の負性微
分特性ダイオードＤとしてはＡ Ｉ Ｇ ａ Ａ ｓ
／ Ｇ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ Ａ ｓ共鳴
トンネルダイオードで、その特性として、立ち上がり電
圧が０．２■、ピーク電圧０．６■、ハレー電圧１．０
■、ピーク電流４ｍＡのものが使用さてれいる。
ｒｉにはバイポーラトランジスタで立ち上がり電圧が０
．７Ｖの特性を有するものが使用され、又Ｎ型の負性微
分特性ダイオードＤとしてはＡ Ｉ Ｇ ａ Ａ ｓ
／ Ｇ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ Ａ ｓ共鳴
トンネルダイオードで、その特性として、立ち上がり電
圧が０．２■、ピーク電圧０．６■、ハレー電圧１．０
■、ピーク電流４ｍＡのものが使用さてれいる。
その他、抵抗値は第５図に記載された様なものを使用す
るものである。
るものである。
係る構成により、当該論理回路は排他的論理和を出力０
ＵＴＩから又多数決論理を出力 ０ＬＩＴ２からそれぞ
れ得る事が出来る。
ＵＴＩから又多数決論理を出力 ０ＬＩＴ２からそれぞ
れ得る事が出来る。
尚、本発明に於いては、３入力端子を有する回路につい
て説明してきたが、特にＥＸ−ＮＯＲ回路に於いては、
必ずしも３入力端子を用いなければならない必然性はな
く、３入力以上、複数入力端子を使用することが可能で
ある。
て説明してきたが、特にＥＸ−ＮＯＲ回路に於いては、
必ずしも３入力端子を用いなければならない必然性はな
く、３入力以上、複数入力端子を使用することが可能で
ある。
この場合、Ｎ型負性微分特性を有するダイオードＤを直
列に複数個配列させる事で、上記した作用効果を達成す
る事が出来る。
列に複数個配列させる事で、上記した作用効果を達成す
る事が出来る。
本発明に於いては、上記で説明した様な構成を採用して
いるので、例えば排他的論理和回路はトランジスタ１個
、ダイオード１個で形成しえるものであり、又多数決論
理回路はトランジスタ２個、ダイオード１個で形成する
事が出来る。
いるので、例えば排他的論理和回路はトランジスタ１個
、ダイオード１個で形成しえるものであり、又多数決論
理回路はトランジスタ２個、ダイオード１個で形成する
事が出来る。
更に、本発明に於いて全加算論理回路を構成しようとす
れば、第５図から明らかな様にトランジスタ２個、ダイ
オード１個で形成する事が出来る。
れば、第５図から明らかな様にトランジスタ２個、ダイ
オード１個で形成する事が出来る。
従って、従来の技術に比べて論理回路を形成する為に必
要なトランジスタやダイオード等の構成素子の数を大幅
に少なくする事ができる。
要なトランジスタやダイオード等の構成素子の数を大幅
に少なくする事ができる。
第１図は本発明に係る論理回路の一具体例である排他的
論理和回路の構成例を示すものであり、又本発明の詳細
な説明する図である。 第２図は本発明に係る論理回路の他の具体例である多数
決論理回路の構成例を示す図である。 第３図は本発明に係る論理回路に於ける電圧−電流特性
を示す図である。 第４図は本発明に係るＮ型負性微分特性を有するダイオ
ードの電圧−電流特性を示す図である。 第５図は本発明に係る更に他の具体例である全加算論理
回路の構成例を示す図である。 Ｔｒｉ、Ｔｒ２・・・トランジスタ、 Ｄ・・・Ｎ型負性微分特性を有するダイオード、Ｊ・・
・識別回路、 Ｘ・・・ピーク電流値、 Ｙ・・・バレー電流値、 １、、ｌｔ、１３．１．・・・負荷線、Ｉｅ・・・エミ
ッタ電流の特性曲線、 Ｉｃ・・・コレクタ電流の特性曲線、 Ｐ、、Ｐ２．Ｐ、、Ｐ、・・・エミッタ電流の特性曲線
と負荷線との交点、 Ｖ ｒ、 、Ｖ ｒ、 、Ｖ ｒ３．Ｖ ｒ、−・・ダ
イオードＤのベース電圧。 第１図 、ｊ 本発明の他の具体例を示す図 第２図 本発明の他の具体例を示す図 第５図 本発明にあける電流−電ミ特性曲線を示す２第３７ Ｖｒ＋ｈ 本発明（こおけるＮ型負性微 分特性を有するダイスートの 電流電三特性を示す図 示４凶
論理和回路の構成例を示すものであり、又本発明の詳細
な説明する図である。 第２図は本発明に係る論理回路の他の具体例である多数
決論理回路の構成例を示す図である。 第３図は本発明に係る論理回路に於ける電圧−電流特性
を示す図である。 第４図は本発明に係るＮ型負性微分特性を有するダイオ
ードの電圧−電流特性を示す図である。 第５図は本発明に係る更に他の具体例である全加算論理
回路の構成例を示す図である。 Ｔｒｉ、Ｔｒ２・・・トランジスタ、 Ｄ・・・Ｎ型負性微分特性を有するダイオード、Ｊ・・
・識別回路、 Ｘ・・・ピーク電流値、 Ｙ・・・バレー電流値、 １、、ｌｔ、１３．１．・・・負荷線、Ｉｅ・・・エミ
ッタ電流の特性曲線、 Ｉｃ・・・コレクタ電流の特性曲線、 Ｐ、、Ｐ２．Ｐ、、Ｐ、・・・エミッタ電流の特性曲線
と負荷線との交点、 Ｖ ｒ、 、Ｖ ｒ、 、Ｖ ｒ３．Ｖ ｒ、−・・ダ
イオードＤのベース電圧。 第１図 、ｊ 本発明の他の具体例を示す図 第２図 本発明の他の具体例を示す図 第５図 本発明にあける電流−電ミ特性曲線を示す２第３７ Ｖｒ＋ｈ 本発明（こおけるＮ型負性微 分特性を有するダイスートの 電流電三特性を示す図 示４凶
Claims (1)
- 【特許請求の範囲】 １、３入力端子がベース若しくはゲートに接続されてい
るトランジスタのエミッタ若しくはソースと接地との間
にＮ型の負性微分特性を有するダイオードを介在させる
と共に、 前記３入力端子に入力される入力信号の内、３入力が全
部Ｌレベルであるか、Ｈレベルのものが２個の時は出力
電流があまり流れない様な第１の動作点に、又Ｈレベル
のものが１個又は３個の時は前記第１の動作点よりも出
力電流が多く流れる第２の動作点になるように設定し、
該トランジスタのコレクタ若しくはドレインに設けた出
力端より排他オア若しくは排他ノア出力を得る様にした
事を特徴とする論理回路。 ２、３入力端子がベース若しくはゲートに接続されてい
るトランジスタのエミッタ若しくはソースと接地との間
にＮ型の負性微分特性を有するダイオードを介在させる
と共に、該トランジスタのエミッタと該ダイオードとの
間の出力端部に於ける出力電圧が、前記３入力端子に入
力される入力信号の中のＨレベルを持つ入力信号の数に
対応して変化する様に構成すると共に、該Ｈレベルを有
する入力信号の数がＬレベルを有する入力信号の数より
多い場合と少ない場合のそれぞれの出力電圧が該Ｎ型の
負性微分特性を有するダイオードが持つ電流電圧特性に
於けるピーク電圧値とバレー電圧値との間の所定の電圧
値によって区分される様に調整されており、且つ該出力
端部には、該ピーク電圧値とバレー電圧値との間の所定
の電圧値をしきい値として有する識別回路が接続されて
いる事で多数決論理を得る事を特徴とする論理回路。 ３、３入力端子がベース若しくはゲートに接続されてい
るトランジスタのエミッタ若しくはソースと接地との間
にＮ型の負性微分特性を有するダイオードを介在させる
と共に、 前記３入力端子に入力される入力信号の内、３入力が全
部Ｌレベルであるか、Ｈレベルのものが２個の時は出力
電流があまり流れない様な第１の動作点に、又Ｈレベル
のものが１個又は３個の時は前記第１の動作点よりも出
力電流が多く流れる第２の動作点になるように設定し、
該トランジスタのコレクタ若しくはドレインに設けた出
力端より排他オア若しくは排他ノア出力を得る様に構成
すると共に、該トランジスタのエミッタと該ダイオード
との間の出力端部に於ける出力電圧が、前記３入力端子
に入力される入力信号の中のＨレベルを持つ入力信号の
数に対応して変化する様に構成すると共に、該Ｈレベル
を有する入力信号の数がＬレベルを有する入力信号の数
より多い場合と少ない場合のそれぞれの出力電圧が該Ｎ
型の負性微分特性を有するダイオードが持つ電流電圧特
性に於けるピーク電圧値とバレー電圧値との間の所定の
電圧値によって区分される様に調整されており、且つ該
出力端部には、該ピーク電圧値とバレー電圧値との間の
所定の電圧値をしきい値として有する識別回路を接続し
た事で多数決論理を得る事を特徴とする全加算論理回路
。 ４、該トランジスタとして、バイポーラトランジスタを
使用する事を特徴とする請求項１乃至３のいずれかに記
載の論理回路。 ５、該トランジスタとして、電界効果トランジスタ（Ｆ
ＥＴ）を使用する事を特徴とする請求項１乃至３のいず
れかに記載の論理回路。 ６、該トランジスタとして、静電誘導トランジスタ（Ｓ
ＩＴ）を使用する事を特徴とする請求項１乃至３のいず
れかに記載の論理回路。 ７、該Ｎ型負性微分特性を有するダイオードとして、共
鳴トンネルダイオードを使用する事を特徴とする請求項
１乃至３のいずれかに記載の論理回路。 ８、該Ｎ型負性微分特性を有するダイオードとして、エ
サキダイオードを使用する事を特徴とする請求項１乃至
３のいずれかに記載の論理回路。 ９、該Ｎ型負性微分特性を有するダイオードとして、実
空間遷移型負性抵抗素子を使用する事を特徴とする請求
項１乃至３のいずれかに記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314088A JPH04186923A (ja) | 1990-11-21 | 1990-11-21 | 論理回路 |
| US07/795,472 US5281871A (en) | 1990-11-21 | 1991-11-21 | Majority logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314088A JPH04186923A (ja) | 1990-11-21 | 1990-11-21 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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