JPH04188719A - 選択埋込み成長法 - Google Patents
選択埋込み成長法Info
- Publication number
- JPH04188719A JPH04188719A JP31833490A JP31833490A JPH04188719A JP H04188719 A JPH04188719 A JP H04188719A JP 31833490 A JP31833490 A JP 31833490A JP 31833490 A JP31833490 A JP 31833490A JP H04188719 A JPH04188719 A JP H04188719A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- mesa
- layer
- buried
- grown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は光デバイスと電子デバイスを同一基板に集積
した光電子集積回路（○ＥＩＣ）等を作製する選択埋込
み成長法に関するものである。
した光電子集積回路（○ＥＩＣ）等を作製する選択埋込
み成長法に関するものである。
半導体レーザやフォトダイオードといった光デバイスと
電子デバイスを同一基板に集積した０ＥＩＣは、その作
製上の問題からウェハの平坦化か要求されている。その
ため、光デバイスは基板内に埋め込まれた構造となるこ
とか多い。その際に用いられる結晶成長技術か選択埋込
成長法である。
電子デバイスを同一基板に集積した０ＥＩＣは、その作
製上の問題からウェハの平坦化か要求されている。その
ため、光デバイスは基板内に埋め込まれた構造となるこ
とか多い。その際に用いられる結晶成長技術か選択埋込
成長法である。
第４図は従来の選択成長及び平坦化の手順を示す図てあ
り、図において、１はＧａＡｓ半導体基板、２はＳｉＮ
等の選択成長マスク、３は埋込み成長層、５は多結晶、
６はレジスト、７は順メサ溝である。
り、図において、１はＧａＡｓ半導体基板、２はＳｉＮ
等の選択成長マスク、３は埋込み成長層、５は多結晶、
６はレジスト、７は順メサ溝である。
次に工程について説明する。
まずＧａＡｓ基板ｌ上に選択マスク２を形成する。この
とき選択マスク２は熱ＣＶＤのＳｉＮ膜。
とき選択マスク２は熱ＣＶＤのＳｉＮ膜。
プラズマＣＶＤのＳｉＮ膜等の誘電体膜であることか多
い。選択成長を行う部分の膜を除去し窓を開ける。そし
てＧａＡｓ基板１をエツチングしてメサ形成を行い、第
４図（ａ）に示すように、埋込み領域であるメサ溝７を
形成する。このメサ領域内に半導体レーザに必要なエピ
タキシャル層を成長し、溝内部に半導体レーザか形成さ
れるわけである。この際のメサ形状は順メサあるいは逆
メサ形状にされる。本説明では順メサの場合で説明する
。
い。選択成長を行う部分の膜を除去し窓を開ける。そし
てＧａＡｓ基板１をエツチングしてメサ形成を行い、第
４図（ａ）に示すように、埋込み領域であるメサ溝７を
形成する。このメサ領域内に半導体レーザに必要なエピ
タキシャル層を成長し、溝内部に半導体レーザか形成さ
れるわけである。この際のメサ形状は順メサあるいは逆
メサ形状にされる。本説明では順メサの場合で説明する
。
次に基板全面にＭＯＣＶＤ法等により所望のエピタキシ
ャル層４を成長させる。このとき溝内部では単結晶の層
か成長されるか、選択マスク上では多結晶５となる。順
メサでの埋込み成長層４は溝の端部て盛り上かった状態
になり、この盛り上がりかウェハの平坦化を困難にして
いる。
ャル層４を成長させる。このとき溝内部では単結晶の層
か成長されるか、選択マスク上では多結晶５となる。順
メサでの埋込み成長層４は溝の端部て盛り上かった状態
になり、この盛り上がりかウェハの平坦化を困難にして
いる。
次に平坦化の手順を示す。選択マスク２上の多結晶５を
除去するために必要とされる単結晶４上を第４図（ｂ）
に示すように、レジスト６で覆い、レジスト６をマスク
としてウェットエツチングにより多結晶５を除去する。
除去するために必要とされる単結晶４上を第４図（ｂ）
に示すように、レジスト６で覆い、レジスト６をマスク
としてウェットエツチングにより多結晶５を除去する。
この際、溝端のエピタキシャル層か著しく盛り上がって
いるため、レジストのカバレッジか不十分になり多結晶
５除去の際エツチング液かしみ込み、必要とされる溝端
の層かエツチングされる不都合な状況か生じやすい。
いるため、レジストのカバレッジか不十分になり多結晶
５除去の際エツチング液かしみ込み、必要とされる溝端
の層かエツチングされる不都合な状況か生じやすい。
多結晶除去か終わるとレジスト６を除去し選択マスク２
を除去し、ウェハ表面全体をラッピングし溝端の盛り上
かり部分を削り第４図（Ｃ）に示すような平坦なウェハ
を得る。
を除去し、ウェハ表面全体をラッピングし溝端の盛り上
かり部分を削り第４図（Ｃ）に示すような平坦なウェハ
を得る。
以上では順メサ溝での選択埋込み成長について説明した
が、次に逆メサ溝の場合について説明する。第５図は逆
メサ溝８に選択埋込成長したウェハの断面図を示す。逆
メサの場合は順メサの場合と異なり、溝端部での埋込層
５の盛り上がりはほとんとないか、第５図に示すように
溝端て埋込層４に空洞９か生じやすいのか特徴である。
が、次に逆メサ溝の場合について説明する。第５図は逆
メサ溝８に選択埋込成長したウェハの断面図を示す。逆
メサの場合は順メサの場合と異なり、溝端部での埋込層
５の盛り上がりはほとんとないか、第５図に示すように
溝端て埋込層４に空洞９か生じやすいのか特徴である。
平坦化の工程は上記順メサの場合と同様になされる。
従来の選択埋込み成長法は以上のように、順メサあるい
は逆メサ形状の溝に埋込み成長を行っていた。順メサ形
状の場合には溝端での埋込層の盛り上がりか著しく多結
晶除去のため埋込み層上にレジストで覆った際、盛り上
がりのためレジストのカバレッジか悪く、デバイス作製
に必要とされる埋込み層がエツチングされるという問題
点かあった。また溝端での盛り上がりか激しいため、盛
り上がりをラッピングによって削る工程の際、均一に削
ることか難しく平坦化にする工程を著しく阻害していた
。
は逆メサ形状の溝に埋込み成長を行っていた。順メサ形
状の場合には溝端での埋込層の盛り上がりか著しく多結
晶除去のため埋込み層上にレジストで覆った際、盛り上
がりのためレジストのカバレッジか悪く、デバイス作製
に必要とされる埋込み層がエツチングされるという問題
点かあった。また溝端での盛り上がりか激しいため、盛
り上がりをラッピングによって削る工程の際、均一に削
ることか難しく平坦化にする工程を著しく阻害していた
。
また、逆メサの場合は比較的平坦な埋込層か得られるが
、溝端で空洞か生じやすくウェハプロセスの際この空洞
にレジストかたまりやすく、ＩＣの製造を不可能にして
しまい歩留りを低下させてしまうという問題点があった
。
、溝端で空洞か生じやすくウェハプロセスの際この空洞
にレジストかたまりやすく、ＩＣの製造を不可能にして
しまい歩留りを低下させてしまうという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、埋込み成長された層の溝端での盛り上がりか
少なく、かつ溝端での空洞が生じない平坦な埋込層か得
られ、ウェハの平坦化か容易に行え、歩留りを上げるこ
とを目的とする。
たもので、埋込み成長された層の溝端での盛り上がりか
少なく、かつ溝端での空洞が生じない平坦な埋込層か得
られ、ウェハの平坦化か容易に行え、歩留りを上げるこ
とを目的とする。
この発明に係る選択埋込み成長法は、（１００）を主面
とする半導体基板の上記主面内に（００１）面あるいは
（ＯＩ Ｏ）面を側壁とする溝を形成し、前記溝内に選
択的にエピタキシャル層を埋込み成長したものである。
とする半導体基板の上記主面内に（００１）面あるいは
（ＯＩ Ｏ）面を側壁とする溝を形成し、前記溝内に選
択的にエピタキシャル層を埋込み成長したものである。
本発明においては、（１００）面内に形成された（００
１）面あるいは（０１０）面を側壁とする溝内に結晶成
長するようにしたから、（００１）面あるいは（０１０
）面は（１００）面と直交関係にあるため、溝内部に埋
込成長されたエピタキシャル層は溝の端部て著しく盛り
上がることなく、かつ空洞の生じない平坦な埋込層が得
られる。
１）面あるいは（０１０）面を側壁とする溝内に結晶成
長するようにしたから、（００１）面あるいは（０１０
）面は（１００）面と直交関係にあるため、溝内部に埋
込成長されたエピタキシャル層は溝の端部て著しく盛り
上がることなく、かつ空洞の生じない平坦な埋込層が得
られる。
以下、この発明の一実施例を図について説明する。
第１図は順メサあるいは逆メサ方位と４５°ずれた方位
のメサ（以下４５°メサと称する）に選択埋込成長した
ウェハの断面図を示す。図において、１は（１００）面
を主面とする半導体基板、２はＳｉＮ等の選択成長マス
ク、３は４５°メサ、４は埋込層である。
のメサ（以下４５°メサと称する）に選択埋込成長した
ウェハの断面図を示す。図において、１は（１００）面
を主面とする半導体基板、２はＳｉＮ等の選択成長マス
ク、３は４５°メサ、４は埋込層である。
図に示すように４５°メサ３に埋込成長された層４は溝
端での盛り上がりかなく、空洞もできない平坦な層か得
られる。
端での盛り上がりかなく、空洞もできない平坦な層か得
られる。
次に選択成長ならびに平坦化の実施例について第２図を
用いて説明する。まずＧａＡｓ基板１上にＳｉＮ膜、Ｓ
１０□膜等誘電体膜を形成する。
用いて説明する。まずＧａＡｓ基板１上にＳｉＮ膜、Ｓ
１０□膜等誘電体膜を形成する。
フォトリソグラフィ技術によって順メサあるいは逆メサ
方位と４５°の角度をなすストライプ状のパターンをつ
くり、メサを形成する部分の膜を除去し選択マスク２を
形成し、ウェットエツチングにより第２図（ａ）に示す
ように、４５°メサ３を形成する。
方位と４５°の角度をなすストライプ状のパターンをつ
くり、メサを形成する部分の膜を除去し選択マスク２を
形成し、ウェットエツチングにより第２図（ａ）に示す
ように、４５°メサ３を形成する。
次にＭＯＣＶＤ法により所望のエピタキシャル層４を成
長させる。このとき選択マスク２上には多結晶５が形成
される。そして多結晶５を除去するために第２図（ｂ）
に示すように、溝を覆うようにレジスト６でカバーしウ
ェットエツチングにより多結晶５を除去する。この際、
埋込層４は比較的平坦であるので、順メサ溝の場合のよ
うに溝端で埋込層かエツチング液によってエツチングさ
れる心配はない。
長させる。このとき選択マスク２上には多結晶５が形成
される。そして多結晶５を除去するために第２図（ｂ）
に示すように、溝を覆うようにレジスト６でカバーしウ
ェットエツチングにより多結晶５を除去する。この際、
埋込層４は比較的平坦であるので、順メサ溝の場合のよ
うに溝端で埋込層かエツチング液によってエツチングさ
れる心配はない。
次にレジスト６ならびに選択マスク２を除去し、ウェハ
表面をラッピングすることによって第２図（Ｃ）に示す
ような平坦な表面を得る。
表面をラッピングすることによって第２図（Ｃ）に示す
ような平坦な表面を得る。
次に、本発明の応用例を第３図について説明する。第３
図は基板内に島状に選択埋込成長されたウェハの上面図
である。島状に埋込みされた層４は本発明による４５°
メサからなる溝に埋め込まれている。従来技術でこのよ
うにな島状の埋込成長を行うと、溝形状か順メサ面と逆
メサ面を持つため溝端で激しい盛り上がりか生じたり、
空洞か生じたりして島状の埋込か困難てあった。しかし
、本発明による４５°メサて形成した溝に埋込成長を行
えば平坦で空洞の生しない良好の埋込層が得られる。
図は基板内に島状に選択埋込成長されたウェハの上面図
である。島状に埋込みされた層４は本発明による４５°
メサからなる溝に埋め込まれている。従来技術でこのよ
うにな島状の埋込成長を行うと、溝形状か順メサ面と逆
メサ面を持つため溝端で激しい盛り上がりか生じたり、
空洞か生じたりして島状の埋込か困難てあった。しかし
、本発明による４５°メサて形成した溝に埋込成長を行
えば平坦で空洞の生しない良好の埋込層が得られる。
以上のように本発明によれば、順メサあるいは逆メサ面
に対して４５°傾けた溝内に選択埋込み成長を行うよう
にしたから、溝端部で埋込層の盛り上がりか少ない平坦
な層か得られ、かつ空洞の生じない良好な層が得られる
。従って平坦化にする工程か容易に精度よく行うことか
でき、歩留りも向上する効果がある。
に対して４５°傾けた溝内に選択埋込み成長を行うよう
にしたから、溝端部で埋込層の盛り上がりか少ない平坦
な層か得られ、かつ空洞の生じない良好な層が得られる
。従って平坦化にする工程か容易に精度よく行うことか
でき、歩留りも向上する効果がある。
第１図は本発明の一実施例による選択埋込み成長法によ
り埋込み成長されたウェハの断面図、第２図は本発明の
一実施例による選択埋込み成長法におけるウェハの平坦
化工程を示す図、第３図は本発明の応用例を示すウェハ
内に島状に埋込み成長されたウェハの上面図、第４図及
び第５図は従来の選択埋込み成長法ならびにウェハの平
坦化工程を示す断面図である。 図において、１は半導体基板、２は選択成長マスク、３
は４５°メサ、４は埋込み成長層、５は多結晶、６はレ
ジストである。 なお図中同一符号は同−又は相当部分を示す。
り埋込み成長されたウェハの断面図、第２図は本発明の
一実施例による選択埋込み成長法におけるウェハの平坦
化工程を示す図、第３図は本発明の応用例を示すウェハ
内に島状に埋込み成長されたウェハの上面図、第４図及
び第５図は従来の選択埋込み成長法ならびにウェハの平
坦化工程を示す断面図である。 図において、１は半導体基板、２は選択成長マスク、３
は４５°メサ、４は埋込み成長層、５は多結晶、６はレ
ジストである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 （１）基板に設けられた凹部内に結晶成長層を形成する
選択埋込み成長法において、 （１００）面を主面とする半導体基板の上記主面内に（
００１）面あるいは（０１０）面を側壁とする溝を形成
する工程と、 前記溝内に選択的にエピタキシャル層を成長する工程と
を含むことを特徴とする選択埋込み成長法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31833490A JPH04188719A (ja) | 1990-11-21 | 1990-11-21 | 選択埋込み成長法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31833490A JPH04188719A (ja) | 1990-11-21 | 1990-11-21 | 選択埋込み成長法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188719A true JPH04188719A (ja) | 1992-07-07 |
Family
ID=18098007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31833490A Pending JPH04188719A (ja) | 1990-11-21 | 1990-11-21 | 選択埋込み成長法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018515904A (ja) * | 2015-05-22 | 2018-06-14 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | エピタキシャル成長中に形成された核を除去するための方法 |
| JP2022120811A (ja) * | 2021-02-05 | 2022-08-18 | 株式会社Sumco | ゲルマニウム半導体装置の製造方法及びゲルマニウム半導体装置 |
-
1990
- 1990-11-21 JP JP31833490A patent/JPH04188719A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018515904A (ja) * | 2015-05-22 | 2018-06-14 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | エピタキシャル成長中に形成された核を除去するための方法 |
| JP2022120811A (ja) * | 2021-02-05 | 2022-08-18 | 株式会社Sumco | ゲルマニウム半導体装置の製造方法及びゲルマニウム半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20020080743A (ko) | 반도체 기판 제조방법 | |
| US5681776A (en) | Planar selective field oxide isolation process using SEG/ELO | |
| CN113471078A (zh) | 一种sgt-mosfet及其制造方法 | |
| KR100353174B1 (ko) | 절연체 상 실리콘 기판 제조 방법 | |
| JPH04188719A (ja) | 選択埋込み成長法 | |
| JP2001351865A (ja) | 半導体装置の製造方法 | |
| JP3011167B2 (ja) | 半導体光検出器及びその製造方法 | |
| KR20100085875A (ko) | 저결함 밀도를 가지는 에피택셜 구조 및 그 제조 방법 | |
| JPH04165672A (ja) | 埋込み型光電子集積素子の製造方法 | |
| US20060145288A1 (en) | Method of forming shallow trench isolation of semiconductor device | |
| KR20230065666A (ko) | 언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법 | |
| JP3680521B2 (ja) | 半導体装置の製造方法 | |
| KR100325608B1 (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR100566304B1 (ko) | 반도체 소자의 트렌치형 소자 분리막 형성방법 | |
| KR100672760B1 (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
| JPH0194690A (ja) | 埋め込み型半導体レーザ素子の製造方法 | |
| JP2752535B2 (ja) | 半導体レーザ装置及びその製造方法 | |
| JPH04151838A (ja) | 半導体装置の製造方法 | |
| KR0130610B1 (ko) | GaAs/AlGaAs기판을 이용한 양자세선 제작방법 | |
| JP3343008B2 (ja) | 半導体レーザの製造方法 | |
| KR100979715B1 (ko) | 반도체 소자의 활성 영역 형성 방법 | |
| JPH04263454A (ja) | 半導体集積回路装置 | |
| KR960015595B1 (ko) | 반도체 장치의 소자격리 방법 | |
| EP0502663A2 (en) | Semiconductor device processing method providing isolation regions in a semi-conductor substrate | |
| JPS62120017A (ja) | 半導体装置の製造方法 |