JPH04192173A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04192173A JPH04192173A JP2320830A JP32083090A JPH04192173A JP H04192173 A JPH04192173 A JP H04192173A JP 2320830 A JP2320830 A JP 2320830A JP 32083090 A JP32083090 A JP 32083090A JP H04192173 A JPH04192173 A JP H04192173A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶装置に係り、特に、強誘電体をゲー
ト絶縁膜に用いた電界効果トランジスタを、メモリセル
として用いた半導体記憶装置に関する。
ト絶縁膜に用いた電界効果トランジスタを、メモリセル
として用いた半導体記憶装置に関する。
（従来技術）
従来から、大容量の半導体記憶装置としてダイナミック
型ランダムアクセスメモリ（以下、ＤＲＡＭと略する）
が知られている。ＤＲＡＭでは１個のトランジスタと１
個の容量素子のみで１ビツトのメモリセルが構成される
ために高集積化、大容量化が可能である。
型ランダムアクセスメモリ（以下、ＤＲＡＭと略する）
が知られている。ＤＲＡＭでは１個のトランジスタと１
個の容量素子のみで１ビツトのメモリセルが構成される
ために高集積化、大容量化が可能である。
また、他の半導体記憶装置と同様に、機械的な可動部が
無いため、磁気記憶装置や光デイスク装置などの可動部
を有する記憶媒体に比べて動作速度が速いという利点を
有している。
無いため、磁気記憶装置や光デイスク装置などの可動部
を有する記憶媒体に比べて動作速度が速いという利点を
有している。
ＤＲＡＭをさらに大容量化し、ビットコストを低減する
ためには、素子の加工寸法を微細化してメモリセルの占
める面積を縮小することが有効である。しかし、そのた
めには高度な製造装置と製造技術が必要とされるので、
加工寸法の微細化にともなって開発コストや製造コスト
が増大し、歩留低下などの新たな問題を引き起こしてし
まう。
ためには、素子の加工寸法を微細化してメモリセルの占
める面積を縮小することが有効である。しかし、そのた
めには高度な製造装置と製造技術が必要とされるので、
加工寸法の微細化にともなって開発コストや製造コスト
が増大し、歩留低下などの新たな問題を引き起こしてし
まう。
また、ＤＲＡＭは揮発性であるために電力を取り除くと
記憶情報が失われてしまう。したがって、記憶保持のた
めには電力を常に供給しておかなければならず、使用範
囲が限定されてしまうという問題があった。
記憶情報が失われてしまう。したがって、記憶保持のた
めには電力を常に供給しておかなければならず、使用範
囲が限定されてしまうという問題があった。
これらの問題を解決するために、米国特許第３８３２７
００号明細書、特開昭５１−２７４号公報、特開昭５１
−２１７９０号公報などでは、第７図に示したような、
ゲート絶縁膜に強誘電体を用い、ゲート絶縁膜の電気分
極作用によって情報を蓄積することの可能な強誘電体ゲ
ートＦＥＴ（以下、ＭＦＳＦＥＴ）をメモリセルとして
用いることが提案されている。
００号明細書、特開昭５１−２７４号公報、特開昭５１
−２１７９０号公報などでは、第７図に示したような、
ゲート絶縁膜に強誘電体を用い、ゲート絶縁膜の電気分
極作用によって情報を蓄積することの可能な強誘電体ゲ
ートＦＥＴ（以下、ＭＦＳＦＥＴ）をメモリセルとして
用いることが提案されている。
第７図において、Ｐ基板１０内のＰウェル表面にはｎ
ソース／ドレイン１３．１４が形成され、チャネル領域
上には強誘電体膜１１を介してゲート電極１２が形成さ
れている。
ソース／ドレイン１３．１４が形成され、チャネル領域
上には強誘電体膜１１を介してゲート電極１２が形成さ
れている。
第８図は、強誘電体膜１１の分極Ｐと印加電界Ｅとの関
係を示した図であり、強誘電体がこのようなヒステリシ
ス特性を有することは周知である。
係を示した図であり、強誘電体がこのようなヒステリシ
ス特性を有することは周知である。
すなわち、正方向に印加電界を増大していくと分極が増
大し、やがて電界Ｂで飽和する。その後、印加電界を弱
めて零としても分極は零にはならず、残留電気分極Ｐ（
０）を有する。
大し、やがて電界Ｂで飽和する。その後、印加電界を弱
めて零としても分極は零にはならず、残留電気分極Ｐ（
０）を有する。
次いで、逆方向に印加電界を増大していくと、保持電界
Ｃの値に達したときに分極が零になり、さらに印加電界
を増大していくと、電界りで逆方向の分極が飽和する。
Ｃの値に達したときに分極が零になり、さらに印加電界
を増大していくと、電界りで逆方向の分極が飽和する。
その後、逆方向の印加電界を弱めて零としても分極は零
にはならず、残留電気分極Ｐ（１）を有する。次いで、
正方向に印加電界を増大していくと、保持電界Ａの値に
達したときに分極が零になる。
にはならず、残留電気分極Ｐ（１）を有する。次いで、
正方向に印加電界を増大していくと、保持電界Ａの値に
達したときに分極が零になる。
したがって、強誘電体膜をゲート絶縁膜とするＭＦＳＦ
ＥＴに対するデータの書き込みは、強誘電体の残留電気
分極を所定の向きに設定することによって可能になる。
ＥＴに対するデータの書き込みは、強誘電体の残留電気
分極を所定の向きに設定することによって可能になる。
第９図はＭＦＳＦＥＴの動作を説明するための図であり
、ＭＦＳＦＥＴを構成する前記ゲート電極１２、強誘電
体膜１１、および基板１０のエネルギ帯を模式的に表し
ている。
、ＭＦＳＦＥＴを構成する前記ゲート電極１２、強誘電
体膜１１、および基板１０のエネルギ帯を模式的に表し
ている。
同図（ａ）に示したように、ゲート電極１２から基板１
０へ向かう方向に電界Ｅｌを一度印加すると、以後は基
板およびゲート電極を接地電位としても残留電気分極Ｐ
（０）によってチャネル領域に電子９０が集中する。
０へ向かう方向に電界Ｅｌを一度印加すると、以後は基
板およびゲート電極を接地電位としても残留電気分極Ｐ
（０）によってチャネル領域に電子９０が集中する。
その結果、当該ＦＥＴは、ゲート電圧が印加されていな
い状態でもソース／ドレイン１３．１４が電気的に接続
されて電流が流れるデプリーション型のＦＥＴとして機
能する。
い状態でもソース／ドレイン１３．１４が電気的に接続
されて電流が流れるデプリーション型のＦＥＴとして機
能する。
一方、同図（ｂ）に示したように、基板からゲート電極
へ向かう方向に電界Ｅ２を一度設定すると、以後は基板
およびゲート電極を接地電位としても残留電気分極Ｐ
（１）によってチャネルに正孔９１が集中する。
へ向かう方向に電界Ｅ２を一度設定すると、以後は基板
およびゲート電極を接地電位としても残留電気分極Ｐ
（１）によってチャネルに正孔９１が集中する。
その結果、当該ＦＥＴは、ゲート電圧が印加されていな
い状態ではソース／ドレイン１３．１４が電気的に絶縁
されて電流が流れないエンハンス型のＦＥＴとして機能
する。
い状態ではソース／ドレイン１３．１４が電気的に絶縁
されて電流が流れないエンハンス型のＦＥＴとして機能
する。
第１０図は、ＭＦＳＦＥＴがデプリーション型として機
能した場合およびエンハンス型として機能した場合のソ
ース・ドレイン電流１ｄとゲート電圧Ｖｇとの関係を示
した図である。
能した場合およびエンハンス型として機能した場合のソ
ース・ドレイン電流１ｄとゲート電圧Ｖｇとの関係を示
した図である。
以上のような特性を利用して、データの書き込みは、ゲ
ート電極１２と基板１０との間に所定の向きの電圧を印
加して残留電気分極の向きを設定することにより、その
機能をデプリーション型またはエンハンス型にすること
によって行われ、データの読み出しは、ソース／ドレイ
ン１３．１４間の導通、非導通によって判定することが
できる。
ート電極１２と基板１０との間に所定の向きの電圧を印
加して残留電気分極の向きを設定することにより、その
機能をデプリーション型またはエンハンス型にすること
によって行われ、データの読み出しは、ソース／ドレイ
ン１３．１４間の導通、非導通によって判定することが
できる。
（発明が解決しようとする課８）
上記した従来技術では、ＭＦＳＦＥＴ単体の動作につい
て論じられるだけで、当該ＭＦＳＦＥＴを集積化して記
憶装置を構成する際の、各ＭＦＳＦＥＴ間の接続方法や
、データの読み出し、書き込み方法が具体化されておら
ず、ＭＦＳＦＥＴを用いた半導体記憶装置の具体的な構
成が提案されていなかった。
て論じられるだけで、当該ＭＦＳＦＥＴを集積化して記
憶装置を構成する際の、各ＭＦＳＦＥＴ間の接続方法や
、データの読み出し、書き込み方法が具体化されておら
ず、ＭＦＳＦＥＴを用いた半導体記憶装置の具体的な構
成が提案されていなかった。
本発明の目的は、ＭＦＳＦＥＴを用いた半導体記憶装置
の具体的な構成を提供することにある。
の具体的な構成を提供することにある。
（課題を解決するための手段）
上記した目的を達成するために、本発明では、ＭＦＳＦ
ＥＴを行列状に配置してなる半導体記憶装置において、
各行のＭＦＳＦＥＴのゲート電極を共通接続するワード
ライン群と、各行のＭＦＳＦＥＴのソース／ドレインの
一方を共通接続するビットライン群と、各列のＭＰＳＦ
ＥＴのソース／ドレインの他方を共通接続すると共に各
ＭＦＳＦＥＴにウェル電位を供給するプレートライン群
とを具備し、 読み出し時には、読み比し対象のＭＦＳＦＥＴに接続さ
れたワードラインおよびプレートラインを“Ｈ”レベル
とし、そのときのビットラインの電位を検出するように
した。
ＥＴを行列状に配置してなる半導体記憶装置において、
各行のＭＦＳＦＥＴのゲート電極を共通接続するワード
ライン群と、各行のＭＦＳＦＥＴのソース／ドレインの
一方を共通接続するビットライン群と、各列のＭＰＳＦ
ＥＴのソース／ドレインの他方を共通接続すると共に各
ＭＦＳＦＥＴにウェル電位を供給するプレートライン群
とを具備し、 読み出し時には、読み比し対象のＭＦＳＦＥＴに接続さ
れたワードラインおよびプレートラインを“Ｈ”レベル
とし、そのときのビットラインの電位を検出するように
した。
書き込み時には、書き込みデータに応じてワードライン
およびプレートラインの一方を“Ｈ°レベル、他方を“
Ｌ”レベルとするようにした。
およびプレートラインの一方を“Ｈ°レベル、他方を“
Ｌ”レベルとするようにした。
（作用）
例えばデータとして１＃を書き込む場合には、ワードラ
インを“Ｈ”レベル、プレートラインを“Ｌ”レベルと
する。この結果、前記した残留電気分極Ｐ（０）が生じ
、ＭＦＳＦＥＴはゲート電圧がＯｖでも導通状態となる
デプリーション型のトランジスタとして機能するように
なる。
インを“Ｈ”レベル、プレートラインを“Ｌ”レベルと
する。この結果、前記した残留電気分極Ｐ（０）が生じ
、ＭＦＳＦＥＴはゲート電圧がＯｖでも導通状態となる
デプリーション型のトランジスタとして機能するように
なる。
また、データとして“０”を書き込む場合には、ワード
ラインをａＬｍレベル、プレートラインをＨ“レベルと
する。この結果、前記した残留電気分極Ｐ（１）カ生じ
、ＭＦ Ｓ Ｆ ＥＴハケ−）電圧がＯＶでは導通状態
とならないエンハンス型のトランジスタとして機能する
ようになる。
ラインをａＬｍレベル、プレートラインをＨ“レベルと
する。この結果、前記した残留電気分極Ｐ（１）カ生じ
、ＭＦ Ｓ Ｆ ＥＴハケ−）電圧がＯＶでは導通状態
とならないエンハンス型のトランジスタとして機能する
ようになる。
一方、書き込まれた情報を読み出す場合に、ワードライ
ンおよびプレートラインを°Ｈ”レベルにすると、デー
タとして“１°が書き込まれている場合にはＭＦ Ｓ
Ｆ ＥＴがデプリーション型のトランジスタとして機能
するので、ビットラインの電位は“Ｈ＃レベルとなる。
ンおよびプレートラインを°Ｈ”レベルにすると、デー
タとして“１°が書き込まれている場合にはＭＦ Ｓ
Ｆ ＥＴがデプリーション型のトランジスタとして機能
するので、ビットラインの電位は“Ｈ＃レベルとなる。
また、データとして０“が書き込まれているとＭＦＳＦ
ＥＴはエンハンス型のトランジスタとして機能するので
、ビットラインの電位は“Ｌ”レベルとなる。
ＥＴはエンハンス型のトランジスタとして機能するので
、ビットラインの電位は“Ｌ”レベルとなる。
（実施例）
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の記憶装置の１セルの構成を示した回路
図、第２図は第１図の記憶セルを０行ｍ列状に多数配置
した場合の各セル間の接続方法を示した回路図である。
図、第２図は第１図の記憶セルを０行ｍ列状に多数配置
した場合の各セル間の接続方法を示した回路図である。
第１図において、ＭＦＳＦＥＴＩのゲート電極１２はワ
ードライン（以下、ＷＬと略する）に接続されている。
ードライン（以下、ＷＬと略する）に接続されている。
一方のソース／ドレイン１３はプレートライン（以下、
ＰＬと略する）に接続され、他方のソース／ドレイン１
４はビットライン（以下、ＢＬと略する）に接続されて
いる。
ＰＬと略する）に接続され、他方のソース／ドレイン１
４はビットライン（以下、ＢＬと略する）に接続されて
いる。
ＭＦＳＦＥＴＩの基板電位（ウェル電位）はＰＬの電位
と同電位となっている。
と同電位となっている。
また、第２図においてＷＬＩ、ＷＬ２１．・・ＷＬｎの
一端はＷＬデコーダφドライバ２１に接続され、ＰＬＩ
、ＰＬ２、・・・、ＰＬｍの一端はＰＬデコーダ・ドラ
イバ２２に接続され、ＢＬＩ、ＢＬ２、・・・、ＢＬｎ
の一端は、センスアンプ（以下、ＳＡと略する）２３ａ
、２３ｂ、・・・に接続されている。
一端はＷＬデコーダφドライバ２１に接続され、ＰＬＩ
、ＰＬ２、・・・、ＰＬｍの一端はＰＬデコーダ・ドラ
イバ２２に接続され、ＢＬＩ、ＢＬ２、・・・、ＢＬｎ
の一端は、センスアンプ（以下、ＳＡと略する）２３ａ
、２３ｂ、・・・に接続されている。
ＳＡは、プリチャージされている２種類の人力信号を比
較し、レベルの低い信号はより低く、レベルの高い信号
はより高くなるように増幅して出力する。したがって、
基準信号と検出信号とをＳＡに人力すれば、検出信号が
基準信号との大小関係に応じて２値化されるので、検出
信号の大小判定が容易に行えるようになる。
較し、レベルの低い信号はより低く、レベルの高い信号
はより高くなるように増幅して出力する。したがって、
基準信号と検出信号とをＳＡに人力すれば、検出信号が
基準信号との大小関係に応じて２値化されるので、検出
信号の大小判定が容易に行えるようになる。
第３図は当該記憶装置の読み出し動作のタイミングチャ
ートである。
ートである。
例えば、第２図のＭＦＳＦＥＴＩＡの記憶情報を読み出
す場合、初めにＢＬＩの電位をＯＶとし、次いで５Ａ２
３ａに接続された基準ラインＲＬＩの基準電位をＶｃｃ
（電源電位）／２にプリチャージする。
す場合、初めにＢＬＩの電位をＯＶとし、次いで５Ａ２
３ａに接続された基準ラインＲＬＩの基準電位をＶｃｃ
（電源電位）／２にプリチャージする。
次いで、ＭＦ Ｓ Ｆ ＥＴ Ｉ Ａの導通状態を判定
するためにＰＬＩの電位をＶＣＣとするが、このとき、
ＭＦＳＦＥＴＩＡのゲートと基板との電位差によってデ
ータが書き替えられてしまわないように、ＷＬｌの電位
もＶＣＣとしてゲートと基板との電位差をなくする。
するためにＰＬＩの電位をＶＣＣとするが、このとき、
ＭＦＳＦＥＴＩＡのゲートと基板との電位差によってデ
ータが書き替えられてしまわないように、ＷＬｌの電位
もＶＣＣとしてゲートと基板との電位差をなくする。
また、ＰＬＩおよびＷＬＩ以外のＰＬ２〜ＰＬｍおよび
ＷＬ２〜ＷＬｎはフローティング状態とする。
ＷＬ２〜ＷＬｎはフローティング状態とする。
この結果、ＭＦＳＦＥＴＩＡに“１°が記憶されている
、すなわちＭＦＳＦＥＴＩＡがデプリーション型として
機能していると、ＢＬｌの電位が実線で示したように徐
々に上昇し、やがて基準電位Ｖｃｃ／２よりも高くなる
ので、ここでＳＡ２３ ａをオン状態にすると、ＢＬＩ
の電位が５Ｖ、ＲＬＩの電位が実線で示したようにＯｖ
となる。
、すなわちＭＦＳＦＥＴＩＡがデプリーション型として
機能していると、ＢＬｌの電位が実線で示したように徐
々に上昇し、やがて基準電位Ｖｃｃ／２よりも高くなる
ので、ここでＳＡ２３ ａをオン状態にすると、ＢＬＩ
の電位が５Ｖ、ＲＬＩの電位が実線で示したようにＯｖ
となる。
一方、ＭＦＳＦＥＴＩＡに“０”が記憶されている、す
なわちＭＦＳＦＥＴＩＡがエンハンス型として機能して
いると、ＢＬＩの電位は点線で示したようにＯｖのまま
であり、５Ａ２３ｂをオン状態にすると、ＢＬＩの電位
がＯＶ、ＲＬの電位が点線で示したように５Ｖとなる。
なわちＭＦＳＦＥＴＩＡがエンハンス型として機能して
いると、ＢＬＩの電位は点線で示したようにＯｖのまま
であり、５Ａ２３ｂをオン状態にすると、ＢＬＩの電位
がＯＶ、ＲＬの電位が点線で示したように５Ｖとなる。
したがって、これらの電位を適宜の手段で検出すること
により読み出し動作が可能になる。
により読み出し動作が可能になる。
第４図は当該記憶装置の書き込み動作のタイミングチャ
ートである。
ートである。
ＭＦＳＦＥＴＩＡに“１”を書き込む場合、すなわち、
ＭＦＳＦＥＴＩＡをデプリーション型として機能させよ
うとする場合、同図（ａ）に示したように、ＰＬＩの電
位をＯｖとした状態でＷＬＩの電位をＶｃｃとする。ま
た、ＰＬＩおよびＷＬＩ以外のＰＬおよびＷＬはフロー
ティング状態とする。
ＭＦＳＦＥＴＩＡをデプリーション型として機能させよ
うとする場合、同図（ａ）に示したように、ＰＬＩの電
位をＯｖとした状態でＷＬＩの電位をＶｃｃとする。ま
た、ＰＬＩおよびＷＬＩ以外のＰＬおよびＷＬはフロー
ティング状態とする。
同様に、ＭＰＳＦＥＴＩＡに“θ°を書き込む場合、す
なわち、ＭＦＳＦＥＴＩＡをエンハンス型として機能さ
せようとする場合、同図（ｂ）に示したように、ＷＬｌ
の電位をＯｖとした状態でＰＬＩの電位をＶＣＣとする
。また、ＰＬＩおよびＷＬＩ以外のＰＬおよびＷＬはフ
ローティング状態とする。
なわち、ＭＦＳＦＥＴＩＡをエンハンス型として機能さ
せようとする場合、同図（ｂ）に示したように、ＷＬｌ
の電位をＯｖとした状態でＰＬＩの電位をＶＣＣとする
。また、ＰＬＩおよびＷＬＩ以外のＰＬおよびＷＬはフ
ローティング状態とする。
ところで、本実施例では、強誘電体膜としてＰｂ （Ｚ
ｒ、Ｔｉ）Ｏ３を用い、膜厚を０．２μｍとした。なお
、Ｐｂ （Ｚｒ、Ｔｉ）Ｏ３におけるＺ「の組成比は０
．６以下であることが望ましい。このような構成によれ
ば、ゲート電極と基板間に５ｖの電圧を印加すると電界
は２５０ＫＶ／（２）になり、書き替え電圧として十分
な値となる。
ｒ、Ｔｉ）Ｏ３を用い、膜厚を０．２μｍとした。なお
、Ｐｂ （Ｚｒ、Ｔｉ）Ｏ３におけるＺ「の組成比は０
．６以下であることが望ましい。このような構成によれ
ば、ゲート電極と基板間に５ｖの電圧を印加すると電界
は２５０ＫＶ／（２）になり、書き替え電圧として十分
な値となる。
また、書き替え時間は１ｕｓである。
また、本実施例では、ＳＡに入力される基準信号の電位
をＶｃｃ／２としたので、ＢＬＩの電位が“Ｈ２レベル
あるいは“Ｌ”レベルのいずれであっても、信号の比較
が確実に行えるようになる。
をＶｃｃ／２としたので、ＢＬＩの電位が“Ｈ２レベル
あるいは“Ｌ”レベルのいずれであっても、信号の比較
が確実に行えるようになる。
第５図は本発明の他の実施例の回路図であり、本実施例
では、５Ａ２３に入力される基準電位をダミーセルから
供給するようにした点に特徴がある。
では、５Ａ２３に入力される基準電位をダミーセルから
供給するようにした点に特徴がある。
同図において、ＭＰＳＦＥＴｌａはＭＦＳＦＥＴＩＡと
同一列上で対をなすダミーセル、ＭＦＳＦＥＴｌｂはＭ
ＦＳＦＥＴＩＢと同一列上で対をなすダミーセルであり
、ＭＦＳＦＥＴｌａ、ｌｂには、それぞれＭＦＳＦＥＴ
ＩＡ、ＩＢの相補的なデータが記憶される。
同一列上で対をなすダミーセル、ＭＦＳＦＥＴｌｂはＭ
ＦＳＦＥＴＩＢと同一列上で対をなすダミーセルであり
、ＭＦＳＦＥＴｌａ、ｌｂには、それぞれＭＦＳＦＥＴ
ＩＡ、ＩＢの相補的なデータが記憶される。
このような構成において、ＭＦＳＦＥＴＩＡの記憶情報
を読み出す場合、第６図に示したように、初めにＢＬＩ
、ＢＬｌｄあ電位を共にｏｖとし、次いでＷＬＩ、ＷＬ
１ ｄおよびＰＬｌの電位をｖｃｃとする。
を読み出す場合、第６図に示したように、初めにＢＬＩ
、ＢＬｌｄあ電位を共にｏｖとし、次いでＷＬＩ、ＷＬ
１ ｄおよびＰＬｌの電位をｖｃｃとする。
また、ＰＬＩおよびＷＬＩ以外のＰＬおよびＷＬはフロ
ーティング状態とする。
ーティング状態とする。
この結果、ＭＦＳＦＥＴＩＡに１”が記憶されていると
、ＢＬＩの電位が実線で示したように上昇するが、この
場合、ダミーセルＭＦＳＦＥＴ１ａには“０”が記憶さ
れているので、ＢＬｌｄの電位はＯｖのままである。こ
こで５Ａ２３をオン状態にすると、ＢＬＩの電位が５ｖ
に上昇し、ＢＬｌｄの電位はＯｖのままとなる。
、ＢＬＩの電位が実線で示したように上昇するが、この
場合、ダミーセルＭＦＳＦＥＴ１ａには“０”が記憶さ
れているので、ＢＬｌｄの電位はＯｖのままである。こ
こで５Ａ２３をオン状態にすると、ＢＬＩの電位が５ｖ
に上昇し、ＢＬｌｄの電位はＯｖのままとなる。
一方、ＭＦＳＦＥＴＩＡに“０”が記憶されていると、
ＢＬｌの電位は点線で示したようにＯｖのままであるが
、この場合、ダミーセルＭＦＳＦＥＴ１ａには“１”が
記憶されているので、ＢＬｌｄの電位は点線で示したよ
うに徐々に上昇する。
ＢＬｌの電位は点線で示したようにＯｖのままであるが
、この場合、ダミーセルＭＦＳＦＥＴ１ａには“１”が
記憶されているので、ＢＬｌｄの電位は点線で示したよ
うに徐々に上昇する。
ここで５Ａ２３をオン状態にすると、ＢＬｌｄの電位が
５ｖに上昇し、ＢＬＩの電位はＯｖのままとなる。
５ｖに上昇し、ＢＬＩの電位はＯｖのままとなる。
したがって、前記同様、これらの電位を適宜の手段で検
出することにより読み出し動作が可能になる。
出することにより読み出し動作が可能になる。
本実施例によれば、基準電位をダミーセルから供給する
ようにしたので、基準電位を別に入力する場合に比べて
誤動作の発生確率が減少し、信頼性が向上する。
ようにしたので、基準電位を別に入力する場合に比べて
誤動作の発生確率が減少し、信頼性が向上する。
（発明の効果）
以上の説明から明らかなように、本発明によれば、不揮
発性で、非破壊的なデータの書き替えが可能な半導体記
憶装置を提供できるようになる。
発性で、非破壊的なデータの書き替えが可能な半導体記
憶装置を提供できるようになる。
８１図は本発明の記憶装置の１セルの構成を示した回路
図、第２図は各セル間の接続方法を示した回路図、ｗ４
３図は読み出し動作のタイミングチャート、第４図は書
き込み動作のタイミングチャート、第５図は本発明の他
の実施例の回路図、第６図は他の実施例の読み出し動作
のタイミングチャート、第７図はＭＦＳＦＥＴの断面図
、ｗｇ図は強誘電体の機能を説明するための図、第９図
はＭＦＳＦＥＴの動作を説明するための図、第１０図は
ＭＦＳＦＥＴのソース・ドレイン電流とゲート電圧Ｖｇ
との関係を示した図である。
図、第２図は各セル間の接続方法を示した回路図、ｗ４
３図は読み出し動作のタイミングチャート、第４図は書
き込み動作のタイミングチャート、第５図は本発明の他
の実施例の回路図、第６図は他の実施例の読み出し動作
のタイミングチャート、第７図はＭＦＳＦＥＴの断面図
、ｗｇ図は強誘電体の機能を説明するための図、第９図
はＭＦＳＦＥＴの動作を説明するための図、第１０図は
ＭＦＳＦＥＴのソース・ドレイン電流とゲート電圧Ｖｇ
との関係を示した図である。
Claims (1)
- 【特許請求の範囲】 （１）ウエル表面に１組のソース／ドレインを有し、強
誘電体をゲート絶縁膜とする電界効果型トランジスタを
行列状に配置してなる半導体記憶装置において、 各行のトランジスタのゲート電極を共通接続するワード
ライン群と、 各行のトランジスタのソース／ドレインの一方を共通接
続するビットライン群と、 各列のトランジスタのソース／ドレインの他方を共通接
続すると共に、各トランジスタにウェル電位を供給する
プレートライン群とを具備したことを特徴とする半導体
記憶装置。（２）１本のワードラインのみを選択的に第
１の電位とし、他のワードラインをフローティング状態
にするワードライン選択手段と、 １本のプレートラインのみを選択的に第２の電位とし、
他のプレートラインをフローティング状態にするプレー
トライン選択手段と、 ワードライン選択手段およびビットライン選択手段の選
択に応答した１本のビットライン電位を検出する電位検
出手段とを具備し、 読み出し時には、前記第１および第２の電位を同電位と
することを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。 （３）前記電位検出手段は、前記第１および第２の電位
のほぼ１／２の基準電位が入力されるセンスアンプであ
り、該センスアンプは、基準電位とビットライン電位と
を比較して、比較結果を出力することを特徴とする特許
請求の範囲第２項記載の半導体記憶装置。 （４）書き込み時には、前記第１および第２の電位の電
位差を予定の電位以上とすることを特徴とする特許請求
の範囲第２項または第３項記載の半導体記憶装置。 （５）ウエル表面に１組のソース／ドレインを有し、強
誘電体をゲート絶縁膜とする電界効果型トランジスタを
行列状に配置してなる半導体記憶装置において、 前記各電界効果型トランジスタと同一列上で対をなし、
該電界効果型トランジスタと相補的なデータが記憶され
る、強誘電体をゲート絶縁膜とするダミー電界効果型ト
ランジスタと、 各行のトランジスタのゲート電極を共通接続するワード
ライン群と、 各行のダミートランジスタのゲート電極を共通接続する
ダミーワードライン群と、 各行のトランジスタのソース／ドレインの一方を共通接
続するビットライン群と、 各行のダミートランジスタのソース／ドレインの一方を
共通接続するダミービットライン群と、各列のトランジ
スタのソース／ドレインの他方およびダミートランジス
タのソース／ドレインの他方を共通接続すると共に、各
トランジスタおよびダミートランジスタにウェル電位を
供給するプレートライン群とを具備したことを特徴とす
る半導体記憶装置。 （６）対をなす１組のワードラインおよびダミーワード
ラインを選択的に第１の電位とし、他のワードラインお
よびダミーワードラインをフローティング状態にするワ
ードライン選択手段と、 １本のプレートラインのみを選択的に第２の電位とし、
他のプレートラインをフローティング状態にするプレー
トライン選択手段と、 ワードライン選択手段およびビットライン選択手段の選
択に応答した、対をなす１組のビットラインおよびダミ
ービットラインの電位を検出する電位検出手段とを具備
し、 読み出し時には、前記第１および第２の電位を同電位と
することを特徴とする特許請求の範囲第５項記載の半導
体記憶装置。 （７）前記電位検出手段は、ビットライン電位とダミー
ビットライン電位とを比較して、比較結果を出力するこ
とを特徴とする特許請求の範囲第６項記載の半導体記憶
装置。 （８）書き込み時には、前記第１および第２の電位の電
位差を予定の電位以上とすることを特徴とする特許請求
の範囲第６項または第７項記載の半導体記憶装置。 （９）前記ゲート絶縁膜を構成する強誘電体はＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ＿３であることを特徴とする特許請求の範
囲第１項ないし第８項のいずれかに記載の半導体記憶装
置。 （１０）前記Ｐｂ（Ｚｒ、Ｔｉ）Ｏ＿３強誘電体におけ
るＺｒの組成比は０．６以下であることを特徴とする特
許請求の範囲第９項記載の半導体記憶装置。 （１１）前記ゲート絶縁膜を構成する強誘電体の厚みは
、０．５μｍ以下であることを特徴とする特許請求の範
囲第１項ないし第１０項のいずれかに記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32083090A JP3067200B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32083090A JP3067200B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192173A true JPH04192173A (ja) | 1992-07-10 |
| JP3067200B2 JP3067200B2 (ja) | 2000-07-17 |
Family
ID=18125713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32083090A Expired - Lifetime JP3067200B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067200B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666305A (en) * | 1993-03-29 | 1997-09-09 | Olympus Optical Co., Ltd. | Method of driving ferroelectric gate transistor memory cell |
| US6178107B1 (en) | 1998-10-28 | 2001-01-23 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric random access memory device capable of reducing operation frequency of reference cell |
| US6356475B1 (en) | 1995-09-08 | 2002-03-12 | Fujitsu Limited | Ferroelectric memory and method of reading out data from the ferroelectric memory |
| US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
-
1990
- 1990-11-27 JP JP32083090A patent/JP3067200B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666305A (en) * | 1993-03-29 | 1997-09-09 | Olympus Optical Co., Ltd. | Method of driving ferroelectric gate transistor memory cell |
| US6356475B1 (en) | 1995-09-08 | 2002-03-12 | Fujitsu Limited | Ferroelectric memory and method of reading out data from the ferroelectric memory |
| US6178107B1 (en) | 1998-10-28 | 2001-01-23 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric random access memory device capable of reducing operation frequency of reference cell |
| US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3067200B2 (ja) | 2000-07-17 |
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