JPH04192461A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH04192461A JPH04192461A JP2324636A JP32463690A JPH04192461A JP H04192461 A JPH04192461 A JP H04192461A JP 2324636 A JP2324636 A JP 2324636A JP 32463690 A JP32463690 A JP 32463690A JP H04192461 A JPH04192461 A JP H04192461A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
二の発明は、電荷蓄積電極となる導電性膜を有する半導
体記憶装置の製造方法に関するものである。
体記憶装置の製造方法に関するものである。
近年、ダイナミック・ランダムアクセス・メモリ（−Ｄ
ＲＡＭ）に代表される半導体記憶装置においては、導電
性膜となる多結晶シリコン膜を電荷蓄積電極に用いるス
タック型のメモリセル構造か採用されているが、素子の
高集積化か進むにつれて十分な蓄積容量を得るために電
荷蓄積電極の表面積を増大させる様々な工夫かなされて
いる。
ＲＡＭ）に代表される半導体記憶装置においては、導電
性膜となる多結晶シリコン膜を電荷蓄積電極に用いるス
タック型のメモリセル構造か採用されているが、素子の
高集積化か進むにつれて十分な蓄積容量を得るために電
荷蓄積電極の表面積を増大させる様々な工夫かなされて
いる。
この−例として、電荷蓄積電極となる多結晶シリコン膜
の堆積時に、この多結晶シリコン膜の堆積温度を制御す
ることにより、多結晶シリコン膜の表面に凹凸を形成す
ることにより多結晶ソリコン膜の表面積を増大させ、こ
れにより、蓄積容量を増大させた半導体記憶装置を得る
方法かある（Ｈ，Ｗａｔａｎａｂｅ、ｅｔ ａｌ、、
Ｓｙｍ、 ｏｎ ＶＬＳＩ Ｔｅｃｈ、（１９９
０）ｐａｇｅ ８７３）。
の堆積時に、この多結晶シリコン膜の堆積温度を制御す
ることにより、多結晶シリコン膜の表面に凹凸を形成す
ることにより多結晶ソリコン膜の表面積を増大させ、こ
れにより、蓄積容量を増大させた半導体記憶装置を得る
方法かある（Ｈ，Ｗａｔａｎａｂｅ、ｅｔ ａｌ、、
Ｓｙｍ、 ｏｎ ＶＬＳＩ Ｔｅｃｈ、（１９９
０）ｐａｇｅ ８７３）。
このようにして形成した半導体記憶装置の蓄積容量と、
半導体記憶装置を構成する電荷蓄積電極となる多結晶ン
リコン膜の堆積温度と、この多結晶シリコン膜の表面積
との関係を第４図に示す。
半導体記憶装置を構成する電荷蓄積電極となる多結晶ン
リコン膜の堆積温度と、この多結晶シリコン膜の表面積
との関係を第４図に示す。
しかしながら、このような従来の半導体記憶装置の製造
方法では、第４図から明らかように、大きな蓄積容量を
得ることのできる多結晶シリコン膜の堆積温度の範囲、
すなわち表面に凹凸を形成できる多結晶シリコン膜の堆
積温度の範囲か非常に限られた範囲であり、その製造プ
ロセス安定性に不安かある。また、堆積温度の制御によ
る多結晶シリコン膜の表面に対する凹凸形成は、多結晶
シリコン膜のグレインサイズ（結晶粒の大きさ）に依存
され、この多結晶シリコン膜のグレインサイズは多結晶
シリコン膜の堆積膜厚に大きく依存する。したかって、
限られた範囲内の堆積温度の制御では、任意の膜厚の多
結晶シリコン膜に対して、同様の凹凸を得ることかでき
ないという問題かあった。
方法では、第４図から明らかように、大きな蓄積容量を
得ることのできる多結晶シリコン膜の堆積温度の範囲、
すなわち表面に凹凸を形成できる多結晶シリコン膜の堆
積温度の範囲か非常に限られた範囲であり、その製造プ
ロセス安定性に不安かある。また、堆積温度の制御によ
る多結晶シリコン膜の表面に対する凹凸形成は、多結晶
シリコン膜のグレインサイズ（結晶粒の大きさ）に依存
され、この多結晶シリコン膜のグレインサイズは多結晶
シリコン膜の堆積膜厚に大きく依存する。したかって、
限られた範囲内の堆積温度の制御では、任意の膜厚の多
結晶シリコン膜に対して、同様の凹凸を得ることかでき
ないという問題かあった。
この発明の目的は、上記問題点に鑑み、電荷蓄積電極と
なる導電性膜の表面に凹凸を安定して容易に形成するこ
とのできる半導体記憶装置の製造方法を提供することで
ある。
なる導電性膜の表面に凹凸を安定して容易に形成するこ
とのできる半導体記憶装置の製造方法を提供することで
ある。
請求項（１）記載の半導体記憶装置の製造方法は、電荷
蓄積電極となる導電性膜を堆積するべき被堆積膜の表面
に多数の凹凸を形成する工程と、この表面に多数の凹凸
を形成した被堆積膜上に導電性膜を形成する工程と、被
堆積膜を除去する工程とを含むことを特徴とする 請求項（２）記載の半導体記憶装置の製造方法は、請求
項（１）記載の半導体記憶装置の製造方法において、被
堆積膜として不純物を含む酸化珪素膜を用い、この不純
物を含む酸化珪素膜の表面に等方性のエツチング処理を
施すことにより、酸化珪素膜の表面に多数の凹凸を形成
することを特徴とする請求項（３）記載の半導体記憶装
置の製造方法は、請求項（１）記載の半導体記憶装置の
製造方法において、導電性膜として多結晶ンリコン膜を
用いることを特徴とする。
蓄積電極となる導電性膜を堆積するべき被堆積膜の表面
に多数の凹凸を形成する工程と、この表面に多数の凹凸
を形成した被堆積膜上に導電性膜を形成する工程と、被
堆積膜を除去する工程とを含むことを特徴とする 請求項（２）記載の半導体記憶装置の製造方法は、請求
項（１）記載の半導体記憶装置の製造方法において、被
堆積膜として不純物を含む酸化珪素膜を用い、この不純
物を含む酸化珪素膜の表面に等方性のエツチング処理を
施すことにより、酸化珪素膜の表面に多数の凹凸を形成
することを特徴とする請求項（３）記載の半導体記憶装
置の製造方法は、請求項（１）記載の半導体記憶装置の
製造方法において、導電性膜として多結晶ンリコン膜を
用いることを特徴とする。
請求項（１）記載の構成によれば、従来のように電荷蓄
積電極となる導電性膜である多結晶シリコン膜の堆積時
の堆積温度を限られた範囲内て制御することにより多結
晶シリコン膜の表面に凹凸を形成するのではなく、電荷
蓄積電極となる導電性膜を堆積するべき被堆積膜の表面
に多数の凹凸を形成した後、この被堆積膜上に導電性膜
を形成することにより、表面に多数の凹凸を有する導電
性膜を形成する。すなわち、被堆積膜の表面に形成した
凹凸を導電性膜の表面に転写することにより、表面に多
数の凹凸を有する導電性膜を形成する。
積電極となる導電性膜である多結晶シリコン膜の堆積時
の堆積温度を限られた範囲内て制御することにより多結
晶シリコン膜の表面に凹凸を形成するのではなく、電荷
蓄積電極となる導電性膜を堆積するべき被堆積膜の表面
に多数の凹凸を形成した後、この被堆積膜上に導電性膜
を形成することにより、表面に多数の凹凸を有する導電
性膜を形成する。すなわち、被堆積膜の表面に形成した
凹凸を導電性膜の表面に転写することにより、表面に多
数の凹凸を有する導電性膜を形成する。
これにより、容易に安定して導電性膜の表面に多数の凹
凸を形成でき、容易に導電性膜の表面積を増大させるこ
とかできる。また、堆積温度を限られた範囲内で制御す
ることか不要となり、安定した条件で導電性膜を堆積す
ることができるため、任意の膜厚の導電性膜の表面に対
して同様の凹凸を形成することかできる。
凸を形成でき、容易に導電性膜の表面積を増大させるこ
とかできる。また、堆積温度を限られた範囲内で制御す
ることか不要となり、安定した条件で導電性膜を堆積す
ることができるため、任意の膜厚の導電性膜の表面に対
して同様の凹凸を形成することかできる。
請求項（２）記載の構成によれば、請求項（１］記載の
構成において、電荷蓄積電極となる導電性膜を堆積する
べき被堆積膜として不純物を含む酸化珪素膜を用い、こ
の不純物を含む酸化珪素膜の表面に等方性のエツチング
処理を施す。この際、酸化珪素膜の表面は、膜中の不純
物濃度のばらつきにより不拘−にエツチングされる。こ
れにより、酸化珪素膜の表面に容易に多数の凹凸を形成
することかできる。
構成において、電荷蓄積電極となる導電性膜を堆積する
べき被堆積膜として不純物を含む酸化珪素膜を用い、こ
の不純物を含む酸化珪素膜の表面に等方性のエツチング
処理を施す。この際、酸化珪素膜の表面は、膜中の不純
物濃度のばらつきにより不拘−にエツチングされる。こ
れにより、酸化珪素膜の表面に容易に多数の凹凸を形成
することかできる。
請求項（３）記載の構成によれば、請求項（１１記載の
構成において、電荷蓄積電極となる導電性膜として多結
晶シリコン膜を用いる。したがって、多結晶シリコン膜
の表面に多数の凹凸を形成することかでき、表面積を増
大させた多結晶シリコン膜を容易にかつ安定して得るこ
とができる。
構成において、電荷蓄積電極となる導電性膜として多結
晶シリコン膜を用いる。したがって、多結晶シリコン膜
の表面に多数の凹凸を形成することかでき、表面積を増
大させた多結晶シリコン膜を容易にかつ安定して得るこ
とができる。
この発明の一実施例を第１図（ａｌ〜（ｆｌないし第３
図（ａｌ〜ｔｅｌに基づいて説明する。
図（ａｌ〜ｔｅｌに基づいて説明する。
第１図（ａｌ〜げ）はこの発明の第１の実施例の半導体
記憶装置の製造方法を示す工程順断面図である。
記憶装置の製造方法を示す工程順断面図である。
第１図（ａｌに示すように、ｐ型のンリコン基板１上に
、ゲート電極となるワード線３．ゲート絶縁膜３ａおよ
びｎ＋型の拡散層４からなるスイッチングトランジスタ
２を形成した後、第１の層間絶縁膜５．窒化シリコン膜
（Ｓ ｉｔ Ｎａ膜）２０を順に堆積する。そして、こ
の窒化ンリコン膜２０および第１の層間膜５を選択的に
除去することによりストレージノートコンタクト１６を
形成した後、このストレージノードコンタクト１６上お
よび窒化シリコン膜２０上に膜厚５０（ｎｍ）の導電性
膜となるｎ＋型の第１の多結晶シリコン膜６ａを堆積し
、さらにこの第１の多結晶シリコン膜６ａ上に常圧ＣＶ
Ｄ法により膜厚５．００（ｎｍ）の被堆積膜となるＢＰ
ＳＧ （ボロン−リンシリケイトガラス）膜７を堆積す
る。
、ゲート電極となるワード線３．ゲート絶縁膜３ａおよ
びｎ＋型の拡散層４からなるスイッチングトランジスタ
２を形成した後、第１の層間絶縁膜５．窒化シリコン膜
（Ｓ ｉｔ Ｎａ膜）２０を順に堆積する。そして、こ
の窒化ンリコン膜２０および第１の層間膜５を選択的に
除去することによりストレージノートコンタクト１６を
形成した後、このストレージノードコンタクト１６上お
よび窒化シリコン膜２０上に膜厚５０（ｎｍ）の導電性
膜となるｎ＋型の第１の多結晶シリコン膜６ａを堆積し
、さらにこの第１の多結晶シリコン膜６ａ上に常圧ＣＶ
Ｄ法により膜厚５．００（ｎｍ）の被堆積膜となるＢＰ
ＳＧ （ボロン−リンシリケイトガラス）膜７を堆積す
る。
この際、第１の多結晶シリコン膜６ａ上に形成したＢＰ
ＳＧ膜７は、ステソブカバレーシか悪いため、ストレー
ジノートコンタクト１６内の下部には空洞１５が生じる
が不都合はない。
ＳＧ膜７は、ステソブカバレーシか悪いため、ストレー
ジノートコンタクト１６内の下部には空洞１５が生じる
が不都合はない。
次に、第１図ｆｂｌに示すように、ＢＰＳＧ膜７をパタ
ーンニングするか、この際ＢＰＳＧ膜７に対して熱処理
を行わない。
ーンニングするか、この際ＢＰＳＧ膜７に対して熱処理
を行わない。
次に、第１図（Ｃ１に示すように、ＢＰＳＧ膜７の表面
にフッ化水素（ＨＦ）およびフッ化アンモニウム（ＮＨ
，Ｆ）か１対２０の混合液で６０秒間の等方性のエツチ
ング処理を行うことにより、ＢＰＳ−Ｇ膜７の表面に小
さな多数の凹凸を形成する。
にフッ化水素（ＨＦ）およびフッ化アンモニウム（ＮＨ
，Ｆ）か１対２０の混合液で６０秒間の等方性のエツチ
ング処理を行うことにより、ＢＰＳ−Ｇ膜７の表面に小
さな多数の凹凸を形成する。
この小さな多数の凹凸は、ＢＰＳＧ膜７中の不純物濃度
のばらつきにより、表面が不均一にエツチングされるこ
とによって容易に形成される。
のばらつきにより、表面が不均一にエツチングされるこ
とによって容易に形成される。
その後、すぐに第１図（ｄｌに示すように、ＢＰＳＧ膜
７上および第１の多結晶シリコン膜６ａ上に膜厚１０１
００（ｎの導電性膜となるｎ°型の第２の多結晶シリコ
ン膜８ａを堆積し、第１の多結晶シリコン膜６ａと第２
の多結晶シリコン膜８ａとを電気的に接続する。これに
より、第２の多結晶シリコン膜８ａの表面に多数の凹凸
を形成できる。
７上および第１の多結晶シリコン膜６ａ上に膜厚１０１
００（ｎの導電性膜となるｎ°型の第２の多結晶シリコ
ン膜８ａを堆積し、第１の多結晶シリコン膜６ａと第２
の多結晶シリコン膜８ａとを電気的に接続する。これに
より、第２の多結晶シリコン膜８ａの表面に多数の凹凸
を形成できる。
次に、第１図（ｅ）に示すように、ＢＰＳＧ膜７上の第
２の多結晶シリコン膜８ａと、窒化シリコン膜２０上の
第１の多結晶シリコン膜６ａおよび第２の多結晶シリコ
ン膜８ａとを除去することにより、ＢＰＳＧ膜７の側壁
に第２の多結晶シリコン膜８ａを残置させ、またＢＰＳ
Ｇ膜７の下部に第１の多結晶シリコン膜６ａおよび第２
の多結晶ソリコン膜８ａを残置させる。その後、ＢＰＳ
Ｇ膜７をフッ化水素（ＨＦ）およびフッ化アンモニウム
（ＮＨ，Ｆ）の混合液でエツチング除去することにより
、ストレージノード（蓄積電極）９ａを形成する。
２の多結晶シリコン膜８ａと、窒化シリコン膜２０上の
第１の多結晶シリコン膜６ａおよび第２の多結晶シリコ
ン膜８ａとを除去することにより、ＢＰＳＧ膜７の側壁
に第２の多結晶シリコン膜８ａを残置させ、またＢＰＳ
Ｇ膜７の下部に第１の多結晶シリコン膜６ａおよび第２
の多結晶ソリコン膜８ａを残置させる。その後、ＢＰＳ
Ｇ膜７をフッ化水素（ＨＦ）およびフッ化アンモニウム
（ＮＨ，Ｆ）の混合液でエツチング除去することにより
、ストレージノード（蓄積電極）９ａを形成する。
その後、第１図（ｆ）に示すように、ストレージノード
９ａ上に容量絶縁膜１０．プレート電極１１゜第２の層
間絶縁膜１２を順次形成した後、ビット線コンタクト１
７を開口してヒツト線１３を形成する。
９ａ上に容量絶縁膜１０．プレート電極１１゜第２の層
間絶縁膜１２を順次形成した後、ビット線コンタクト１
７を開口してヒツト線１３を形成する。
以上、第１の実施例によれば、ストレージノード９ａと
なる第２の多結晶シリコン膜８ａを堆積すべきＢＰＳＧ
膜７の表面に、エツチング処理により容易に小さな多数
の凹凸を形成した後、このＢＰＳＧ膜７上に第２の多結
晶シリコン膜８ａを形成することにより第２の多結晶シ
リコン膜８ａの表面に容易に安定して小さな多数の凹凸
を形成する。また、従来のように、ストレージノートと
なる多結晶シリコン膜の堆積温度を限られた範囲内で制
御することなく安定した条件で多結晶シリコン膜を堆積
できるため、多結晶シリコン膜の膜厚に関係なく、表面
に小さな多数の凹凸を存した多結晶シリコン膜を形成す
ることができる。
なる第２の多結晶シリコン膜８ａを堆積すべきＢＰＳＧ
膜７の表面に、エツチング処理により容易に小さな多数
の凹凸を形成した後、このＢＰＳＧ膜７上に第２の多結
晶シリコン膜８ａを形成することにより第２の多結晶シ
リコン膜８ａの表面に容易に安定して小さな多数の凹凸
を形成する。また、従来のように、ストレージノートと
なる多結晶シリコン膜の堆積温度を限られた範囲内で制
御することなく安定した条件で多結晶シリコン膜を堆積
できるため、多結晶シリコン膜の膜厚に関係なく、表面
に小さな多数の凹凸を存した多結晶シリコン膜を形成す
ることができる。
その結果、容易に大きな表面積を有するストレージノー
ド９ａを形成することかてきる。
ド９ａを形成することかてきる。
第２図（ａ）〜（和はこの発明の第２の実施例の半導体
記憶装置の製造方法を示す工程順断面図である。
記憶装置の製造方法を示す工程順断面図である。
第２図（ａｌに示すように、ｐ型のシリコン基板ｌ上に
、ゲート電極となるワード線３．ゲート絶縁膜３ａおよ
びｎ″″型の拡散層４からなるスイッチングトランジス
タ２を形成した後、第１の層間絶縁膜５．窒化シリコン
膜Ｃ３ｉｘＮ４膜）２０および被堆積膜となる膜厚１０
１００（ｎの第１のＢＰＳＧ膜２１を順に堆積する。そ
の後、熱処理を行わない状態で第１のＢＰＳＧ膜２１の
表面にフッ化水素（ＨＦ）およびフッ化アンモニウム（
ＮＨ，Ｆ）か１対２０の混合液で３０秒間の等方性のエ
ツチング処理を行うことにより、第１のＢＰＳＧ膜２１
膜上１に小さな多数の凹凸を形成する。この小さな多数
の凹凸は、第１のＢＰＳＧ膜２１中２１中物濃度のばら
つきにより、表面か不均一にエツチングされることによ
って容易に形成できる。
、ゲート電極となるワード線３．ゲート絶縁膜３ａおよ
びｎ″″型の拡散層４からなるスイッチングトランジス
タ２を形成した後、第１の層間絶縁膜５．窒化シリコン
膜Ｃ３ｉｘＮ４膜）２０および被堆積膜となる膜厚１０
１００（ｎの第１のＢＰＳＧ膜２１を順に堆積する。そ
の後、熱処理を行わない状態で第１のＢＰＳＧ膜２１の
表面にフッ化水素（ＨＦ）およびフッ化アンモニウム（
ＮＨ，Ｆ）か１対２０の混合液で３０秒間の等方性のエ
ツチング処理を行うことにより、第１のＢＰＳＧ膜２１
膜上１に小さな多数の凹凸を形成する。この小さな多数
の凹凸は、第１のＢＰＳＧ膜２１中２１中物濃度のばら
つきにより、表面か不均一にエツチングされることによ
って容易に形成できる。
次に、第２図（ｂｌに示すように、第１の層間絶縁膜５
□窒化シリコン膜２０および第１のＢＰＳＧ膜２１膜上
１的に除去することによりストレーノノードコンタクト
１６を形成する。そして、このストレージノードコンタ
クト１６上に膜厚５０（ｎｍ）の導電性膜となるｎ＋型
の第１の多結晶シリコン膜６ｂを堆積する。これにより
、第１の多結晶シリコン膜６ｂの表面に多数の凹凸を形
成する。そして、さらに、この第１の多結晶シリコン膜
６ｂ上に被堆積膜となる膜厚５００［ｎｍ）の第２のＢ
ＰＳＧ膜２２全２２する。
□窒化シリコン膜２０および第１のＢＰＳＧ膜２１膜上
１的に除去することによりストレーノノードコンタクト
１６を形成する。そして、このストレージノードコンタ
クト１６上に膜厚５０（ｎｍ）の導電性膜となるｎ＋型
の第１の多結晶シリコン膜６ｂを堆積する。これにより
、第１の多結晶シリコン膜６ｂの表面に多数の凹凸を形
成する。そして、さらに、この第１の多結晶シリコン膜
６ｂ上に被堆積膜となる膜厚５００［ｎｍ）の第２のＢ
ＰＳＧ膜２２全２２する。
次に、第２図ＦＣ＋に示すように、第２のＢＰＳＣ；膜
２２をパターンニングした後、熱処理を行わない状態で
、第２のＢＰＳＧ膜２２全２２をフッ化水素（ＨＦ）お
よびフッ化アンモニウム（ＮＨ。
２２をパターンニングした後、熱処理を行わない状態で
、第２のＢＰＳＧ膜２２全２２をフッ化水素（ＨＦ）お
よびフッ化アンモニウム（ＮＨ。
Ｆ）か１対２０の混合液で６０秒間のエツチング処理を
行うことにより、第２のＢＰＳＧ膜２２全２２面に、多
数の凹凸を形成する。
行うことにより、第２のＢＰＳＧ膜２２全２２面に、多
数の凹凸を形成する。
そめ後すぐに第２図（ｄｌに示すように、表面に凹凸を
存する第１のＢＰＳＧ膜２１上２１上第１の多結晶シリ
コン膜６ｂ上に、導電性膜となる第２の多結晶シリコン
膜８ｂを堆積させることにより、第１の多結晶シリコン
膜６ｂと第２の多結晶ンリコン膜８ｂとを電気的に接続
する。これにより第２の多結晶シリコン膜８ｂの表面に
多数の凹凸を形成する。
存する第１のＢＰＳＧ膜２１上２１上第１の多結晶シリ
コン膜６ｂ上に、導電性膜となる第２の多結晶シリコン
膜８ｂを堆積させることにより、第１の多結晶シリコン
膜６ｂと第２の多結晶ンリコン膜８ｂとを電気的に接続
する。これにより第２の多結晶シリコン膜８ｂの表面に
多数の凹凸を形成する。
次に、第２図ｔｅｌに示すように、第２のＢＰＳＧ膜２
２上２２上の多結晶シリコン膜８ｂと、第１のＢＰＳＧ
膜２１上２１上の多結晶シリコン膜６ｂおよび第２の多
結晶シリコンＭｏｂとを除去することにより、第２のＢ
ＰＳＧ膜２２全２２に第２の多結晶シリコン膜８ｂを残
置させるとともに第２のＢＰＳＧ膜２２全２２に第１の
多結晶ンリコン膜６ｂおよび第２の多結晶シリコン膜８
ｂを残置させる。これにより、第１のＢＰＳＧ膜２１膜
上１第２のＢＰＳＧ膜２２全２２表面か露出される。
２上２２上の多結晶シリコン膜８ｂと、第１のＢＰＳＧ
膜２１上２１上の多結晶シリコン膜６ｂおよび第２の多
結晶シリコンＭｏｂとを除去することにより、第２のＢ
ＰＳＧ膜２２全２２に第２の多結晶シリコン膜８ｂを残
置させるとともに第２のＢＰＳＧ膜２２全２２に第１の
多結晶ンリコン膜６ｂおよび第２の多結晶シリコン膜８
ｂを残置させる。これにより、第１のＢＰＳＧ膜２１膜
上１第２のＢＰＳＧ膜２２全２２表面か露出される。
次に、第２図＋ｆ）に示すように、第１のＢＰＳＧ膜２
１膜上１第２のＢＰＳＧ膜２２全２２化水素（ＨＦ）
およびフッ化アンモニウム（ＮＨ，Ｆ）か１対２０の混
合液でエツチング除去することによりストレージノード
９ｂを形成する。
１膜上１第２のＢＰＳＧ膜２２全２２化水素（ＨＦ）
およびフッ化アンモニウム（ＮＨ，Ｆ）か１対２０の混
合液でエツチング除去することによりストレージノード
９ｂを形成する。
その後、第２図（和に示すように、ストレーンノード９
ｂ上に容量絶縁膜１０．プレート電極１１゜第２の層間
絶縁膜１２を順次形成した後、ヒツト線コンタクト１７
を開口してビット線１３を形成する。
ｂ上に容量絶縁膜１０．プレート電極１１゜第２の層間
絶縁膜１２を順次形成した後、ヒツト線コンタクト１７
を開口してビット線１３を形成する。
以上、第２の実施例によれば、第１のＢＰＳＧ膜２１膜
上１および第２のＢＰＳＧ膜２２全２２に等方性のエツ
チング処理により小さな多数の凹凸を形成した後、この
第１および第２のＢＰＳＧ膜２１膜上１上に第１の多結
晶シリコン膜６ｂおよび第２の多結晶シリコン膜８ｂか
らなるストレージノード９ｂを形成することにより、ス
トレージノード９ｂの表面に容易に安定して小さな多数
の凹凸を形成する。また、従来のようにストレージノー
ドとなる多結晶シリコン膜の堆積温度を限られた範囲内
で制御することなく安定した条件で第１ｉよび第２の多
結晶シリコン膜６ｂ、８ｂを堆積てき、第１および第２
の多結晶シリコン膜６ｂ、８ｂの膜厚に関係なく、表面
に小さな多数の凹凸を有した多結晶シリコン膜６ｂ、８
ｂを形成することかできる。
上１および第２のＢＰＳＧ膜２２全２２に等方性のエツ
チング処理により小さな多数の凹凸を形成した後、この
第１および第２のＢＰＳＧ膜２１膜上１上に第１の多結
晶シリコン膜６ｂおよび第２の多結晶シリコン膜８ｂか
らなるストレージノード９ｂを形成することにより、ス
トレージノード９ｂの表面に容易に安定して小さな多数
の凹凸を形成する。また、従来のようにストレージノー
ドとなる多結晶シリコン膜の堆積温度を限られた範囲内
で制御することなく安定した条件で第１ｉよび第２の多
結晶シリコン膜６ｂ、８ｂを堆積てき、第１および第２
の多結晶シリコン膜６ｂ、８ｂの膜厚に関係なく、表面
に小さな多数の凹凸を有した多結晶シリコン膜６ｂ、８
ｂを形成することかできる。
その結果、容易に大きな表面積を有するストし一ジノー
ド９ｂを形成することかできる。
ド９ｂを形成することかできる。
第３図（ａｌ〜（ｅ）はこの発明の第３の実施例の半導
体記憶装置の製造方法を示す工程順断面図である。
体記憶装置の製造方法を示す工程順断面図である。
第３図（ａｌに示すように、ｐ型のシリコン基板１上に
、ゲート電極となるワード線３．ゲート絶縁膜３ａおよ
びｎ“型の拡散層４からなるスイッチングトランジスタ
２を形成した後、第１の層間絶縁膜５．窒化シリコン膜
（ｓｉ３Ｎ４膜）２０を順に堆積する。そして、この窒
化シリコン膜２゜および第１の層間膜５を選択的に除去
することによりストレージノートコンタクト１６を形成
した後、このストレージノードコンタクト１６上および
窒化シリコン膜２０上に膜厚５０（ｎｍ）の導電性膜と
なるｎ′″型の第１の多結晶シリコン膜６Ｃを堆積し、
さらにこの第１の多結晶シリコン膜６Ｃ上に常圧ＣＶＤ
法により膜厚５００（ｎｍ）のＢＰＳＧ膜７を堆積する
。この際、第１の多結晶シリコン膜６Ｃ上に形成したＢ
ＰＳＧ膜７は、ステップカバレージか惑いため、ストレ
ージノートコンタクト１６内に下部に空洞１５か生じる
。
、ゲート電極となるワード線３．ゲート絶縁膜３ａおよ
びｎ“型の拡散層４からなるスイッチングトランジスタ
２を形成した後、第１の層間絶縁膜５．窒化シリコン膜
（ｓｉ３Ｎ４膜）２０を順に堆積する。そして、この窒
化シリコン膜２゜および第１の層間膜５を選択的に除去
することによりストレージノートコンタクト１６を形成
した後、このストレージノードコンタクト１６上および
窒化シリコン膜２０上に膜厚５０（ｎｍ）の導電性膜と
なるｎ′″型の第１の多結晶シリコン膜６Ｃを堆積し、
さらにこの第１の多結晶シリコン膜６Ｃ上に常圧ＣＶＤ
法により膜厚５００（ｎｍ）のＢＰＳＧ膜７を堆積する
。この際、第１の多結晶シリコン膜６Ｃ上に形成したＢ
ＰＳＧ膜７は、ステップカバレージか惑いため、ストレ
ージノートコンタクト１６内に下部に空洞１５か生じる
。
次に、第３図（ｂｌに示すように、熱処理を行わない状
態でＢＰＳＧ膜７の表面にフッ化水素（ＨＦ）およびフ
ッ化アンモニウム（ＮＨ，Ｆ）か１対２０の混合液で３
分間のエツチング処理を行う。これにより、ＢＰＳＧ膜
７の表面に小さな多数の凸凹を形成する。この際、空洞
１５上のＢＰＳＧ膜７は、他の領域のＢＰＳＧ膜７に比
較して、密度か疎になっているため、この部分のＢＰＳ
Ｇ膜７が特に早くエツチングされることにより、ストレ
ージノートコンタクト１６の上部のＢＰＳＧ膜７は除去
され、自己整合的にストレージノートコンタクト１６を
開口することかできる。
態でＢＰＳＧ膜７の表面にフッ化水素（ＨＦ）およびフ
ッ化アンモニウム（ＮＨ，Ｆ）か１対２０の混合液で３
分間のエツチング処理を行う。これにより、ＢＰＳＧ膜
７の表面に小さな多数の凸凹を形成する。この際、空洞
１５上のＢＰＳＧ膜７は、他の領域のＢＰＳＧ膜７に比
較して、密度か疎になっているため、この部分のＢＰＳ
Ｇ膜７が特に早くエツチングされることにより、ストレ
ージノートコンタクト１６の上部のＢＰＳＧ膜７は除去
され、自己整合的にストレージノートコンタクト１６を
開口することかできる。
その後、すぐにストレージノートコンタクト１６内の第
１の多結晶シリコン膜６Ｃ上およびＢＰＳＧ膜７上に、
導電性膜となるｎ９型の第２の多結晶シリコン膜８Ｃを
堆積する。これにより第２の多結晶シリコン膜８Ｃの表
面に多数の凹凸を形成する。その後、第３図ｔｃ）に示
すように、第２の多結晶シリコン膜８ｃ、ＢＰＳＧ膜７
および第１の多結晶シリコン膜６Ｃを順次エツチングし
てパターンニングする。
１の多結晶シリコン膜６Ｃ上およびＢＰＳＧ膜７上に、
導電性膜となるｎ９型の第２の多結晶シリコン膜８Ｃを
堆積する。これにより第２の多結晶シリコン膜８Ｃの表
面に多数の凹凸を形成する。その後、第３図ｔｃ）に示
すように、第２の多結晶シリコン膜８ｃ、ＢＰＳＧ膜７
および第１の多結晶シリコン膜６Ｃを順次エツチングし
てパターンニングする。
次に、第３図（ｄ）に示すように、第１の多結晶シリコ
ン膜６Ｃと第２の多結晶シリコン膜８Ｃとの間に残置さ
せたＢＰＳＧ膜７をフッ化水素（ＨＦ）およびフッ化ア
ンモニウム（ＮＨ，Ｆ）か１対２０の混合液でエツチン
グ除去する。これによりストレージノード９ｃを形成す
る。
ン膜６Ｃと第２の多結晶シリコン膜８Ｃとの間に残置さ
せたＢＰＳＧ膜７をフッ化水素（ＨＦ）およびフッ化ア
ンモニウム（ＮＨ，Ｆ）か１対２０の混合液でエツチン
グ除去する。これによりストレージノード９ｃを形成す
る。
その後、第３図（ｅ）に示すように、ストレージノード
９ｃの表面に容量絶縁膜１０．プレート電極１１、第２
の層間絶縁膜１２を順次形成した後、ビット線コンタク
ト１７を開口してビット線１３を形成する。
９ｃの表面に容量絶縁膜１０．プレート電極１１、第２
の層間絶縁膜１２を順次形成した後、ビット線コンタク
ト１７を開口してビット線１３を形成する。
以上第３の実施例によれば、ＢＰＳＧ膜７の表面にエツ
チング処理により容易に小さな多数の凹凸を形成した後
、このＢＰＳＧ膜７上に第２の多結晶シリコン膜８Ｃを
堆積させることにより、第２の多結晶シリコン膜８Ｃの
表面に容易に安定して小さな多数の凹凸を形成する。ま
た、従来のようにストレーンノードとなる多結晶シリコ
ン膜の堆積温度を限られた範囲内で制御することなく、
安定した条件で第１および第２の多結晶ソリコン膜６ｂ
、８ｂを堆積することにより、第１および第２の多結晶
シリコン膜６ｂ、８ｂの膜厚に関係なく、表面に小さな
多数の凹凸を有した多結晶シリコン膜６ｂ、８ｂを形成
することかできる。その結果、容易に大きな表面積を有
するストレージノード９ｃを形成することができる。
チング処理により容易に小さな多数の凹凸を形成した後
、このＢＰＳＧ膜７上に第２の多結晶シリコン膜８Ｃを
堆積させることにより、第２の多結晶シリコン膜８Ｃの
表面に容易に安定して小さな多数の凹凸を形成する。ま
た、従来のようにストレーンノードとなる多結晶シリコ
ン膜の堆積温度を限られた範囲内で制御することなく、
安定した条件で第１および第２の多結晶ソリコン膜６ｂ
、８ｂを堆積することにより、第１および第２の多結晶
シリコン膜６ｂ、８ｂの膜厚に関係なく、表面に小さな
多数の凹凸を有した多結晶シリコン膜６ｂ、８ｂを形成
することかできる。その結果、容易に大きな表面積を有
するストレージノード９ｃを形成することができる。
また、第３図ｆｂｌに示す工程で、ストレージノートコ
ンタクト１６上のＢＰＳＧ膜７をエツチング速度の違い
により除去することにより自己整合的にストレージノー
ドコンタクトＩ６を開口する。
ンタクト１６上のＢＰＳＧ膜７をエツチング速度の違い
により除去することにより自己整合的にストレージノー
ドコンタクトＩ６を開口する。
したかって、この場合、フォトリソグラフィ工程を増加
させる必要がない。
させる必要がない。
なお、第１の実施例では、第１図（Ｃ１に示す工程にお
いて、ＢＰＳＧ膜７の表面に凹凸を形成する際、フッ化
水素（ＨＦ）およびフッ化アンモニウム（ＮＨ，Ｆ）の
混合液を用いたエツチング処理を行ったか、フッ化炭素
（ＣＦ４）および酸素（０□）なとの混合ガスプラズマ
を用いたケミカルドライエツチング処理を行っても良い
。この際、第１の多結晶シリコン膜６ａもエツチングさ
れるか問題はない。
いて、ＢＰＳＧ膜７の表面に凹凸を形成する際、フッ化
水素（ＨＦ）およびフッ化アンモニウム（ＮＨ，Ｆ）の
混合液を用いたエツチング処理を行ったか、フッ化炭素
（ＣＦ４）および酸素（０□）なとの混合ガスプラズマ
を用いたケミカルドライエツチング処理を行っても良い
。この際、第１の多結晶シリコン膜６ａもエツチングさ
れるか問題はない。
また、第２の実施例では、第２図（ａ）に示す工程にお
いて、第１のＢＰＳＧ膜２１膜室１に凹凸を形成する際
のエツチング処理は、この第１のＢＰＳＧ膜２１膜室１
シリコン膜２０上に堆積した直後の状態で行ったか、堆
積した直後の第１のＢＰＳＧ膜２１膜室１層に、僅かに
フッ化炭素（ＣＦ４）および酸素（０２）なとの混合ガ
スプラズマを用いて反応性イオンエツチングを施した後
、フッ化水素（ＨＦ）およびフッ化アンモニウム（ＮＨ
，Ｆ）か１対２０の混合液でエツチングすると効果的に
凹凸を形成することかできる。また、フッ化炭素（ＣＦ
、 ）および酸素（０２）なとの混合ガスプラズマを用
いたケミカルトライエツチング処理のみにより第１のＢ
ＰＳＧ膜２１の表面に小さな多数の凹凸を形成しても良
い。また、第２のＢＰＳＧ膜２２の表面に凹凸を形成す
る際も上述環１のＢＰＳＧ膜２Ｉと同様である。
いて、第１のＢＰＳＧ膜２１膜室１に凹凸を形成する際
のエツチング処理は、この第１のＢＰＳＧ膜２１膜室１
シリコン膜２０上に堆積した直後の状態で行ったか、堆
積した直後の第１のＢＰＳＧ膜２１膜室１層に、僅かに
フッ化炭素（ＣＦ４）および酸素（０２）なとの混合ガ
スプラズマを用いて反応性イオンエツチングを施した後
、フッ化水素（ＨＦ）およびフッ化アンモニウム（ＮＨ
，Ｆ）か１対２０の混合液でエツチングすると効果的に
凹凸を形成することかできる。また、フッ化炭素（ＣＦ
、 ）および酸素（０２）なとの混合ガスプラズマを用
いたケミカルトライエツチング処理のみにより第１のＢ
ＰＳＧ膜２１の表面に小さな多数の凹凸を形成しても良
い。また、第２のＢＰＳＧ膜２２の表面に凹凸を形成す
る際も上述環１のＢＰＳＧ膜２Ｉと同様である。
この発明の半導体記憶装置の製造方法によれば、従来の
ように電荷蓄積電極となる導電性膜である多結晶シリコ
ン膜の堆積温度を限られた範囲内で制御することにより
多結晶シリコン膜の表面に凹凸を形成するのではなく、
被堆積膜の表面に形成した凹凸を導電性膜の表面に転写
することにより、表面に多数の凹凸を有する導電性膜を
形成でき、容易に表面積を増大させた導電性膜を形成す
ることができる。
ように電荷蓄積電極となる導電性膜である多結晶シリコ
ン膜の堆積温度を限られた範囲内で制御することにより
多結晶シリコン膜の表面に凹凸を形成するのではなく、
被堆積膜の表面に形成した凹凸を導電性膜の表面に転写
することにより、表面に多数の凹凸を有する導電性膜を
形成でき、容易に表面積を増大させた導電性膜を形成す
ることができる。
したかって、被堆積膜上に安定な条件でしかも任意の膜
厚の導電性膜を堆積てきるにもかかわらず、表面に多数
の凹凸を有する導電性膜を容易に得ることかでき、これ
により、導電性膜の表面積を増大させ、蓄積容量の大き
な電荷蓄積電極を得るニーとができ、その工業的価値は
極めて大きい。
厚の導電性膜を堆積てきるにもかかわらず、表面に多数
の凹凸を有する導電性膜を容易に得ることかでき、これ
により、導電性膜の表面積を増大させ、蓄積容量の大き
な電荷蓄積電極を得るニーとができ、その工業的価値は
極めて大きい。
第１図（ａ）〜げ）はこの発明の第１の実施例の半導体
記憶装置の製造方法を示す工程順断面図、第２図（ａ）
〜＋ｇ）はこの発明の第２の実施例の半導体記憶装置の
製造方法を示す工程順断面図、第３図（ａ）〜（ｅ）は
この発明の第３の実施例の半導体記憶装置の製造方法を
示す工程順断面図、第４図は従来の半導体記憶装置の製
造方法を適用した半導体記憶装置の蓄積容量と、同半導
体記憶装置を構成する電荷蓄積電極となる多結晶シリコ
ン膜の堆積温度と、この多結晶シリコン膜の表面積との
関係を示す図である。 ７．２１．２２−ＢＰＳＧ膜（被堆積膜） 、６ａ。 ６ｂ、６ｃ、８ａ、８ｂ、８ｃ・−・多結晶ノリコン膜
（導電性膜）、９ａ、９ｂ、９ｃ・・・ストレージノー
ド（蓄積電極） 特許出願人 松下電器産業株式会社 −−−−ノ 代理人 弁理士 官弁暎夫−１，−ユ Ｅ ：’−’−−＝ 第１図 ６４３ａ４ ．９ａ ３１６ ４３３ａ４１７ 閃 ＾ ロ υ 第２図 第２図 １１１０ ９ｂ ２ 第３図 ３ ６Ｃ１６４３ａ３４ １７ 第４図 ｒゝ 惟種！ｌＬ泉（°Ｃ） 手続補正書□ 平成 ３年 ３月１５日
記憶装置の製造方法を示す工程順断面図、第２図（ａ）
〜＋ｇ）はこの発明の第２の実施例の半導体記憶装置の
製造方法を示す工程順断面図、第３図（ａ）〜（ｅ）は
この発明の第３の実施例の半導体記憶装置の製造方法を
示す工程順断面図、第４図は従来の半導体記憶装置の製
造方法を適用した半導体記憶装置の蓄積容量と、同半導
体記憶装置を構成する電荷蓄積電極となる多結晶シリコ
ン膜の堆積温度と、この多結晶シリコン膜の表面積との
関係を示す図である。 ７．２１．２２−ＢＰＳＧ膜（被堆積膜） 、６ａ。 ６ｂ、６ｃ、８ａ、８ｂ、８ｃ・−・多結晶ノリコン膜
（導電性膜）、９ａ、９ｂ、９ｃ・・・ストレージノー
ド（蓄積電極） 特許出願人 松下電器産業株式会社 −−−−ノ 代理人 弁理士 官弁暎夫−１，−ユ Ｅ ：’−’−−＝ 第１図 ６４３ａ４ ．９ａ ３１６ ４３３ａ４１７ 閃 ＾ ロ υ 第２図 第２図 １１１０ ９ｂ ２ 第３図 ３ ６Ｃ１６４３ａ３４ １７ 第４図 ｒゝ 惟種！ｌＬ泉（°Ｃ） 手続補正書□ 平成 ３年 ３月１５日
Claims (3)
- （１）電荷蓄積電極となる導電性膜を堆積するべき被堆
積膜の表面に多数の凹凸を形成する工程と、この表面に
多数の凹凸を形成した被堆積膜上に導電性膜を形成する
工程と、 前記被堆積膜を除去する工程とを含む半導体記憶装置の
製造方法。 - （２）前記被堆積膜として不純物を含む酸化珪素膜を用
い、この不純物を含む酸化珪素膜の表面に等方性のエッ
チング処理を施すことにより、前記酸化珪素膜の表面に
多数の凹凸を形成することを特徴とする請求項（１）記
載の半導体記憶装置の製造方法。 - （３）前記導電性膜として多結晶シリコン膜を用いるこ
とを特徴とする請求項（１）記載の半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324636A JPH04192461A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324636A JPH04192461A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192461A true JPH04192461A (ja) | 1992-07-10 |
Family
ID=18168043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324636A Pending JPH04192461A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100263477B1 (ko) * | 1997-09-30 | 2000-08-01 | 김영환 | 커패시터의제조방법 |
| KR100399915B1 (ko) * | 1996-06-28 | 2004-07-23 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
-
1990
- 1990-11-26 JP JP2324636A patent/JPH04192461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399915B1 (ko) * | 1996-06-28 | 2004-07-23 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| KR100263477B1 (ko) * | 1997-09-30 | 2000-08-01 | 김영환 | 커패시터의제조방법 |
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