JPH04192925A - データパルス発生装置 - Google Patents
データパルス発生装置Info
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- JPH04192925A JPH04192925A JP2326287A JP32628790A JPH04192925A JP H04192925 A JPH04192925 A JP H04192925A JP 2326287 A JP2326287 A JP 2326287A JP 32628790 A JP32628790 A JP 32628790A JP H04192925 A JPH04192925 A JP H04192925A
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- JP
- Japan
- Prior art keywords
- signal
- level
- data
- counting
- counter
- Prior art date
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- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データパルス発生装置に関し、特に、第１
および第２のレベルを有する与えられたデータ信号に基
づいて決定される数のパルスを発生するデータパルス発
生装置に関する。
および第２のレベルを有する与えられたデータ信号に基
づいて決定される数のパルスを発生するデータパルス発
生装置に関する。
［従来の技術］
デジタル素子により構成されたフェーズロックドループ
回路（以下ｒＰＬＬ回路」という）は、アナログＰＬＬ
回路と比較して、使用部品によるバラつきが少なく、無
調整で所望の特性が得られるなどの利点を有しているた
め、近年では多くの回路が提案されている。
回路（以下ｒＰＬＬ回路」という）は、アナログＰＬＬ
回路と比較して、使用部品によるバラつきが少なく、無
調整で所望の特性が得られるなどの利点を有しているた
め、近年では多くの回路が提案されている。
第３図は、従来のデジタルＰＬＬ回路のブロック図であ
る。このＰＬＬ回路は、特開平１−１２３５２５に見ら
れる。したがって、第３図に示したデジタルＰＬＬ回路
では、発振器によって発生されたマスタークロック信号
ＭＣＫと、信号ＭＣＫを分周することによって得られる
ＰＬＬクロック信号ＰＬＬＣＫと、デジタル再生信号Ｐ
ＢＳＧとを必要としており、これらの３つのクロック信
号を扱う必要があるため、回路構成が複雑となっていた
。
る。このＰＬＬ回路は、特開平１−１２３５２５に見ら
れる。したがって、第３図に示したデジタルＰＬＬ回路
では、発振器によって発生されたマスタークロック信号
ＭＣＫと、信号ＭＣＫを分周することによって得られる
ＰＬＬクロック信号ＰＬＬＣＫと、デジタル再生信号Ｐ
ＢＳＧとを必要としており、これらの３つのクロック信
号を扱う必要があるため、回路構成が複雑となっていた
。
一方、従来のデジタルＰＬＬ回路の他の例として、デジ
タル再生信号ＰＢＳＧのＨレベルの期間およびＬレベル
の期間を１つのカウンタによりカウントする回路も知ら
れている。すなわち、デジタル再生信号ＰＢＳＧのＨレ
ベルの時間長さおよびＬレベルの時間長さが１つのカウ
ンタによって検出され、検出された時間長さに基づく数
のパルスが発生される。
タル再生信号ＰＢＳＧのＨレベルの期間およびＬレベル
の期間を１つのカウンタによりカウントする回路も知ら
れている。すなわち、デジタル再生信号ＰＢＳＧのＨレ
ベルの時間長さおよびＬレベルの時間長さが１つのカウ
ンタによって検出され、検出された時間長さに基づく数
のパルスが発生される。
［発明が解決しようとする課題］
このように、従来のデジタルＰＬＬ回路では、デジタル
再生信号ＰＢＳＧのＨレベルの時間長さおよびＬレベル
の時間長さの検出が、１つのカウンタによるカウント動
作により行われている。したがって、カウンタは１つの
レベルのカウント動作を終了した直後に、もう一方のレ
ベルのカウント動作を開始する必要かある。したがって
、カウンタの出力に設けられたラッチ回路により、カウ
ント結果を示すデータを極めて短時間でラッチする必要
がある。しかしながら、デジタルＰＬＬ回路において、
データを精度よく得るためには、内部で使用するマスタ
ークロック信号、すなわちカウンタを駆動するクロック
信号の周波数を高くする必要がある。このことは、前述
のラッチ回路か極めて短い時間内にカウンタによるカウ
ント結果を示すデータを保持する必要があることを意味
する。ラッチに要する時間が短くなればなるほど、誤っ
てデータがラッチされる恐れが生じ、場合によってはデ
ータのラッチが行なわれないことも生じる。その結果、
デジタルＰＬＬ回路の誤動作が引起こされる。
再生信号ＰＢＳＧのＨレベルの時間長さおよびＬレベル
の時間長さの検出が、１つのカウンタによるカウント動
作により行われている。したがって、カウンタは１つの
レベルのカウント動作を終了した直後に、もう一方のレ
ベルのカウント動作を開始する必要かある。したがって
、カウンタの出力に設けられたラッチ回路により、カウ
ント結果を示すデータを極めて短時間でラッチする必要
がある。しかしながら、デジタルＰＬＬ回路において、
データを精度よく得るためには、内部で使用するマスタ
ークロック信号、すなわちカウンタを駆動するクロック
信号の周波数を高くする必要がある。このことは、前述
のラッチ回路か極めて短い時間内にカウンタによるカウ
ント結果を示すデータを保持する必要があることを意味
する。ラッチに要する時間が短くなればなるほど、誤っ
てデータがラッチされる恐れが生じ、場合によってはデ
ータのラッチが行なわれないことも生じる。その結果、
デジタルＰＬＬ回路の誤動作が引起こされる。
この発明は、上記のような課題を解決するために成され
たもので、第１および第２のレベルを有する与えられた
データ信号に基づいて決定される数のパルスを発生する
データパルス発生装置において、高速動作において誤動
作が発生するのを防ぐことを目的とする。
たもので、第１および第２のレベルを有する与えられた
データ信号に基づいて決定される数のパルスを発生する
データパルス発生装置において、高速動作において誤動
作が発生するのを防ぐことを目的とする。
［課題を解決するための手段］
この発明に係るデータパルス発生装置は、第１および第
２のレベルを有する与えられたデータ信号に基づいて決
定される数のパルスを発生する。
２のレベルを有する与えられたデータ信号に基づいて決
定される数のパルスを発生する。
データ信号は、第１のレベルの持続時間長さおよび第２
のレベルの持続時間長さによってデータを規定している
。このデータパルス発生装置は、与えられたデータ信号
よりも高い周波数を有するクロック信号を発生するタロ
ツク信号発生手段と、与えられたデータ信号に応答して
、与えられたデータ信号のレベルが変化するタイミング
を検出する変化タイミング検出手段と、変化タイミング
検出手段に応答して、与えられたデータ信号の第１のレ
ベル期間におけるクロック信号を計数する第１の計数手
段と、変化タイミング検出手段に応答して、与えられた
データ信号の第２のレベル期間におけるクロック信号を
計数する第２の計数手段と、クロック信号に応答して、
第１および第２の計数手段内に保持されたデータを交互
に選択する選択手段と、クロック信号を受けるように接
続され、選択手段によって選択されたデータに基づいた
数のクロックパルスを発生するパルス発生手段とを含む
。
のレベルの持続時間長さによってデータを規定している
。このデータパルス発生装置は、与えられたデータ信号
よりも高い周波数を有するクロック信号を発生するタロ
ツク信号発生手段と、与えられたデータ信号に応答して
、与えられたデータ信号のレベルが変化するタイミング
を検出する変化タイミング検出手段と、変化タイミング
検出手段に応答して、与えられたデータ信号の第１のレ
ベル期間におけるクロック信号を計数する第１の計数手
段と、変化タイミング検出手段に応答して、与えられた
データ信号の第２のレベル期間におけるクロック信号を
計数する第２の計数手段と、クロック信号に応答して、
第１および第２の計数手段内に保持されたデータを交互
に選択する選択手段と、クロック信号を受けるように接
続され、選択手段によって選択されたデータに基づいた
数のクロックパルスを発生するパルス発生手段とを含む
。
［作用］
この発明におけるデータパルス発生装置では、第１およ
び第２の計数手段が、与えられたデータ信号の第１およ
び第２のレベル期間におけるクロック信号を計数するた
め交互に計数動作を行なう。
び第２の計数手段が、与えられたデータ信号の第１およ
び第２のレベル期間におけるクロック信号を計数するた
め交互に計数動作を行なう。
すなわち、第１および第２の計数手段のうち、−方が計
数動作を行なっているときに他方が計数動作を行なう必
要がない。したがって、他方の計数動作が終了するまで
、一方の計数結果を示すデータを残しておくことができ
るので、高速動作の下で計数結果を示すデータを計数手
段から取出す際に、誤ったデータが取出されるのが防が
れる。
数動作を行なっているときに他方が計数動作を行なう必
要がない。したがって、他方の計数動作が終了するまで
、一方の計数結果を示すデータを残しておくことができ
るので、高速動作の下で計数結果を示すデータを計数手
段から取出す際に、誤ったデータが取出されるのが防が
れる。
［発明の実施例］
第１図は、この発明の一実施例を示すデジタルＰＬＬ回
路のブロック図である。また、第２図は、第１図に示し
たデジタルＰＬＬ回路の動作を説明するためのタイミン
グ図である。第１図および第２図を参照して、以下にこ
のデジタルＰＬＬ回路が一例としてデジタルオーディオ
テープレコーダ（Ｄ Ａ Ｔ）に適用された場合の動作
について説明する。
路のブロック図である。また、第２図は、第１図に示し
たデジタルＰＬＬ回路の動作を説明するためのタイミン
グ図である。第１図および第２図を参照して、以下にこ
のデジタルＰＬＬ回路が一例としてデジタルオーディオ
テープレコーダ（Ｄ Ａ Ｔ）に適用された場合の動作
について説明する。
デジタル再生信号ＰＢＳＧは、ＮＲＺＩ変換された信号
であり、１つのレベル（ＨレベルまたはＬレベル）が予
め定められた周期Ｔの整数倍の時間長さを有する。ここ
で、Ｔはマスタークロック信号ＭＣＫの周期の８分の１
の時間長さに相当する。信号ＰＢＳＧは、最も短い時間
長さとして１Ｔを有し、最も長い時間長さとして４Ｔを
有する。
であり、１つのレベル（ＨレベルまたはＬレベル）が予
め定められた周期Ｔの整数倍の時間長さを有する。ここ
で、Ｔはマスタークロック信号ＭＣＫの周期の８分の１
の時間長さに相当する。信号ＰＢＳＧは、最も短い時間
長さとして１Ｔを有し、最も長い時間長さとして４Ｔを
有する。
この信号ＰＢＳＧは、２つの信号レベルが同期信号（’
５ＹＮＣ）パターン、すなわちＩＴ、４Ｔ。
５ＹＮＣ）パターン、すなわちＩＴ、４Ｔ。
４Ｔ、ＩＴの順に交互に続く信号であり、その変換前の
フォーマットが次の表１および表２に示される。ここで
、表１はＤＡＴブロックフォーマットを示し、表２はナ
インデータエリアのＷｌ、Ｗ２フォーマットを示してい
る。
フォーマットが次の表１および表２に示される。ここで
、表１はＤＡＴブロックフォーマットを示し、表２はナ
インデータエリアのＷｌ、Ｗ２フォーマットを示してい
る。
表１
Ｗ１＋Ｗ２＝Ｐ
（以下余白）
信号ＰＢＳＧは、立上りエツジ検出回路２１および立下
りエツジ検出回路２２と、シフトレジスタ２８とに与え
られる。マスタークロック発振器２０がマスタークロッ
ク信号ＭＣＫを発生し、それを立上りエツジ検出回路２
１および立下りエツジ検出回路２２に与える。したがっ
て、検出回路２１および２２は、信号ＰＰ５Ｇの立上り
および立下りを示す信号ａおよびｂをそれぞれ発生する
。
りエツジ検出回路２２と、シフトレジスタ２８とに与え
られる。マスタークロック発振器２０がマスタークロッ
ク信号ＭＣＫを発生し、それを立上りエツジ検出回路２
１および立下りエツジ検出回路２２に与える。したがっ
て、検出回路２１および２２は、信号ＰＰ５Ｇの立上り
および立下りを示す信号ａおよびｂをそれぞれ発生する
。
シフトレジスタ２８は、クロック信号ＭＣＫに応答して
、再生信号ＰＢＳＧを遅延させる。遅延信号２Ｑは、信
号ＭＣＫの２周期の時間長さだけ遅延される。同様に、
信号３Ｑは３周期の時間長さだけ遅延され、信号５Ｑは
５周期の時間長さだけ遅延される。シフトレジスタ２８
から出力される信号２Ｑおよび３Ｑは、２人力ＥＸＯＲ
ゲート２９に与えられる。
、再生信号ＰＢＳＧを遅延させる。遅延信号２Ｑは、信
号ＭＣＫの２周期の時間長さだけ遅延される。同様に、
信号３Ｑは３周期の時間長さだけ遅延され、信号５Ｑは
５周期の時間長さだけ遅延される。シフトレジスタ２８
から出力される信号２Ｑおよび３Ｑは、２人力ＥＸＯＲ
ゲート２９に与えられる。
Ｈカウンタ２３は、能動化端子Ｅを介して信号３Ｑを受
ける。Ｈカウンタ２３は、信号３Ｑが高レベルの時にカ
ウント動作を行ない、低レベルの時にカウント動作を停
止する。Ｌカウンタ２４は、能動化端子Ｅを介して信号
３Ｑを受ける。Ｌカウンタ２４は、信号３Ｑが高レベル
の時にカウント動作を行ない、低レベルの時にカウント
動作を停止する。Ｈカウンタ２３およびＬカウンタ２４
は、マスタークロック信号ＭＣＫにより駆動される。
ける。Ｈカウンタ２３は、信号３Ｑが高レベルの時にカ
ウント動作を行ない、低レベルの時にカウント動作を停
止する。Ｌカウンタ２４は、能動化端子Ｅを介して信号
３Ｑを受ける。Ｌカウンタ２４は、信号３Ｑが高レベル
の時にカウント動作を行ない、低レベルの時にカウント
動作を停止する。Ｈカウンタ２３およびＬカウンタ２４
は、マスタークロック信号ＭＣＫにより駆動される。
Ｈカウンタ２３は、リセット端子Ｒを介して与えられる
信号ａに応答してリセットされた後、マスタークロック
信号ＭＣＫにより駆動される。同様に、Ｌカウンタ２４
も、リセット端子Ｒを介して与えられる信号すに応答し
てリセットされた後、マスタークロツタ信号ＭＣＫによ
り駆動される。
信号ａに応答してリセットされた後、マスタークロック
信号ＭＣＫにより駆動される。同様に、Ｌカウンタ２４
も、リセット端子Ｒを介して与えられる信号すに応答し
てリセットされた後、マスタークロツタ信号ＭＣＫによ
り駆動される。
シフトレジスタ２８から発生される出力信号３Ｑおよび
３Ｑは、互いに反転されているので、したがってＨカウ
ンタ２３およびＬカウンタ２４は交互に動作することに
なる。すなわち、Ｈカウンタ２３およびＬカウンタ２４
は、第２図に示すような出力信号ｅおよびｆを交互に発
生する。信号ｅは、この例ではリセットされた後８つの
クロックパルスをカウントし、値「８」を保持する。Ｌ
カウンタ２４は、この例ではリセットされた後３２個の
クロックパルスをカウントし、値「３２Ｊを保持する。
３Ｑは、互いに反転されているので、したがってＨカウ
ンタ２３およびＬカウンタ２４は交互に動作することに
なる。すなわち、Ｈカウンタ２３およびＬカウンタ２４
は、第２図に示すような出力信号ｅおよびｆを交互に発
生する。信号ｅは、この例ではリセットされた後８つの
クロックパルスをカウントし、値「８」を保持する。Ｌ
カウンタ２４は、この例ではリセットされた後３２個の
クロックパルスをカウントし、値「３２Ｊを保持する。
Ｈラッチ回路２５は、シフトレジスタ２８から発生され
る信号１石に応答して、Ｈカウンタ２３からの出力信号
ｅをラッチする。したがって、この例では出力値「８」
がラッチされる。同様に、Ｌラッチ回路２６は、シフト
レジスタ２８から発生される信号５Ｑに応答して、Ｌカ
ウンタ２４からの出力信号ｆをラッチする。すなわち、
この例では値「３２」がラッチされる。ラッチされた信
号ｌおよびｊはマルチプレクサ（ＭＰＸ）２７に与えら
れる。
る信号１石に応答して、Ｈカウンタ２３からの出力信号
ｅをラッチする。したがって、この例では出力値「８」
がラッチされる。同様に、Ｌラッチ回路２６は、シフト
レジスタ２８から発生される信号５Ｑに応答して、Ｌカ
ウンタ２４からの出力信号ｆをラッチする。すなわち、
この例では値「３２」がラッチされる。ラッチされた信
号ｌおよびｊはマルチプレクサ（ＭＰＸ）２７に与えら
れる。
マルチプレクサ２７は、シフトレジスタ２８からの信号
５Ｑに応答して、信号ｉおよびｊの一方を交互に選択す
る。マルチプレクサ２７によって選択された信号には、
テーブルＲＯＭ３０にアドレス信号として与えられる。
５Ｑに応答して、信号ｉおよびｊの一方を交互に選択す
る。マルチプレクサ２７によって選択された信号には、
テーブルＲＯＭ３０にアドレス信号として与えられる。
テーブルＲＯＭ３０内には、次の表３に示したデータか
記憶されている。
記憶されている。
表３
信号ｋがデシマルのアドレス値として与えられるので、
それによって指定されたデータ（デシマル）が読出され
る。たとえば、信号にの値が「３」ないし「１２」のい
ずれかであるとき、出力データとして「１」が読出され
る。また、信号にの値が「１３」ないし「２０」のとき
には、データ「２」が読み出される。このようにして、
再生信号ＰＢＳＧの時間長さＩＴ、２Ｔ、３Ｔ、４Ｔの
カウント結果に基づいてデータ「１」ないし「４」が読
出されるので、再生信号ＰＢＳＧおよびマスタークロッ
ク信号ＭＣＫに多少のジッタが存在していてもその誤差
を十分に吸収することができる。
それによって指定されたデータ（デシマル）が読出され
る。たとえば、信号にの値が「３」ないし「１２」のい
ずれかであるとき、出力データとして「１」が読出され
る。また、信号にの値が「１３」ないし「２０」のとき
には、データ「２」が読み出される。このようにして、
再生信号ＰＢＳＧの時間長さＩＴ、２Ｔ、３Ｔ、４Ｔの
カウント結果に基づいてデータ「１」ないし「４」が読
出されるので、再生信号ＰＢＳＧおよびマスタークロッ
ク信号ＭＣＫに多少のジッタが存在していてもその誤差
を十分に吸収することができる。
テーブルＲＯＭ３０から読出されたデータはラッチ回路
３１に与えられる。ラッチ回路３１は、ＥＸＯＲゲート
２９の出力信号【に応答して、与えられたデータをラッ
チする。このラッチは、集櫃回路の最高動作周波数付近
での誤動作を伴わない十分なセットアットタイムおよび
ホールドタイムにて行なわれる。ラッチされたデータは
ダウンカウンタ３２に与えられる。
３１に与えられる。ラッチ回路３１は、ＥＸＯＲゲート
２９の出力信号【に応答して、与えられたデータをラッ
チする。このラッチは、集櫃回路の最高動作周波数付近
での誤動作を伴わない十分なセットアットタイムおよび
ホールドタイムにて行なわれる。ラッチされたデータは
ダウンカウンタ３２に与えられる。
ダウンカウンタ３２は、ＬＯＡＤ端子を介して与えられ
る信号Ｔに応答して、与えられたデータをロードする。
る信号Ｔに応答して、与えられたデータをロードする。
すなわち、与えられたデータが初期値として設定される
。ダウンカウンタ３２は、ロードされたデータを初期値
としてカウントダウンを開始し、カウンタ圧力ＱＤない
しＱＡを４人力ＮＯＲゲート３３に与える。ＮＯＲゲー
ト３３は、与えられたデータＱｏないしＱＡのうちの全
てのデータビットがＬレベルのときのみＨレベルの信号
を出力する。したがって、ダウンカウンタ３２がロード
された後、ＮＯＲゲート３３がＨレベルの信号ｍを出力
する。その後、ダウンカウンタ３２がマスタークロック
信号ＭＣＫの反転信号によるダウンカウントを行ない、
全てのデータビットＱｏないしＱＡがＬレベルになった
とき、ＮＯＲゲート３３がＬレベルの信号を出力する。
。ダウンカウンタ３２は、ロードされたデータを初期値
としてカウントダウンを開始し、カウンタ圧力ＱＤない
しＱＡを４人力ＮＯＲゲート３３に与える。ＮＯＲゲー
ト３３は、与えられたデータＱｏないしＱＡのうちの全
てのデータビットがＬレベルのときのみＨレベルの信号
を出力する。したがって、ダウンカウンタ３２がロード
された後、ＮＯＲゲート３３がＨレベルの信号ｍを出力
する。その後、ダウンカウンタ３２がマスタークロック
信号ＭＣＫの反転信号によるダウンカウントを行ない、
全てのデータビットＱｏないしＱＡがＬレベルになった
とき、ＮＯＲゲート３３がＬレベルの信号を出力する。
Ｈレベルの信号ｍが与えられたとき、ＮＡＮＤゲート３
４はマスタークロック信号ＭＣＫを出力するが、Ｌレベ
ルの信号ｎが与えられたとき、ＮＡＮＤゲート３４は信
号ＭＣＫを出力しない。したがって、ダウンカウンタ３
２によるダウンカウント動作が行なわれている期間にお
いてのみ、ＮＡＮＤゲート３４がマスタークロック信号
ＭＣＫを通過させ、その出力信号ｎを復調回路３６に与
える。
４はマスタークロック信号ＭＣＫを出力するが、Ｌレベ
ルの信号ｎが与えられたとき、ＮＡＮＤゲート３４は信
号ＭＣＫを出力しない。したがって、ダウンカウンタ３
２によるダウンカウント動作が行なわれている期間にお
いてのみ、ＮＡＮＤゲート３４がマスタークロック信号
ＭＣＫを通過させ、その出力信号ｎを復調回路３６に与
える。
その結果、再生信号ＰＢＳＧのレベルの時間長さに基づ
いて決定される数のパルスが、復調回路３６に信号ｎと
して与えられ、これと同期して、ＮＲＺＩ変換されたデ
ータ０も復調回路３６に与えられる。
いて決定される数のパルスが、復調回路３６に信号ｎと
して与えられ、これと同期して、ＮＲＺＩ変換されたデ
ータ０も復調回路３６に与えられる。
このように、第１図に示したデジタルＰＬＬ回路では、
再生信号ＰＢＳＧのＨレベルの時間長さおよびＬレベル
の時間長さを検出するため、２つのカウンタ２３および
２４を設けたので、カウンタを交互に動作させる（また
は休止させる）ことが可能となった。したがって、カウ
ント結果を示すデータ（信号ｅおよびｆ）がカウント動
作休止中のカウンタ２３および２４内に残されており、
これをラッチ回路２５および２６が時間的に余裕をもっ
てラッチすることができるので、高速動作が要求されて
も、すなわちマスタークロック信号ＭＣＫの周波数が高
くなってもデータのラッチに要する十分な時間を確保す
ることができる。したがって、高速動作の下で誤動作の
少ないデジタルＰＬＬ回路が得られる。これに加えて、
第１図に示したデジタルＰＬＬ回路は、再生信号ＰＢＳ
Ｇおよびマスタークロック信号ＭＣＫの２つの信号のみ
を扱っているので、第３図に示したような３つの信号を
扱う回路よりも、回路構成が簡単化されていることが指
摘される。
再生信号ＰＢＳＧのＨレベルの時間長さおよびＬレベル
の時間長さを検出するため、２つのカウンタ２３および
２４を設けたので、カウンタを交互に動作させる（また
は休止させる）ことが可能となった。したがって、カウ
ント結果を示すデータ（信号ｅおよびｆ）がカウント動
作休止中のカウンタ２３および２４内に残されており、
これをラッチ回路２５および２６が時間的に余裕をもっ
てラッチすることができるので、高速動作が要求されて
も、すなわちマスタークロック信号ＭＣＫの周波数が高
くなってもデータのラッチに要する十分な時間を確保す
ることができる。したがって、高速動作の下で誤動作の
少ないデジタルＰＬＬ回路が得られる。これに加えて、
第１図に示したデジタルＰＬＬ回路は、再生信号ＰＢＳ
Ｇおよびマスタークロック信号ＭＣＫの２つの信号のみ
を扱っているので、第３図に示したような３つの信号を
扱う回路よりも、回路構成が簡単化されていることが指
摘される。
［発明の効果コ
以上のように、この発明によれば、与えられたデータ信
号の第１および第２のレベル期間におけるクロック信号
をそれぞれ計数する第１および第２の計数手段を設けた
ので、計数結果を取出すのに必要な十分な時間が確保さ
れ、したがって、高速動作において誤動作の発生を防ぐ
ことのできるデータパルス発生装置が得られた。
号の第１および第２のレベル期間におけるクロック信号
をそれぞれ計数する第１および第２の計数手段を設けた
ので、計数結果を取出すのに必要な十分な時間が確保さ
れ、したがって、高速動作において誤動作の発生を防ぐ
ことのできるデータパルス発生装置が得られた。
第１図は、この発明の一実施例を示すデジタルＰＬＬ回
路のブロック図である。第２図は、第１図に示した回路
の動作を説明するためのタイミング図である。第３図は
、従来のデジタルＰＬＬ回路のブロック図である。 図において、２０はマスタークロック発振器、２１は立
上りエツジ検出回路、２２は立下りエツジ検出回路、２
３はＨカウンタ、２４はＬカウンタ、２５はＨラッチ回
路、２６はＬラッチ回路、２７はマルチプレクサである
。
路のブロック図である。第２図は、第１図に示した回路
の動作を説明するためのタイミング図である。第３図は
、従来のデジタルＰＬＬ回路のブロック図である。 図において、２０はマスタークロック発振器、２１は立
上りエツジ検出回路、２２は立下りエツジ検出回路、２
３はＨカウンタ、２４はＬカウンタ、２５はＨラッチ回
路、２６はＬラッチ回路、２７はマルチプレクサである
。
Claims (1)
- 【特許請求の範囲】 第１および第２のレベルを有する与えられたデータ信
号に基づいて決定される数のパルスを発生するデータパ
ルス発生装置であって、前記データ信号は、第１のレベ
ルの持続時間長さおよび第２のレベルの持続時間長さに
よってデータを規定している、そのようなデータパルス
発生装置であって、 与えられたデータ信号よりも高い周波数を有するクロッ
ク信号を発生するクロック信号発生手段と、 与えられたデータ信号に応答して、与えられたデータ信
号のレベルが変化するタイミングを検出する変化タイミ
ング検出手段と、 前記変化タイミング検出手段に応答して、与えられたデ
ータ信号の第１のレベル期間におけるクロック信号を計
数する第１の計数手段と、 前記変化タイミング検出手段に応答して、与えられたデ
ータ信号の第２のレベル期間におけるクロック信号を計
数する第２の計数手段と、 前記第１および第２の計数手段の出力に接続され、クロ
ック信号に応答して、前記第１および第２の計数手段内
に保持されたデータを交互に選択する選択手段と、 クロック信号を受けるように接続され、前記選択手段に
よって選択されたデータに基づいた数のクロックパルス
を発生するパルス発生手段とを含む、データパルス発生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326287A JP2689021B2 (ja) | 1990-11-27 | 1990-11-27 | データパルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326287A JP2689021B2 (ja) | 1990-11-27 | 1990-11-27 | データパルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192925A true JPH04192925A (ja) | 1992-07-13 |
| JP2689021B2 JP2689021B2 (ja) | 1997-12-10 |
Family
ID=18186085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326287A Expired - Fee Related JP2689021B2 (ja) | 1990-11-27 | 1990-11-27 | データパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689021B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661425A (en) * | 1994-06-20 | 1997-08-26 | Sharp Kabushiki Kaisha | Digital PLL circuit |
-
1990
- 1990-11-27 JP JP2326287A patent/JP2689021B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661425A (en) * | 1994-06-20 | 1997-08-26 | Sharp Kabushiki Kaisha | Digital PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689021B2 (ja) | 1997-12-10 |
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