JPH04195440A - フレームバッファに適した半導体メモリ及びそれを用いた図形処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は所定の領域の画像データを別の領域に高速に転
送可能でフレームバッファに適した半導体メモリ及びそ
れを用いた図形処理装置に関する。 〔従来の技術〕 表示画面の各画素に対応した情報を記憶するフレームバ
ッファ内で、所定の領域のデータを別の領域に転送する
機能は、ＢＩＴＢＬＴ　（Ｂｉｔ　ＢｌｏｃｋＴｒａｎ
ｓｔｅｒ）機能と呼ばれ図形処理の基本機能として高速
性が要求されている。この機能を実現するものとして、
例えば特開昭６０−１７２０８５号公報に開示がある。 同公知技術は専用プロセッサを用いて高速処理する手法
を与えているが、画素単位で処理を進めており速度は必
ずしも十分ではない。 一方、半導体メモリの動向に着目すると、画像用デュア
ルポートメモリ　（ビデオ出力用シフト機能内蔵メモリ
）に代表されるような論理機能付メモリが注目されてお
り、例えばｒ１Ｍ世代の仕様が固まった画像用デュアル
・ボート・メモリ」日経エレクトロニクスＮｎ４３１．
ｐｐ、１１５〜１−３０に開示がある。同引例によれば
、行単位あるいはブロック単位でのデータをクリアする
機能として、フラッシュ・ライトとブロック・ライトに
ついて開示があるが、領域データの高速転送を可能にす
るような手法に関しては何ら開示はない。 〔発明が解決しようとする課題〕 」１記の従来技術では、フレームバッファ内での領域デ
ータの転送を十分高速に実行し得ないという問題があっ
た。 本発明の目的は、領域データの転送処理を高速に実行可
能な半導体メモリを提供することにある。 また、本発明の別の目的は、上記半導体メモリを用いて
高速に領域データ転送可能な図形処理装置を提供するこ
とにある。 さらに、本発明の別の目的は、上記半導体メモリへの内
蔵に適した小型のシフト手段を提供することにある。 〔課題を解決するための手段〕 上記目的を達成するために、任意ビットのシフト可能な
シフト手段と、所定ビットにのみメモリ素子への書込み
可能なマスク手段とを、半導体メモリに内蔵した。 また、上記別の目的を達成するために、」１記半導体メ
モリを適用したフレームバッファメモリと、それを制御
して領域データの転送を行わしめるプロセッサ手段とを
用いて図形処理装置を構成するようにした。 さらに、上記別の目的を達成するために、複数のシフト
手段を直列に組合せて任意ビットのシフト可能なシフト
手段を得るようにした。 〔作用〕 上記の半導体メモリでは、メモリ素子から並列に読出し
たデータを上記シフト手段にて任意ビットシフトした後
、転送先の所定の書込みビット位置にのみ書込むように
制御する。 また、上記の構成になる図形処理装置では、前記フレー
ムバッファメモリに対し１行ごとの転送を繰返し行わせ
るように制御することによって所定の領域データの転送
を行わせるようにしている。 さらに、複数のシフト手段の組合せによって任意のビッ
トのシフトを行なわしめている。 〔実施例〕 以下、図面を用いて本発明の実施例を詳細に説明する。 第１図は本発明の一実施例を示すもので、半導体メモリ
１０は、メモリセル１ｏＯ，マスクレジスタ１０１．デ
ータレジスタ１ｏ２．バレルシフタ１０３．演算器１０
４．シフトレジスタ１ｏ５゜ＲＡ　（行アドレス）デコ
ーダ１０６．ＣＡ　（列アドレス）レジスタ１ｏ７．マ
スク制御回路１０８゜演算器１０９．セレクタ１１０．
演算モードレジスタ１１１．タイミング制御回路１１２
、を内蔵している。メモリセル１００は２０４８ビット
×２０４８ビットの合計４Ｍビット分の情報を記憶する
。このメモリ素子は２０４８ｘ２０４８の画面１面分あ
るいは、２０４．８　ｘ　１０２４の画面２面分、ある
いは、１０２４ｘ１０２４の画面４面分、等種々の構成
にて使用し得るが、以下の説明では２０４８Ｘ２０４８
の１面分として使われる場合を想定して説明する。マス
クレジスタ１０１は、１行（２０４８ビット）内のどの
ビット位置に書込みを行なうかを制御する情報を記憶す
る。 データレジスタ１０２は１行分のデータを記憶する２０
４８ビットのレジスタであり、メモリから読み出された
データあるいは次に書込まれるデータを一時記憶する。 バレルシフタ１０３は、データレジスタ内の１行分のデ
ータを受け取り、０〜２０４７ビットの範囲の任意ビッ
ト数分だけデータをシフト（ローテート）する能力を持
つ。演算器１０４は、データレジスタ１０２の内容とバ
レルシフタ１０３の内容との間の演算を行なうもので、
ビットごとの論理演算あるいは、複数ビットのグループ
ごとの算術演算などの機能を持つ。シフトレジスタ１．
０５は表示用に出力されるデータの１行分を記憶するも
ので、Ｓ　Ｃ（Ｓｈｉｆｔ　Ｃ１ｏｃｋ）クロックを受
けて順次シリアル出力する。論理構成上は２０４８ビッ
トのシフトレジスタあるいは２０４８ビットのデータレ
ジスタとセレクタの組合せで実現される。ＲＡデコーダ
１０６は１１ビットのＡ、、　１０−　Ａ　Ｏ（Ａｄｄ
ｒｅｓｓ）端子を介して送られる行及び列アドレスの時
分割信号から行アドレスを取出しデコードして、メモリ
素子の１行を選択する。ＣＡレジスタ１０７は、あるア
クセスサイクルのＡＩＯ〜ＡＯ端子上の列アドレスを次
のアクセスサイクルまで一時記憶する。マスク制御回路
１０８は、Ａｌ０−ＡＯ端子から供給される列アドレス
とＣＡレジスタ１０７に記憶された以前の列アドレス情
報を用いて書込みマスク情報を生成しマスクレジスタ１
０１に送出する。演算器１０９は、ＣＡレジスタ１０７
に記憶された以前の列アドレス情報とＡＩＯ〜ＡＯ端子
から供給される列アドレス情報との演算を行ないバレル
シフタに供給するシフト量を算出する。セレクタ１１０
は、データレジスタ１０２と外部データ端子Ｄ３〜Ｄｏ
（Ｄａｔａ）の間のデータ選択を行なうもので。 データ読出し時にはデータレジスタ２０４８ビットから
４ビットを選択する。選択情報は、マスク制御回路１０
８にて列アドレスの下位２ビットを除く上位９ビットを
デコードすることにより得られる。外部からの書込み時
には、この９ビットのデコート情報はマスクレジスタ１
０１に送られ所定の４ビットに対して選択的に書込みが
行われる。 演算モードレジスタ１１１はＤ３〜Ｄｏ端子を介して書
込まれる演算モードを記憶するものである。 タイミング制御回路１１２は外部からの制御信号を受け
て内部の動作に必要なタイミング信号を生成する。外部
から与えられるタイミング信号としては、ＲＡ　Ｓ　（
Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）　、　ＣＳ　
（ｃｈｉｐ（Ｄａｔａ　　Ｔｒａｎｓｔｅｒｌｏｕｔｐ
ｕｔ　Ｅｎａｂｌｅ）、Ｓ　Ｆ、、Ｓ　Ｆ。 （ｓｐｅｃｉａｌ　Ｆｕｎｃｔｉｏｎ）　、がある。こ
こで、ＳＦｌ。 ＳＦｏは特殊アクセスを制御するもので、特に書込み時
の動作としては、語単位（４ビット）書込み、ビット単
位書込み４折半位（２０４８ビット）書込み、及び演算
モード書込み、の４通りを選択する情報として供給され
る。 第２図は、本発明の実施例としての図形処理装置の構成
概要を示したもので、システムプロセッサ１．システム
メモリ２．レンダリングプロセッサ３．フレームバッフ
ァ４．Ｚバッファ５．ビデオ制御回路６８表示装置７）
から成る。システムプロセッサ１は図形処理装置全体の
制御を司るもので、システムメモリ２上に記憶されたプ
ログラムやデータを用いて処理を進める。グラフィック
ス処理に係る座標変換処理やクリッピング処理も本プロ
セッサで実行する。レンダリングプロセッサ３はシステ
ムプロセッサ１からの制御命令を受けて、フレームバッ
ファ」−に直線や塗りつぶし図形などの種々の図形を発
生する処理を実行する。 また３次元図形の陰面消去処理を実行する際には２バツ
フア５を参照した処理を進める。フレームバッファ４は
表示画面の画素に対応する情報を記憶するものであり、
本発明に係るＢＩＴＢＬＴ機能内蔵の半導体メモリを用
いて構成される。Ｚバッファ５は、３次元図形における
各画素データの一番前面にある図形の２座標値を記憶す
るもので、陰面消去処理に用いられる。ビデオ制御回路
６はフレームバッファ４から読み出された情報から色変
換等の処理を得て表示装置７に供給するビデオ信号を生
成する。本実施例では表示装置７は表示画面への表示を
行なうものであるが、印刷装置への出力を行なう場合に
も同様の構成となる。 第３図は、第１図の実施例における半導体メモリの動作
を説明するもので、メモリ素子の１行内の所定部分を転
送する場合を示している。すなわち、転送元のデータ領
域は行アドレスＲＡ　ｓとその領域の先頭位置が列アド
レスＣＡ　ｓで特定され、転送先領域は行アドレスＲＡ
ｏと列アドレスＣＡＤ１及びＣＡｏ２を用いて定義され
る。 第４図はその動作タイムチャートを示す。第３図に示す
動作を完結するためにメモリは３回のアクセスサイクル
すなわち、転送先行の読出し、転送先行の読出し及び転
送先行への書込みを要する。 まず、読出しサイクルは一般の外部データ端子への読出
しと共通の動作であり、行アドレスで指定される１行の
データをデータレジスタ１０２に読出すと同時に、バレ
ルシフタ１０２では直前のデータレジスタ１０２の内容
のシフト処理が行なわれる。さらに演算器１０４では直
前のデータレジスタ１０２の出力と直前のバレルシフタ
１０３の出力との間の演算が実行される。第１の読出し
サイクルで行アドレスＲＡｓからの１行分のデータを読
出し、第２の読出しサイクルでは行アドレスＲＡｏから
のデータ読出しが実行される。このとき第１の読出しサ
イクルの指定された列アドレスＣＡ　ｓはＣＡレジスタ
１０７に一時記憶されており、減算器１０９では第２の
読出しサイクルで指定される列アドレスＣＡ、　ｏ　、
とＣＡレジスタ１０７に記憶された列アドレスＣＡｓの
減算が行なわれ、バレルシフタ１０３ではこの減算結果
に相当するビット数分のデータシフトが行なわれる。次
いで第３のサイクルが始まると、演算器１０４では直前
のデータレジスタ１０２の内容とバレルシフタ１０３の
内容の間で演算モードレジスタ１１１で指定される演算
が実行される。この第３のサイクルは行書込みサイクル
として指定されており、１行内のマスクレジスタ１０１
で指定されるビット位置への書込みが行なわれる。マス
クレジスタ１０１には、第２のサイクルで指定されてＣ
Ａレジスタ１０７に記憶されたＣＡｏｓと第３のサイク
ルで指定される列アドレスＣＡ　Ｄ　２とを用いて、Ｃ
Ａｏ＋からＣＡｏ２に至る部分にのみ１１１　ＩＩが他
の部分には′Ｏ″が生成される。以上３サイクルの動作
により、第３図に示す転送動作が実行される。 すなわち、第２図の構成になる図形処理装置においては
、レンダリングプロセッサ３においてフレームバッファ
４に対し上記の３サイクルを発生させるように制御する
のみで非常に高速なデータ転送が可能になる。 第５図は、バレルシフタ１０３の構成例を示す。 すなわち、１０２４ビットシフタ２０１−．５１２ビッ
トシフタ２０２．・・、４ピッ１−シフタ２０３゜２ビ
ットシフタ２０４，１ビットシフタ２０５）の合計１０
段シフタを直列に接続している。各シフタは、シフト量
レジスタ２００からの信号にて制御されており、それぞ
れシフトを行なうかそのまま通過するかを制御する。シ
フト量レジスタ２００に記憶したシフト量の各ビットの
情報はそれぞれ各シフトを制御する信号となっている。 こうして入力データは順次シフト量の各ビットの重みに
応じたシフト操作を経て出力される結果、所定ビット数
のシフトが行われることになる。一般にｎビットのバレ
ルシフタを構成するには０２個のスイッチング素子が必
要となるが、本実施例の方式では高々ｎＸｌｏｇ、ｎの
スイッチング素子で構成でき小型になる。すなわち２０
４８ビットのドレルシフタの場合には従来方式では約４
００万個の素子が必要となるのに対し本方式では約２２
０００個の′索子で済む。直列に素子を組合せるため従
来方式より低速ではあるが、半導体素子内部で構成する
ため十分高速である。また、従来方式との速度及び素子
数の差を埋める中間的な手法として本実施例では１１段
の直列構成としているが、このうちの複数シフタの機能
をまとめて並列な論理構成とすることもできる。すなわ
ち、例えば２ビット及び１ビットのシフタの組合せを代
替するものとしては、０，１，２．３ビットのシフト機
能を持つものを置けば良い。 第６図は、本発明の別の実施例を示すもので。 小型の論理構成を与えるものである。図では第１図と異
なる部分を中心に示している。バレルシフタ１０３とデ
ータレジスタ１０２の間にセレクタ３００を設け、バレ
ルシフタ１０３及び演算器１０４を１２８ビットと少な
くしたものである。 セレクタ３００はマスク制御回路１０８から供給される
列アドレスの一部のビットを用いて動作する。本実施例
では一度に１２８ビットまでのデー夕処理しか行なえな
いため第１図の実施例より低速であるが論理規模十分／
ｈさくなり実現が容易である。半導体メモリ内部で１２
８ビットの並列処理を行なうため、外部のプロセッサで
処理する従来方式よりは十分高速である。 第７図はさらに別の実施例を示す。半導体メモリ４ｏは
マスクレジスタに発生するマスクビット位置の左端と右
端を定義する左位置レジスタ、右位置レジスタ、及びバ
レルシフタのシフト量を記憶するシフト量レジスタを有
する。これらのレジスタには、演算モードレジスタ１１
１と同様に外部データ端子り、〜Ｄ、を介してデータを
セットするようにしている。マスク発生回路４０３は、
左位置レジスタ及び右位置レジスタに記憶された情報か
らマスク情報を生成する。また本実施例ではビット単位
の位置情報（左位置、右位置、シフト量）はデータ端子
経由で与えるため、アドレス端子Ａ、〜Ａ、からはワー
ド（４ビット）単位のアドレスを供給するようにしてい
る。ＣＡデコーダ４００はこのうちの列アドレスをデコ
ードしてセレクタ１１０及び他の制御レジスタを制御す
る。 本実施例では各制御レジスタはメモリと同様のアドレス
空間にマツピングされており、ＲＳ（Ｒｅｇｉｓｔｅ　
５ｅｌｅｃｔ）信号を用いてメモリあるいは制御レジス
タのいずれかを切換える。 第８図は、そのアドレスマツピングを示したものである
。アドレス空間は、１Ｍワード（１ワードは４ビット）
のメモリ空間と１Ｍワードの制御レジスタ空間から成る
。制御レジスタ空間には、左位置レジスタ４０１．右位
置レジスタ４０２゜シフト量レジスタ２００．演算モー
ドレジスタ１１１がマツピングされており、それぞれ、
ＲＳ信号及びアドレス情報を用いてアクセスされる。 このように第７図の実施例では、アドレスをワード単位
で供給するため従来型のメモリと互換が取り易く、また
、制御レジスタをアドレス空間にマツピングしたためソ
フトウェアによるレジスタアクセスが容易になるという
効果がある。 第９図はさらに別の実施例を示す。本実施例の半導体メ
モリ５０は転送制御部５００を有するところに特徴があ
る。転送制御部５００は転送元アドレス（ＳＡ）５０１
．転送先アドレス（ＤＡ）５０２、転送サイズ（ＳＸ、
５Ｙ）５０３．転送命令レジスタ５０４演算モードレジ
スタ５０５を内蔵し、所定の領域データを転送する制御
を行なうものである。第１０図はその機能を示すもので
、転送元領域はＳＡ、ＳＸ、ＳＹで定義され、転送先は
ＤＡで特定される。ここでＳＡ、ＤＡは行及び列アドレ
スを合成したアドレスである。上記のレジスタはアドレ
ス空間にマツピングさ九でおり外部からのアクセスが可
能である。転送命令レジスタ５０４に転送命令が書込ま
れると、ＳＡで指定される行のデータがＤＡで指定され
る行に転送され、次いで次の行へと移り、繰返し所定の
領域データの転送が終了するまで続けられる。すなわち
、この転送は転送制御部５００からタイミング制御回路
１１２に対し順次所定のメモリアクセスを行なわせるよ
うに動作する結果可能となるものである。また、動作中
は外部に対しＢ　Ｓ　Ｙ　（Ｂｕｓｙ）端子から動作中
を示す信号を出力する。転送制御命令としては、アドレ
スを昇順に更新するもののほか、アドレスを降順に更新
するものなど各種ある。このように本実施例によれば、
１つの命令を発行するだけで容易に矩形領域データ転送
が可能になる。また１本実施例を適用する図形処理装置
においては、プロセッサは上記領域を発行するのみで、
高速の転送処理がメモリ内部で実行される。 次に別の実施例として、第２図のＺバッファ５に好適な
Ｚ比較機能を内蔵する半導体メモリについて述べる。第
１１図はその構成概要を示す半導体メモリ６０は、メモ
リ部６００．アドレス制御回路６０１１バッファ６０２
．比較器６０３．タイミング制御回路６０４から成る。 メモリ部６００は５１２Ｘ５１２Ｘ１６ビットの情報を
記憶するメモリセルアレイと周辺のバッファ、レジスタ
等を含む部分である。アドレス制御回路６０１では、行
及び列アドレスの分離及びデコードを行なう。 バッファ６０２はデータの双方向バッファであり、外部
及びメモリ側のデータ端子の方向制御、接続。 切断の制御を行なう。比較器６０３は、外部から供給さ
れる書込みデータとメモリからの読出しデータを比較す
る。タイミング制御回路６０４は各部のタイミング信号
を発生するものであり、特に本発明に係る機能として、
比較器６０３の出力を受けてメモリへの書込みを制御す
ると共に書込み制御信号（ＷＥＯＵＴ）を外部に出力す
ることである。ある画素位置へのＺ比較書込みを行なお
うとすると、まず当該アドレスから２値が読出され、比
較器６０３にて書込みデータとの比較が行なわれ、書込
みＺ値がメモリ上のＺ値よりも前面にあるか否かにより
書込みが制御される。 第１２図は、フレームバッファ及び２バツフアの構成を
示すもので、１くプレーン７０１．Ｇプレーン７０２．
ＢプＬ／−：／７０３．ＺプＬ／−ン７０４から成る。 ここで２プレーン７０４には第１１図の半導体メモリが
適用されている。３次元図形発生の一過程としである画
素への書込み登行なう場合、各プレーンには同時に書込
みが行なわれようとするが、２プレーン７０４の半導体
メモリ内部ではＺ値比較が行なわれ、その結果により１
ＩＥＯ１，ｌＴ倍信号生成される。この信号はＲ，Ｇ、
Ｂの各プレーンの書込みを制御する信号として機能して
いる。このように本実施例によれば、３次元のＺ値比較
機能をメモリに内蔵した結果、高速処理が可能となると
共に外部回路が不要になり図形処理装置を小型化できる
。 〔発明の効果〕 以上詳細に説明したように、本発明によれば、ＢＩＴＢ
ＬＴ機能の内蔵メモリにより高速に領域データ転送を実
行できる。また、前記の半導体メモリを適用した図形処
理装置では、プロセッサの処理が容易になる。さらに、
新たなシフト方式により、任意ビットのシフト可能なバ
レルシフタを小型に実現できる。 ４）

【図面の簡単な説明】

第１図は１実施例のブロック図、第２図は図形処理装置
のブロック図、第３図、第４図は実施例に対する説明図
、第５図は別の実施例としてバレルシフタの構成図、第
６図はさらに別の実施例のブロック図、第７図、第８図
はさらに別の実施例とその説明図、第９図、第１０図は
さらに別の実施例とその説明図、第１−１図、第１２図
はさらに別の実施例のブロック図である。 １．０１・・マスクレジスタ、１０３・・・バレルシフ
タ、１０４・・・演算器。

Claims (1)

1. 【特許請求の範囲】 １）ｍ行ｎ列のメモリ素子に対してｄビットの外部デー
   タ端子を介してアクセス可能な半導体メモリにおいて、 前記メモリ素子から読出されたデータをｓ（ｓ＞ｄ）ビ
   ット以内の任意ビットシフト可能なシフト手段と、 該シフト手段の出力データのうちの所定のビット（単数
   あるいは複数）のみ前記メモリ素子に書込み可能とする
   マスク手段と、 を有することを特徴とする半導体メモリ。 ２）ｓ＝ｎとなる特許請求の範囲第１項記載の半導体メ
   モリ。 ３）前記特許請求の範囲第１項または第２項記載におい
   て、 前記シフト手段の出力データと前記メモリ素子からの読
   出しデータとの間の演算手段を有し、該演算結果を前記
   メモリ素子に書込むようにしたことを特徴とする半導体
   メモリ。 ４）前記特許請求の範囲第１項または第２項または第３
   項記載において、 行アドレスと列アドレスとを時分割で受け取るアドレス
   端子と、 前のアクセスサイクルの列アドレスの一時記憶手段と、 を有することを特徴とする半導体メモリ。 ５）前記特許請求の範囲第４項記載において、あるアク
   セスサイクルの列アドレスと前記一時記憶手段に記憶さ
   れた前の列アドレスとを用いて前記マスク手段を制御す
   ることを特徴とする半導体メモリ。 ６）前記特許請求の範囲第４項記載において、あるアク
   セスサイクルの列アドレスと前記一時記憶手段に記憶さ
   れた前の列アドレスとの減算を行なう減算器を有し、 前記減算器の出力を前記シフト手段のシフト量として供
   給することを特徴とする半導体メモリ。 ７）前記特許請求の範囲第１項または第２項または第３
   項記載において、 前記マスクレジスタを制御する情報として左位置及び右
   位置を記憶するマスク位置記憶手段を有し、 前記データ端子を介して該マスク位置記憶手段にデータ
   を置数することを特徴とする半導体メモリ。 ８）前記特許請求の範囲第１項または第２項または第３
   項記載において、 前記シフト手段のシフト量を一時記憶するシフト量記憶
   手段を有し、 前記データ端子を介して該シフト量記憶手段にデータを
   置数することを特徴とする半導体メモリ。 ９）前記特許請求の範囲第３項記載において、前記演算
   手段を制御する情報を記憶する演算モード記憶手段を有
   し、 前記データ端子を介して該演算モード記憶手段にデータ
   を置数することを特徴とする半導体メモリ。 １０）前記特許請求の範囲第１項または第２項または第
   ３項記載において、 転送元領域の位置と転送先領域の位置と転送領域の大き
   さをそれぞれ記憶する手段を含み、前記メモリ素子への
   アクセスを繰り返して前記領域データの転送を行ない得
   るべく制御する転送制御手段を有することを特徴とする
   半導体メモリ。 １１）前記特許請求の範囲第１０項記載において、前記
   転送制御手段内の記憶手段に対しては、前記データ端子
   を介してデータを置数することを特徴とする半導体メモ
   リ。 １２）前記特許請求の範囲第７項から第１１項の何れか
   において、 アドレス情報をメモリもしくは制御レジスタに切換える
   信号端子を有し、 複数語にまたがる制御レジスタのいずれかはアドレス情
   報を用いて選択しアクセスするようにしたことを特徴と
   する半導体メモリ。 １３）前記特許請求の範囲第１項から第１２項の何れか
   において、 前記シフト手段は複数のシフト手段を直列に接続して構
   成したことを特徴とする半導体メモリ。 １４）メモリ素子のある行データをシフトして別の行に
   転送する手段を含む半導体メモリを用いて構成されるフ
   レームバッファメモリと、 該フレームバッファメモリをアクセスして図形情報を発
   生するプロセッサ手段と、 前記フレームバッファメモリの内容を順次読出して出力
   する出力手段と、 を有し、 前記プロセッサ手段にて領域データの転送情報を管理し
   、前記フレームバッファメモリに対し１行ごとの転送を
   繰返し行わせることによって所定の領域データの転送を
   行わせることを特徴とする図形処理装置。 １５）２＾１（ｉ＝０、１、２、・・・、ｍ−１）の数
   を複数の部分に分け、それぞれの部分に含まれる数のビ
   ット数について選択的にシフト可能なシフト手段を直列
   に接続して成る２ｎ−１ビット以内の任意ビットシフト
   可能なデータシフト手段。 １６）２＾０、２＾１、２＾２、・・・２＾ｍ＾−＾１
   ビットのシフト手段を直列に接続して成る特許請求の範
   囲第１５項記載のデータシフト手段。 １７）外部からの書込みデータとメモリ素子からの読出
   しデータを比較する比較手段を有し、上記比較結果にて
   外部からのデータの書込みを制御することを特徴とする
   半導体メモリ。