JPH0419569B2 - - Google Patents
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- JPH0419569B2 JPH0419569B2 JP60177790A JP17779085A JPH0419569B2 JP H0419569 B2 JPH0419569 B2 JP H0419569B2 JP 60177790 A JP60177790 A JP 60177790A JP 17779085 A JP17779085 A JP 17779085A JP H0419569 B2 JPH0419569 B2 JP H0419569B2
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- ram
- mpu
- microprocessor
- signal
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
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- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
Ａ 産業上の利用分野
本発明は、一般にインターフエーイス回路装置
に関するものであり、さらに具体的にいえば入出
力装置をデータ処理システムに接続するインター
フエーイス回路装置に関するものである。 Ｂ 開示の概要 表示装置を直列入出力チヤネルに接続するため
の回路装置（アダプタ）を開示する。この回路装
置は、長さが不定の直列メツセージを捕捉して、
そのメツセージを非表示期間に同期的に再生
ＲＡＭに入れる。この回路装置は、マイクロプロ
セツサを含んでおり、そのアドレス母線とデータ
母線がマイクロプロセツサＲＡＭに連結され、制
御回路構成を経て再生ＲＡＭのアドレス母線とデ
ータ母線に連結されている。データは高速度で直
列入出力チヤネルからマイクロプロセツサＲＡＭ
に転送される。マイクロプロセツサが読取りコマ
ンドを実行するとき、マイクロプロセツサＲＡＭ
は「読取り」モードとなり、再生ＲＡＭは「書込
み」モードとなる。マイクロプロセツサの選択さ
れたアドレスにあるデータは、再生ＲＡＭの同じ
アドレスに転送される。同様に、再生ＲＡＭから
マイクロプロセツサＲＡＭにデータを転送するこ
とができる。このように、単一のコマンドを単一
のアドレスで実行すると、２つのＲＡＭが選択さ
れることになる。 Ｃ 従来の技術 データ処理システムと入出力端末装置の間の通
信を実現するため、並列通信ネツトワークが使わ
れてきた。かかる入出力端末装置には、表示装
置、キーボード、スキヤナなどが含まれる。大部
分のデータ処理システムおよび関連する入出力端
末装置は、その設計および操作方法が様々であ
る。幾分標準化された通信ネツトワークを実現す
るため、アダプタを使つて通信ネツトワークとの
間でデータやその他の情報を捕捉し、伝達するこ
とがしばしばある。 並列通信ネツトワークの場合、アダプタを並列
データ母線に接続する。入出力端末装置が表示装
置の場合、データは非再生期間中に（典型的な場
合、水平および垂直再トレース中に）表示装置
ＲＡＭから読み取られまたそれに書き込まれる。
これは母線のタイミングに関して非同期の事象な
ので、読み書き（Ｒ／Ｗ）制御論理が、非表示期
間にデータをＲＡＭに出し入れするのに必要な同
期を実現する。この方法はその所期目的には効果
があるが、複数ワイア・データ母線を必要とする
ことを含めて、いくつかの欠点がある。かかる複
数ワイア・データ母線は通常は高価である。その
上、データをマルチプレクサ母線に乗せる主エン
ジンないし主システムのマイクロプロセツサが、
アダプタを待つかまたはアダプタの割り込みを受
けなければならない。 直列通信ネツトワークの場合、各端末装置と連
関するデータ形式返還回路が並列データ処理シス
テムにあり、並列データを直列データに変換し、
直列データを一対の線で各端末装置に伝達する。
大部分のシステムでは、２本の追加線を使つて直
列データを端末装置に運んでいる。直列データは
もう一つのデータ形式変換回路に送られ、そこで
並列データに変換される。この装置では中央デー
タ処理システムに少なくとも２つのデータ形式変
換回路が必要である。 先行技術の回路構成の構成要素数を減らすこと
を目的とした改良で、米国特許第4377848号には
データ処理システムで単一のデータ形式変換回路
構成を使つて、並列・直列変換および直列・並列
変換を実現するデータ分配インターフエースが記
載されている。 Ｄ 発明が解決しようとする問題点 したがつて、入出力装置を直列通信リンクに接
続するためのより効率的なインターフエーイス回
路構成を提供することが、本発明の目的である。 Ｅ 問題点を解決するための手段 このインターフエーイス回路は、それ自体直列
化／並列化装置をもつマイクロプロセツサを含ん
でいる。データは、上位演算処理装置から直列通
信リンクを経て受け取られ、マイクロプロセツサ
の作業用記憶域に入れられる。直列メツセージを
受けとると、局所プロセツサはデータを操作し
て、それを表示装置の再生メモリー中のアドレス
と同じアドレスに入れる。事前指定された時間
（できれば垂直再トレース時）に、マイクロプロ
セツサのアドレス母線が再生メモリーのアドレス
母線に切り替えられる。次にマイクロプロセツサ
は、それ自体の作業用記憶域で「読取り」命令
を、ただし再生メモリー中のアドレスと同じアド
レスで実行する。このアドレスは、マイクロプロ
セツサ作業用記憶域に記憶されているデータによ
つて更新される。その結果、処理装置の作業用記
憶域から読み取られたデータは、再生ＲＡＭに転
送され、その中の内容を更新することになる。同
様に、単一の「読取りコマンド」を使つて、デー
タを再生ＲＡＭからマイクロプロセツサＲＡＭに
転送することができる。 Ｆ 実施例 第２図は、本発明のアダプタを使用できる分数
式計算機システムを示したものである。この分数
式計算機システムは、主プロセツサ１０を含んで
いる。複数の高速直列通信データ・リンク１２，
１４，１６が、主プロセツサ１０を複数のアダプ
タ１８，２０，２２に接続している。各アダプタ
は、入出力装置（図示せず）を高速データ・リン
クに接続している。一例を挙げると、アダプタ２
２を使つて、印刷装置を主プロセツサに接続する
ことができる。またアダプタ２０を使つてキーボ
ード（ＫＹＢＤ）を主プロセツサに相互接続する
ことができる。最後に、アダプタを使つてビデ
オ・デイスプレイ装置を主プロセツサに接続する
ことができる。 典型的なインストレーシヨンでは、データを入
出力装置で収集し、各アダプタで処理し、直列デ
ータ・リンクを介して主プロセツサに転送する。
また、特定装置用のデータをデータ・リンクを経
てアダプタから当該の入出力装置に転送する。 本発明は、その他の環境にも使用できるが、表
示装置を第２図の主プロセツサに接続する際に効
果があり、以下ではそのような環境のものとして
説明することにする。しかし、これは本発明の範
囲を制限するものではない。本発明の範囲から外
れることなく以下で説明するアダプタに小さな変
更および調整を加えることは、当業者の熟練の範
囲内に含まれる。 第１図は、本発明の教示のもとづくアダプタの
構成図である。このアダプタは、マイクロプロセ
ツサ装置（ＭＰＵ）２４を含んでいる。このマイ
クロプロセツサ装置は、アダプタの主制御装置で
ある。この目的のため、アダプタの入出力ポート
が直列データ・リンクに連結されている。マイク
ロプロセツサ２４は、さらに直列化／並列化装置
（図示せず）を含んでいる。これは直列データ・
リンクから直列データを受け取つて並列データに
変換し、ＭＰＵデータ母線２６上にそれを出力す
るものである。さらに、マイクロプロセツサ２４
は、（ＭＰＵ to display）という制御信号を生成
し、その一つの出力ピンに出力する。第１図で
は、この信号は生成されるとPIN（Ｐ1.1）３４か
ら出力される。もちろんこの信号を別の出力ピン
から出力することもできる。後で説明するよう
に、この信号の機能は、読み書き制御論理回路構
成２８（詳細は後で示す）に通知して必要な制御
信号を生成させ、記憶域ＭＰＵ ＲＡＭ３０に記録
されているデータを第２の記憶手段である表示装
置ＲＡＭ３２に転送できるようにすることであ
る。同様に、（Display to ＭＰＵ）という信号が
マイクロプロセツサによつて生成され、ピン
（Ｐ1.2）から出力される。この信号の機能は、読
み書き制御論理回路２８に通知して、適当な制御
信号を生成させ、データを表示装置ＲＡＭ３２か
らＭＰＵ ＲＡＭ３０に流れることができるように
することである。その（Display to ＭＰＵ）信号
は、導線３６を経て読み書き制御論理回路２８に
送られる。ＭＰＵ２４また書込み（ＷＲ）信号と
読取り（ＲＤ）信号を生成して出力する。読取り
信号と書込み信号は、それぞれ導線４０および４
２を経て、み書き制御論理回路２８に送られる。
後で説明するように、ＭＰＵ２４が“読取り”コ
マンドを実行し、選択されたＲＡＭが読取りモー
ドになると、もう一方のＲＡＭは書込みモードに
なり、読取りモードのＲＡＭの特定アドレスから
読取られた情報は、書込みモードのＲＡＭの同じ
アドレスに書き込まれる。 ＭＰＵ２４は、さらに、アドレス・ラツチ使用
可能（ＡＬＥ）信号を生成するが、この信号は導
線４４を経てラツチ４６に送られる。ＡＬＥ信号
が活動状態のとき、ポート０で生成されＭＰＵデ
ータ母線２６を経て送られるアドレスの低位バイ
トが、ラツチ４６にラツチされる。第２図では、
制御信号はマイクロプロセツサの上記のポートか
ら取り出すものとして示してあるが、もちろんこ
れは本発明の範囲を制限するものと解釈してはな
らない。各ポートは相互に交換でき、他のポート
を使つてこのアダプタを制御するための信号を生
成することもできる。また、装置制御装置として
製造された既存のマイクロプロセツサを含み、そ
してそれだけに限定されない任意の論理装置の集
合をＭＰＵ２４の代りに使用することもできる。
本発明の良好な実施例では、マイクロプロセツサ
装置２４は、インテル社（Intel Corporation）
製の8051 ８ビツト・マイクロコンピユータであ
る。このマイクロコンピユータの操作および構造
は、インテル社の説明書に記載されており、した
がつてここでは詳しいことは述べない。またラツ
チ４６は、ラツチ８個またはテキサス・インスト
ルメンツ社（Texas Instruments Inc）製の単一
パツケージの形のＤ型フリツプ・フロツプ（カタ
ログ番号74ＬＳ373）８個を含んでいる。このラツ
チ手段の電気的詳細および特性は、テキサス・イ
ンストルメンツ社が出している文献に完全に記載
されており、これらの装置の操作と構造の詳しい
情報を知りたければ、それを参照するとよい。 さらに第１図を参照すると、データ母線２６
は、ラツチ４６、陰極線管制御装置（ＣＲＴＣ）５
０、ＭＰＵ ＲＡＭ３０、およびトランシーバ
（ＸＣＶＲ）５２に接続されている。ＣＲＴ制御装置
５０は、ＭＰＵ２４とラスター走査ＣＲＴ表示装置
の間のインターフエーイスとなる。これは既存装
置であり、その構造と電気回路の詳細はここには
示さないことにする。本発明の良好な具体例では
モトローラ（Motorola）社製のＭＣ6845ＣＲＴ制
御装置を使用したというだけで充分である。この
ＣＲＴ制御装置の詳細については、モトローラ社
の文献を参照するとよい。ＣＲＴ制御装置
（ＣＲＴＣ）アドレス母線５７はマルチプレクサ
（ＭＵＸ）５４に接続されている。また文字スラ
イス・アドレス母線５６が文字発生機構ＲＯＭ
（読取り専用メモリー）５８に通じている。母線
５６上の信号の機能は、表示すべき文字の特定の
水平スライスのアドレスを文字発生機構ＲＯＭ５
８に送ることである。ＣＲＴ制御装置５０が生成
する文字スライスのアドレスと、表示装置ＲＡＭ
３２が生成する文字自体とが組み合されて、文字
発成機構ＲＯＭ５８に、特定の文字の特定のスラ
イスを指示するアドレスを与える。この文字発生
機構ＲＯＭ５８からのスライス出力が、シフト・
レジスタ６６に印加され、そこで直列データ・ス
トリーム即ちビデオ出力６７に変換され、それを
使つてラスター走査ＣＲＴ表示装置でビームがオ
ンおよびオフに切り換えられる。 クロツク６０によつてクロツク・パルスが生成
され、導線６２を経てＣＲＴ制御装置５０に、ま
た導線６４を経てシフト・レジスタ６６に送られ
る。 さらに第１図を参照すると、ＭＰＵアドレス
母線４８は、マルチプレクサ５４によつて表示装
置ＲＡＭ３２のアドレス母線６８に連結されてい
る。（Select）という信号が線１０６によつて読
み書き制御論理回路２８からマルチプレクサ５４
に送られる。マルチプレクサ５４の機能は、アド
レス母線が表示装置ＲＡＭアドレス母線６８に印
加されるかを選択することである。（Select）信
号は、マルチプレクサ５４がどのソースからアド
レスを印加するのかを決定するのに使われる。あ
る状態のとき、ＣＲＴＣアドレス母線５７が選択さ
れ、別の状態ではＭＰＵアドレス母線４８が選択
される。 本発明の良好な実施例では、タンデム接続され
たテキサス・インストルメンツ社製のマルチプレ
クサ（番号ＳＮ74ＬＳ157）３本を使用した。もち
ろん、本発明の範囲から外れることなく、別のマ
ルチプレクサ構成を使用することもできる。 表示装置ＲＡＭ３２のアドレス母線６８は
ＲＡＭ３２をマルチプレクサ５４に接続する。ま
たＲＡＭ３２のデータ母線７０は、ＲＡＭ３２を
文字発成機構ＲＯＭ５８に連結する。トランシー
バ５２はＲＡＭ３２のデータ母線６８をＭＰＵデ
ーア母線２６に連結する。このトランシーバ５２
は既存の装置であり、その機能はデータ母線間の
非同期両方向通信を可能にすることである。この
装置は、データが表示装置ＲＡＭデータ母線７０
からＭＰＵデータ母線へまたその逆の方向に流れ
ることができるようにする。本発明の良好な実施
例では、テキサス・インストルメンツ社製の
74ＬＳ245トランシーバを使用した。 さらに第１図を参照すると、上記各コンポーネ
ントを使用可能にして、データを表示装置ＲＡＭ
３２からＭＰＵ ＲＡＭ３０にまたはＭＰＵ ＲＡＭ
３０から表示装置ＲＡＭ３２に流させる制御信号
が、読み書き制御論理回路手段２８によつて生成
される。この制御論理回路は、読取り信号、書込
み信号、（ＭＰＵ to display）制御信号または、
（Display to ＭＰＵ）制御信号によつて活動化さ
れる。これらの制御信号は、ＭＰＵ２４によつて
生成され、それぞれ導線４２，４０，３４，３８
を経て読み書き制御論理回路２８に送られる。読
み書き制御論理回路２８は、入力信号を処理し
て、それから表示装置ＲＡＭ読取り（ＯＥ）信号、
表示装置ＲＡＭ書込み（ＷＥ）信号、ＭＰＵ ＲＡＭ
読取り（ＯＥ）信号、ＭＰＵ ＲＡＭ書込み（ＷＥ）
信号、トランシーバ許可信号、トランシーバ方向
信号およびマルチプレクサ選択信号を生成する。
これらの各信号は、当該の導線を経てトランシー
バ５２、ＭＰＵ ＲＡＭ３０、表示装置ＲＡＭ３２、
およびマルチプレクサ５４に送られる。例えば、
マルチプレクサ選択（ＳＥＬＥＣＴ）信号は導線１
０６上に生成される。トランシーバ方向信号は導
線１０８上に、トランシーバ許可信号は導線１１
０上に、ＭＰＵ ＲＡＭ ＯＥ信号は導線１１２上
に、ＭＰＵ ＲＡＭ ＷＥ信号は導線１１４上に、表
示装置ＲＡＭ ＯＥ信号は導線１１６上に、また表
示装置ＲＡＭ ＷＥ信号は導線１１８上に生成され
る。 第３図は、読み書き制御論理回路２８の詳細を
示したものである。この回路は、１対のＮＡＮＤ
論理回路ブロツク７０，７２を含んでいる。
ＭＰＵから出た読取り信号は、ＮＡＮＤブロツク７
０の一つの入力端子に送られる。ＮＡＮＤブロツ
ク７０のもう一方の入力端子に送られる信号は、
ＮＯＲブロツク７４からインバータ７６を経てく
る出力である。ＮＡＮＤブロツク７０から出る出
力は、導線７８を経てＮＯＲブロツク８０に送ら
れる。ＮＯＲブロツク８０のもう一つの入力は
ＮＡＮＤブロツク８４から送られる。このＮＡＮＤ
ブロツク８４は両方向ＮＡＮＤブロツクであり、
ＭＰＵから読取り信号と（ＭＰＵ to display）信
号を供給される。同様にＮＡＮＤブロツク８６は
両方向ＮＡＮＤブロツクであり、読取り信号と
Display to ＭＰＵ信号を供給される。ＮＯＲブロ
ツク８０からの出力は読取り信号ＭＰＵ ＲＡＭ
ＯＥである。ＭＰＵ ＲＡＭへの書込み信号（ＭＰＵ
ＲＡＭ ＷＥ）は、ＮＯＲブロツク８２から出力さ
れる。ＮＯＲブロツク８２への入力は、ＮＡＮＤブ
ロツク７２および８６の出力から形成される。
ＮＡＮＤブロツク７２は両方向ＮＡＮＤブロツクで
あり、書込み信号および、ＮＯＲブロツク７４か
らインバータ７６を経てくる出力を供給される。 Output enablc to ＸＣＶＲ信号がＮＡＮＤブロ
ツク８８から生成される。ＮＡＮＤブロツク８４
および８６からの出力はそれぞれＮＡＮＤブロツ
ク８８に送られる。Select Line to
multiplexors信号がＮＯＲブロツク７４から生成
される。ＮＯＲブロツク７４への入力信号は、
Display to ＭＰＵ信号とＭＰＵ to display信号で
ある。 ＲＡＭへの読取り信号（表示装着ＲＡＭ ＯＥ）
は、ＮＡＮＤブロツク９０，９２とＮＯＲブロツク
９４によつて生成される。ＮＡＮＤブロツク９０，
９２への入力は、読取り信号、Display to ＭＰＵ
信号およびＭＰＵ to display信号である。
ＮＡＮＤブロツク９０，９２からの出力は、当該
の導線を経てＮＯＲブロツク９４に送られる。 最後に、第３図で表示装置ＲＡＭ ＷＥ（書き込
み）と記した表示装置ＲＡＭ３２への書込み信号
が、ＮＡＮＤブロツク９６から出力される。
ＮＡＮＤブロツク９６への入力は、display to
ＭＰＵ信号および書込み信号から供給される。 第４図は、ＭＰＵ ＲＡＭ中の情報のコピーを表
示装置ＲＡＭ３２に転送できるようにインテル社
の8051ＭＰＵをプログラミングする際の流れ図を
示したものである。表示装置ＲＡＭのコピーを
ＭＰＵ ＲＡＭに転送するには、Ｐ1.1ではなくて
Ｐ1.2（第２図）をセツトし消去すべきことに注意
すべきである。また、入力条件は、データ・ポイ
ンタ（ＤＰＴＲ）をコピーすべきＲＡＭの開始アド
レスにセツトすること、および（ＭＰＵ中の）レ
ジスタＲＯがコピーすべきバイト数を含んでいる
ことである。 さらに、第４図を参照すると、ブロツク９６
は、プロセツサを制御するプロセスの第１ステツ
プを定義する。この最初のステツプは、出力ＰＩＮ
Ｐ1.1（第２図）を論理“０”にセツトすることを
要求する機能ステツプである。プログラムは、ブ
ロツク９６からブロツク９８に移り、そこで
ＭＰＵ読取りコマンドがプロセツサによつて実行
される。次にプログラムはブロツク１００に移
り、そこでアドレス・ポインタとカウンタが増分
される。次にプログラムはブロツク１０２に移
り、そこでアドレスの全範囲がコピーされたかど
うかを決定する。アドレスの全範囲がコピーされ
ている場合、プログラムはブロツク１０４に移
り、Ｐ1.1を論理“１”にセツトして、このルーチ
ンから出る。しかし、ブロツク１０２でアドレス
の全範囲がコピーされていない場合、プログラム
はループに入り、アドレスの全範囲がバツフアに
コピーされるまで、コピー動作およびアドレス・
カウンタの更新を続ける。前述のように、同じル
ーチンを使つて、表示装置バツフアからＭＰＵバ
ツフアへのデータ転送を行うことができる。その
場合は、Ｐ1.1（ＭＰＵ to Display）の代りに、
Ｐ1.2（Display to ＭＰＵ）がセツトされる。
に関するものであり、さらに具体的にいえば入出
力装置をデータ処理システムに接続するインター
フエーイス回路装置に関するものである。 Ｂ 開示の概要 表示装置を直列入出力チヤネルに接続するため
の回路装置（アダプタ）を開示する。この回路装
置は、長さが不定の直列メツセージを捕捉して、
そのメツセージを非表示期間に同期的に再生
ＲＡＭに入れる。この回路装置は、マイクロプロ
セツサを含んでおり、そのアドレス母線とデータ
母線がマイクロプロセツサＲＡＭに連結され、制
御回路構成を経て再生ＲＡＭのアドレス母線とデ
ータ母線に連結されている。データは高速度で直
列入出力チヤネルからマイクロプロセツサＲＡＭ
に転送される。マイクロプロセツサが読取りコマ
ンドを実行するとき、マイクロプロセツサＲＡＭ
は「読取り」モードとなり、再生ＲＡＭは「書込
み」モードとなる。マイクロプロセツサの選択さ
れたアドレスにあるデータは、再生ＲＡＭの同じ
アドレスに転送される。同様に、再生ＲＡＭから
マイクロプロセツサＲＡＭにデータを転送するこ
とができる。このように、単一のコマンドを単一
のアドレスで実行すると、２つのＲＡＭが選択さ
れることになる。 Ｃ 従来の技術 データ処理システムと入出力端末装置の間の通
信を実現するため、並列通信ネツトワークが使わ
れてきた。かかる入出力端末装置には、表示装
置、キーボード、スキヤナなどが含まれる。大部
分のデータ処理システムおよび関連する入出力端
末装置は、その設計および操作方法が様々であ
る。幾分標準化された通信ネツトワークを実現す
るため、アダプタを使つて通信ネツトワークとの
間でデータやその他の情報を捕捉し、伝達するこ
とがしばしばある。 並列通信ネツトワークの場合、アダプタを並列
データ母線に接続する。入出力端末装置が表示装
置の場合、データは非再生期間中に（典型的な場
合、水平および垂直再トレース中に）表示装置
ＲＡＭから読み取られまたそれに書き込まれる。
これは母線のタイミングに関して非同期の事象な
ので、読み書き（Ｒ／Ｗ）制御論理が、非表示期
間にデータをＲＡＭに出し入れするのに必要な同
期を実現する。この方法はその所期目的には効果
があるが、複数ワイア・データ母線を必要とする
ことを含めて、いくつかの欠点がある。かかる複
数ワイア・データ母線は通常は高価である。その
上、データをマルチプレクサ母線に乗せる主エン
ジンないし主システムのマイクロプロセツサが、
アダプタを待つかまたはアダプタの割り込みを受
けなければならない。 直列通信ネツトワークの場合、各端末装置と連
関するデータ形式返還回路が並列データ処理シス
テムにあり、並列データを直列データに変換し、
直列データを一対の線で各端末装置に伝達する。
大部分のシステムでは、２本の追加線を使つて直
列データを端末装置に運んでいる。直列データは
もう一つのデータ形式変換回路に送られ、そこで
並列データに変換される。この装置では中央デー
タ処理システムに少なくとも２つのデータ形式変
換回路が必要である。 先行技術の回路構成の構成要素数を減らすこと
を目的とした改良で、米国特許第4377848号には
データ処理システムで単一のデータ形式変換回路
構成を使つて、並列・直列変換および直列・並列
変換を実現するデータ分配インターフエースが記
載されている。 Ｄ 発明が解決しようとする問題点 したがつて、入出力装置を直列通信リンクに接
続するためのより効率的なインターフエーイス回
路構成を提供することが、本発明の目的である。 Ｅ 問題点を解決するための手段 このインターフエーイス回路は、それ自体直列
化／並列化装置をもつマイクロプロセツサを含ん
でいる。データは、上位演算処理装置から直列通
信リンクを経て受け取られ、マイクロプロセツサ
の作業用記憶域に入れられる。直列メツセージを
受けとると、局所プロセツサはデータを操作し
て、それを表示装置の再生メモリー中のアドレス
と同じアドレスに入れる。事前指定された時間
（できれば垂直再トレース時）に、マイクロプロ
セツサのアドレス母線が再生メモリーのアドレス
母線に切り替えられる。次にマイクロプロセツサ
は、それ自体の作業用記憶域で「読取り」命令
を、ただし再生メモリー中のアドレスと同じアド
レスで実行する。このアドレスは、マイクロプロ
セツサ作業用記憶域に記憶されているデータによ
つて更新される。その結果、処理装置の作業用記
憶域から読み取られたデータは、再生ＲＡＭに転
送され、その中の内容を更新することになる。同
様に、単一の「読取りコマンド」を使つて、デー
タを再生ＲＡＭからマイクロプロセツサＲＡＭに
転送することができる。 Ｆ 実施例 第２図は、本発明のアダプタを使用できる分数
式計算機システムを示したものである。この分数
式計算機システムは、主プロセツサ１０を含んで
いる。複数の高速直列通信データ・リンク１２，
１４，１６が、主プロセツサ１０を複数のアダプ
タ１８，２０，２２に接続している。各アダプタ
は、入出力装置（図示せず）を高速データ・リン
クに接続している。一例を挙げると、アダプタ２
２を使つて、印刷装置を主プロセツサに接続する
ことができる。またアダプタ２０を使つてキーボ
ード（ＫＹＢＤ）を主プロセツサに相互接続する
ことができる。最後に、アダプタを使つてビデ
オ・デイスプレイ装置を主プロセツサに接続する
ことができる。 典型的なインストレーシヨンでは、データを入
出力装置で収集し、各アダプタで処理し、直列デ
ータ・リンクを介して主プロセツサに転送する。
また、特定装置用のデータをデータ・リンクを経
てアダプタから当該の入出力装置に転送する。 本発明は、その他の環境にも使用できるが、表
示装置を第２図の主プロセツサに接続する際に効
果があり、以下ではそのような環境のものとして
説明することにする。しかし、これは本発明の範
囲を制限するものではない。本発明の範囲から外
れることなく以下で説明するアダプタに小さな変
更および調整を加えることは、当業者の熟練の範
囲内に含まれる。 第１図は、本発明の教示のもとづくアダプタの
構成図である。このアダプタは、マイクロプロセ
ツサ装置（ＭＰＵ）２４を含んでいる。このマイ
クロプロセツサ装置は、アダプタの主制御装置で
ある。この目的のため、アダプタの入出力ポート
が直列データ・リンクに連結されている。マイク
ロプロセツサ２４は、さらに直列化／並列化装置
（図示せず）を含んでいる。これは直列データ・
リンクから直列データを受け取つて並列データに
変換し、ＭＰＵデータ母線２６上にそれを出力す
るものである。さらに、マイクロプロセツサ２４
は、（ＭＰＵ to display）という制御信号を生成
し、その一つの出力ピンに出力する。第１図で
は、この信号は生成されるとPIN（Ｐ1.1）３４か
ら出力される。もちろんこの信号を別の出力ピン
から出力することもできる。後で説明するよう
に、この信号の機能は、読み書き制御論理回路構
成２８（詳細は後で示す）に通知して必要な制御
信号を生成させ、記憶域ＭＰＵ ＲＡＭ３０に記録
されているデータを第２の記憶手段である表示装
置ＲＡＭ３２に転送できるようにすることであ
る。同様に、（Display to ＭＰＵ）という信号が
マイクロプロセツサによつて生成され、ピン
（Ｐ1.2）から出力される。この信号の機能は、読
み書き制御論理回路２８に通知して、適当な制御
信号を生成させ、データを表示装置ＲＡＭ３２か
らＭＰＵ ＲＡＭ３０に流れることができるように
することである。その（Display to ＭＰＵ）信号
は、導線３６を経て読み書き制御論理回路２８に
送られる。ＭＰＵ２４また書込み（ＷＲ）信号と
読取り（ＲＤ）信号を生成して出力する。読取り
信号と書込み信号は、それぞれ導線４０および４
２を経て、み書き制御論理回路２８に送られる。
後で説明するように、ＭＰＵ２４が“読取り”コ
マンドを実行し、選択されたＲＡＭが読取りモー
ドになると、もう一方のＲＡＭは書込みモードに
なり、読取りモードのＲＡＭの特定アドレスから
読取られた情報は、書込みモードのＲＡＭの同じ
アドレスに書き込まれる。 ＭＰＵ２４は、さらに、アドレス・ラツチ使用
可能（ＡＬＥ）信号を生成するが、この信号は導
線４４を経てラツチ４６に送られる。ＡＬＥ信号
が活動状態のとき、ポート０で生成されＭＰＵデ
ータ母線２６を経て送られるアドレスの低位バイ
トが、ラツチ４６にラツチされる。第２図では、
制御信号はマイクロプロセツサの上記のポートか
ら取り出すものとして示してあるが、もちろんこ
れは本発明の範囲を制限するものと解釈してはな
らない。各ポートは相互に交換でき、他のポート
を使つてこのアダプタを制御するための信号を生
成することもできる。また、装置制御装置として
製造された既存のマイクロプロセツサを含み、そ
してそれだけに限定されない任意の論理装置の集
合をＭＰＵ２４の代りに使用することもできる。
本発明の良好な実施例では、マイクロプロセツサ
装置２４は、インテル社（Intel Corporation）
製の8051 ８ビツト・マイクロコンピユータであ
る。このマイクロコンピユータの操作および構造
は、インテル社の説明書に記載されており、した
がつてここでは詳しいことは述べない。またラツ
チ４６は、ラツチ８個またはテキサス・インスト
ルメンツ社（Texas Instruments Inc）製の単一
パツケージの形のＤ型フリツプ・フロツプ（カタ
ログ番号74ＬＳ373）８個を含んでいる。このラツ
チ手段の電気的詳細および特性は、テキサス・イ
ンストルメンツ社が出している文献に完全に記載
されており、これらの装置の操作と構造の詳しい
情報を知りたければ、それを参照するとよい。 さらに第１図を参照すると、データ母線２６
は、ラツチ４６、陰極線管制御装置（ＣＲＴＣ）５
０、ＭＰＵ ＲＡＭ３０、およびトランシーバ
（ＸＣＶＲ）５２に接続されている。ＣＲＴ制御装置
５０は、ＭＰＵ２４とラスター走査ＣＲＴ表示装置
の間のインターフエーイスとなる。これは既存装
置であり、その構造と電気回路の詳細はここには
示さないことにする。本発明の良好な具体例では
モトローラ（Motorola）社製のＭＣ6845ＣＲＴ制
御装置を使用したというだけで充分である。この
ＣＲＴ制御装置の詳細については、モトローラ社
の文献を参照するとよい。ＣＲＴ制御装置
（ＣＲＴＣ）アドレス母線５７はマルチプレクサ
（ＭＵＸ）５４に接続されている。また文字スラ
イス・アドレス母線５６が文字発生機構ＲＯＭ
（読取り専用メモリー）５８に通じている。母線
５６上の信号の機能は、表示すべき文字の特定の
水平スライスのアドレスを文字発生機構ＲＯＭ５
８に送ることである。ＣＲＴ制御装置５０が生成
する文字スライスのアドレスと、表示装置ＲＡＭ
３２が生成する文字自体とが組み合されて、文字
発成機構ＲＯＭ５８に、特定の文字の特定のスラ
イスを指示するアドレスを与える。この文字発生
機構ＲＯＭ５８からのスライス出力が、シフト・
レジスタ６６に印加され、そこで直列データ・ス
トリーム即ちビデオ出力６７に変換され、それを
使つてラスター走査ＣＲＴ表示装置でビームがオ
ンおよびオフに切り換えられる。 クロツク６０によつてクロツク・パルスが生成
され、導線６２を経てＣＲＴ制御装置５０に、ま
た導線６４を経てシフト・レジスタ６６に送られ
る。 さらに第１図を参照すると、ＭＰＵアドレス
母線４８は、マルチプレクサ５４によつて表示装
置ＲＡＭ３２のアドレス母線６８に連結されてい
る。（Select）という信号が線１０６によつて読
み書き制御論理回路２８からマルチプレクサ５４
に送られる。マルチプレクサ５４の機能は、アド
レス母線が表示装置ＲＡＭアドレス母線６８に印
加されるかを選択することである。（Select）信
号は、マルチプレクサ５４がどのソースからアド
レスを印加するのかを決定するのに使われる。あ
る状態のとき、ＣＲＴＣアドレス母線５７が選択さ
れ、別の状態ではＭＰＵアドレス母線４８が選択
される。 本発明の良好な実施例では、タンデム接続され
たテキサス・インストルメンツ社製のマルチプレ
クサ（番号ＳＮ74ＬＳ157）３本を使用した。もち
ろん、本発明の範囲から外れることなく、別のマ
ルチプレクサ構成を使用することもできる。 表示装置ＲＡＭ３２のアドレス母線６８は
ＲＡＭ３２をマルチプレクサ５４に接続する。ま
たＲＡＭ３２のデータ母線７０は、ＲＡＭ３２を
文字発成機構ＲＯＭ５８に連結する。トランシー
バ５２はＲＡＭ３２のデータ母線６８をＭＰＵデ
ーア母線２６に連結する。このトランシーバ５２
は既存の装置であり、その機能はデータ母線間の
非同期両方向通信を可能にすることである。この
装置は、データが表示装置ＲＡＭデータ母線７０
からＭＰＵデータ母線へまたその逆の方向に流れ
ることができるようにする。本発明の良好な実施
例では、テキサス・インストルメンツ社製の
74ＬＳ245トランシーバを使用した。 さらに第１図を参照すると、上記各コンポーネ
ントを使用可能にして、データを表示装置ＲＡＭ
３２からＭＰＵ ＲＡＭ３０にまたはＭＰＵ ＲＡＭ
３０から表示装置ＲＡＭ３２に流させる制御信号
が、読み書き制御論理回路手段２８によつて生成
される。この制御論理回路は、読取り信号、書込
み信号、（ＭＰＵ to display）制御信号または、
（Display to ＭＰＵ）制御信号によつて活動化さ
れる。これらの制御信号は、ＭＰＵ２４によつて
生成され、それぞれ導線４２，４０，３４，３８
を経て読み書き制御論理回路２８に送られる。読
み書き制御論理回路２８は、入力信号を処理し
て、それから表示装置ＲＡＭ読取り（ＯＥ）信号、
表示装置ＲＡＭ書込み（ＷＥ）信号、ＭＰＵ ＲＡＭ
読取り（ＯＥ）信号、ＭＰＵ ＲＡＭ書込み（ＷＥ）
信号、トランシーバ許可信号、トランシーバ方向
信号およびマルチプレクサ選択信号を生成する。
これらの各信号は、当該の導線を経てトランシー
バ５２、ＭＰＵ ＲＡＭ３０、表示装置ＲＡＭ３２、
およびマルチプレクサ５４に送られる。例えば、
マルチプレクサ選択（ＳＥＬＥＣＴ）信号は導線１
０６上に生成される。トランシーバ方向信号は導
線１０８上に、トランシーバ許可信号は導線１１
０上に、ＭＰＵ ＲＡＭ ＯＥ信号は導線１１２上
に、ＭＰＵ ＲＡＭ ＷＥ信号は導線１１４上に、表
示装置ＲＡＭ ＯＥ信号は導線１１６上に、また表
示装置ＲＡＭ ＷＥ信号は導線１１８上に生成され
る。 第３図は、読み書き制御論理回路２８の詳細を
示したものである。この回路は、１対のＮＡＮＤ
論理回路ブロツク７０，７２を含んでいる。
ＭＰＵから出た読取り信号は、ＮＡＮＤブロツク７
０の一つの入力端子に送られる。ＮＡＮＤブロツ
ク７０のもう一方の入力端子に送られる信号は、
ＮＯＲブロツク７４からインバータ７６を経てく
る出力である。ＮＡＮＤブロツク７０から出る出
力は、導線７８を経てＮＯＲブロツク８０に送ら
れる。ＮＯＲブロツク８０のもう一つの入力は
ＮＡＮＤブロツク８４から送られる。このＮＡＮＤ
ブロツク８４は両方向ＮＡＮＤブロツクであり、
ＭＰＵから読取り信号と（ＭＰＵ to display）信
号を供給される。同様にＮＡＮＤブロツク８６は
両方向ＮＡＮＤブロツクであり、読取り信号と
Display to ＭＰＵ信号を供給される。ＮＯＲブロ
ツク８０からの出力は読取り信号ＭＰＵ ＲＡＭ
ＯＥである。ＭＰＵ ＲＡＭへの書込み信号（ＭＰＵ
ＲＡＭ ＷＥ）は、ＮＯＲブロツク８２から出力さ
れる。ＮＯＲブロツク８２への入力は、ＮＡＮＤブ
ロツク７２および８６の出力から形成される。
ＮＡＮＤブロツク７２は両方向ＮＡＮＤブロツクで
あり、書込み信号および、ＮＯＲブロツク７４か
らインバータ７６を経てくる出力を供給される。 Output enablc to ＸＣＶＲ信号がＮＡＮＤブロ
ツク８８から生成される。ＮＡＮＤブロツク８４
および８６からの出力はそれぞれＮＡＮＤブロツ
ク８８に送られる。Select Line to
multiplexors信号がＮＯＲブロツク７４から生成
される。ＮＯＲブロツク７４への入力信号は、
Display to ＭＰＵ信号とＭＰＵ to display信号で
ある。 ＲＡＭへの読取り信号（表示装着ＲＡＭ ＯＥ）
は、ＮＡＮＤブロツク９０，９２とＮＯＲブロツク
９４によつて生成される。ＮＡＮＤブロツク９０，
９２への入力は、読取り信号、Display to ＭＰＵ
信号およびＭＰＵ to display信号である。
ＮＡＮＤブロツク９０，９２からの出力は、当該
の導線を経てＮＯＲブロツク９４に送られる。 最後に、第３図で表示装置ＲＡＭ ＷＥ（書き込
み）と記した表示装置ＲＡＭ３２への書込み信号
が、ＮＡＮＤブロツク９６から出力される。
ＮＡＮＤブロツク９６への入力は、display to
ＭＰＵ信号および書込み信号から供給される。 第４図は、ＭＰＵ ＲＡＭ中の情報のコピーを表
示装置ＲＡＭ３２に転送できるようにインテル社
の8051ＭＰＵをプログラミングする際の流れ図を
示したものである。表示装置ＲＡＭのコピーを
ＭＰＵ ＲＡＭに転送するには、Ｐ1.1ではなくて
Ｐ1.2（第２図）をセツトし消去すべきことに注意
すべきである。また、入力条件は、データ・ポイ
ンタ（ＤＰＴＲ）をコピーすべきＲＡＭの開始アド
レスにセツトすること、および（ＭＰＵ中の）レ
ジスタＲＯがコピーすべきバイト数を含んでいる
ことである。 さらに、第４図を参照すると、ブロツク９６
は、プロセツサを制御するプロセスの第１ステツ
プを定義する。この最初のステツプは、出力ＰＩＮ
Ｐ1.1（第２図）を論理“０”にセツトすることを
要求する機能ステツプである。プログラムは、ブ
ロツク９６からブロツク９８に移り、そこで
ＭＰＵ読取りコマンドがプロセツサによつて実行
される。次にプログラムはブロツク１００に移
り、そこでアドレス・ポインタとカウンタが増分
される。次にプログラムはブロツク１０２に移
り、そこでアドレスの全範囲がコピーされたかど
うかを決定する。アドレスの全範囲がコピーされ
ている場合、プログラムはブロツク１０４に移
り、Ｐ1.1を論理“１”にセツトして、このルーチ
ンから出る。しかし、ブロツク１０２でアドレス
の全範囲がコピーされていない場合、プログラム
はループに入り、アドレスの全範囲がバツフアに
コピーされるまで、コピー動作およびアドレス・
カウンタの更新を続ける。前述のように、同じル
ーチンを使つて、表示装置バツフアからＭＰＵバ
ツフアへのデータ転送を行うことができる。その
場合は、Ｐ1.1（ＭＰＵ to Display）の代りに、
Ｐ1.2（Display to ＭＰＵ）がセツトされる。
【表】
表１は、第３図の論理回路の読み書き論理真理
値表を示したものである。この表の最初の４欄は
ＭＰＵ２４（第１図）から読み書き制御論理回路
２８に出力される入力信号を表わす。次の７欄
は、それらの入力信号の結果、読み書き制御論理
回路２８から生成される出力信号を表わす。最後
の欄は、与えられる機能を表わす。各欄中の記号
は、各信号の状態を表わす。通常のプロセツサの
読取りを行うには、論理回路手段への読取り線上
の信号がダウン状態でなければならない。書込み
線はアツプでなければならず、ＭＰＵ to display
信号は論理１、display to ＭＰＵ信号は論理１で
なければならない。出力の際は、ＭＰＵ ＯＥ信号
がダウンであり、ＭＰＵ書込み信号は論理１であ
り、表示装置読取り信号は論理０であり、表示装
置書込み信号は論理１である。この第１の例から
明らかなように、この表は自明であり、したがつ
て各機能の説明は行わないことにする。この表を
読み取る際、記号〓は低レベルの活動パルスを示
すことに注意しければならない。これで詳しい説
明は終わる。 アダプタの詳しい構成について説明したので、
次にその動作について説明する。動作にあたつて
は、データを上位演算処理装置即ち主プロセツサ
（第１図）が受け取ると、データがＭＰＵ ＲＡＭ
３０（第２図）に入れられる。データがＭＰＵ
ＲＡＭ３０中にあると、ＭＰＵ２４はそのデータ
が表示装置ＲＡＭ３２にある場合と同じアドレス
でデータを操作する。別の言い方をすると、
ＭＰＵ ＲＡＭ３０および表示装置ＲＡＭ３２の共
通アドレス即ち同一アドレスを使つて、同一デー
タが記憶される。垂直再トレース時間に、ＭＰＵ
アドレス母線４８がマルチプレクサ５４によつて
表示装置ＲＡＭアドレス母線６８に切り替えられ
る。そこでＭＰＵ２４は、ＭＰＵ ＲＡＭ３０に含
まれるデータによつて更新されるべき表示装置
ＲＡＭ３２のアドレスにおいて読取り命令を実行
する。ＭＰＵ ＲＡＭ３０に読取りモードとなり、
表示装置ＲＡＭ３２は書込みモードとなる。表示
装置ＲＡＭ３２とＭＰＵ ＲＡＭ３０のデータの母線
は、トランシーバ５２を介して接続されている。
ＭＰＵ２４がＭＰＵ ＲＡＭ３０から読み取つた各
アドレスは、表示装置ＲＡＭ３２の同じ位置に書
き込まれる。非表示期間に一連のアドレスを調べ
ることにより、表示装置ＲＡＭ３２におけるデー
タが更新される。表示装置ＲＡＭ３２から読み取
りの間ＭＰＵ ＲＡＭ３０を書き込みモードにおく
ことによつてこの過程は逆の方向にも働く。その
結果、このアダプタは、中間的な長さの直列メツ
セージを取り出して表示装置ＲＡＭ３２に入れ
る。
値表を示したものである。この表の最初の４欄は
ＭＰＵ２４（第１図）から読み書き制御論理回路
２８に出力される入力信号を表わす。次の７欄
は、それらの入力信号の結果、読み書き制御論理
回路２８から生成される出力信号を表わす。最後
の欄は、与えられる機能を表わす。各欄中の記号
は、各信号の状態を表わす。通常のプロセツサの
読取りを行うには、論理回路手段への読取り線上
の信号がダウン状態でなければならない。書込み
線はアツプでなければならず、ＭＰＵ to display
信号は論理１、display to ＭＰＵ信号は論理１で
なければならない。出力の際は、ＭＰＵ ＯＥ信号
がダウンであり、ＭＰＵ書込み信号は論理１であ
り、表示装置読取り信号は論理０であり、表示装
置書込み信号は論理１である。この第１の例から
明らかなように、この表は自明であり、したがつ
て各機能の説明は行わないことにする。この表を
読み取る際、記号〓は低レベルの活動パルスを示
すことに注意しければならない。これで詳しい説
明は終わる。 アダプタの詳しい構成について説明したので、
次にその動作について説明する。動作にあたつて
は、データを上位演算処理装置即ち主プロセツサ
（第１図）が受け取ると、データがＭＰＵ ＲＡＭ
３０（第２図）に入れられる。データがＭＰＵ
ＲＡＭ３０中にあると、ＭＰＵ２４はそのデータ
が表示装置ＲＡＭ３２にある場合と同じアドレス
でデータを操作する。別の言い方をすると、
ＭＰＵ ＲＡＭ３０および表示装置ＲＡＭ３２の共
通アドレス即ち同一アドレスを使つて、同一デー
タが記憶される。垂直再トレース時間に、ＭＰＵ
アドレス母線４８がマルチプレクサ５４によつて
表示装置ＲＡＭアドレス母線６８に切り替えられ
る。そこでＭＰＵ２４は、ＭＰＵ ＲＡＭ３０に含
まれるデータによつて更新されるべき表示装置
ＲＡＭ３２のアドレスにおいて読取り命令を実行
する。ＭＰＵ ＲＡＭ３０に読取りモードとなり、
表示装置ＲＡＭ３２は書込みモードとなる。表示
装置ＲＡＭ３２とＭＰＵ ＲＡＭ３０のデータの母線
は、トランシーバ５２を介して接続されている。
ＭＰＵ２４がＭＰＵ ＲＡＭ３０から読み取つた各
アドレスは、表示装置ＲＡＭ３２の同じ位置に書
き込まれる。非表示期間に一連のアドレスを調べ
ることにより、表示装置ＲＡＭ３２におけるデー
タが更新される。表示装置ＲＡＭ３２から読み取
りの間ＭＰＵ ＲＡＭ３０を書き込みモードにおく
ことによつてこの過程は逆の方向にも働く。その
結果、このアダプタは、中間的な長さの直列メツ
セージを取り出して表示装置ＲＡＭ３２に入れ
る。
第１図は、本発明の教示を具体化した計算機シ
ステムの構成図、第２図は、本発明の教示にもと
づく発明の構成図、第３図は、読み書き制御回路
構成の詳細を示したものである。第４図は、アダ
プタのマイクロプロセツサをプログラミングする
ための流れ図である。
ステムの構成図、第２図は、本発明の教示にもと
づく発明の構成図、第３図は、読み書き制御回路
構成の詳細を示したものである。第４図は、アダ
プタのマイクロプロセツサをプログラミングする
ための流れ図である。
Claims (1)
- 【特許請求の範囲】 １ 直列データ・リンクと入出力端末装置をイン
ターフエースするアダプタであつて、 直列データ・リンクから送られたデータを記憶
するための第１記憶手段、 入出力端末装置用データを記憶するための第２
記憶手段、 第２記憶手段に接続されたアドレス母線、 第２記憶手段に接続されたデータ母線、 直列データ・リンクに連結され、許可信号を生
成し得るマイクロプロセツサ、 第１記憶手段とマイクロプロセツサを相互接続
するためのマイクロプロセツサアドレス母線、 第１記憶手段とマイクロプロセツサを相互接続
するためのマイクロプロセツサデータ母線、 データ母線とマイクロプロセツサデータ母線の
間のデータの流れを制御するための第１制御手
段、 アドレス母線とマイクロプロセツサアドレス母
線を相互接続するための第２制御手段、 許可信号に応答して第１及び第２制御手段を使
用可能にし且つ第１及び第２記憶手段をそれぞれ
読み取り及び書き込みモードにし、マイクロプロ
セツサが読み取りモードの第１記憶手段において
第１のコマンドを実行するときには第１の記憶手
段の選択されたアドレスに記憶されたデータを第
２記憶手段の同じアドレスにコピーさせ、マイク
ロプロセツサが読み取りモードの第２記憶手段に
おいて第１のコマンドを実行するときには第２の
記憶手段の選択されたアドレスに記憶されたデー
タを第１記憶手段にコピーさせる第３制御手段、
を含む、直列データ・リンクと入出力端末装置を
インターフエースするアダプタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67251284A | 1984-11-19 | 1984-11-19 | |
| US672512 | 1984-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125665A JPS61125665A (ja) | 1986-06-13 |
| JPH0419569B2 true JPH0419569B2 (ja) | 1992-03-30 |
Family
ID=24698864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177790A Granted JPS61125665A (ja) | 1984-11-19 | 1985-08-14 | 直列データ・リンクと入出力端末装置をインターフェースするアダプタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4959773A (ja) |
| EP (1) | EP0182097B1 (ja) |
| JP (1) | JPS61125665A (ja) |
| DE (1) | DE3587062T2 (ja) |
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| US5257393A (en) * | 1989-04-19 | 1993-10-26 | Jrm Consultants, Inc. | Serially controlled programmable test network |
| AU624274B2 (en) * | 1989-11-20 | 1992-06-04 | Digital Equipment Corporation | Data format for packets of information |
| TW198107B (ja) * | 1991-02-28 | 1993-01-11 | Ibm | |
| JP3334211B2 (ja) | 1993-02-10 | 2002-10-15 | 株式会社日立製作所 | ディスプレイ |
| US5613156A (en) | 1994-09-27 | 1997-03-18 | Eastman Kodak Company | Imaging system with 1-N Parallel channels, each channel has a programmable amplifier and ADC with serial controller linking and controlling the amplifiers and ADCs |
| JP3636148B2 (ja) * | 2002-03-07 | 2005-04-06 | セイコーエプソン株式会社 | 表示ドライバ、電気光学装置、及び表示ドライバのパラメータ設定方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4023142A (en) * | 1975-04-14 | 1977-05-10 | International Business Machines Corporation | Common diagnostic bus for computer systems to enable testing concurrently with normal system operation |
| US4075695A (en) * | 1976-06-01 | 1978-02-21 | Raytheon Company | Display processor system |
| US4232376A (en) * | 1979-03-15 | 1980-11-04 | Rca Corporation | Raster display refresh system |
| US4513390A (en) * | 1979-06-08 | 1985-04-23 | Planning Research Corporation | System for digital transmission and synthesis of integrated data |
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| US4398265A (en) * | 1980-09-15 | 1983-08-09 | Motorola, Inc. | Keyboard and display interface adapter architecture |
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| US4574358A (en) * | 1982-09-14 | 1986-03-04 | Mobil Oil Corporation | Monitor display control |
| JPS5960480A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | デイスプレイ装置 |
| US4573115A (en) * | 1983-10-28 | 1986-02-25 | Standard Oil Company (Indiana) | Supervisory control system for remotely monitoring and controlling at least one operational device |
| US4608688A (en) * | 1983-12-27 | 1986-08-26 | At&T Bell Laboratories | Processing system tolerant of loss of access to secondary storage |
| US4656596A (en) * | 1984-07-23 | 1987-04-07 | Texas Instruments Incorporated | Video memory controller |
-
1985
- 1985-08-14 JP JP60177790A patent/JPS61125665A/ja active Granted
- 1985-10-15 EP EP85113094A patent/EP0182097B1/en not_active Expired - Lifetime
- 1985-10-15 DE DE8585113094T patent/DE3587062T2/de not_active Expired - Fee Related
-
1988
- 1988-01-07 US US07/143,283 patent/US4959773A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0182097A2 (en) | 1986-05-28 |
| DE3587062D1 (de) | 1993-03-18 |
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| JPS61125665A (ja) | 1986-06-13 |
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