JPH04196132A - Display device manufacturing method - Google Patents

Display device manufacturing method

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Publication number
JPH04196132A
JPH04196132A JP32175990A JP32175990A JPH04196132A JP H04196132 A JPH04196132 A JP H04196132A JP 32175990 A JP32175990 A JP 32175990A JP 32175990 A JP32175990 A JP 32175990A JP H04196132 A JPH04196132 A JP H04196132A
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JP
Japan
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gate
film
thin film
silicon
insulating film
Prior art date
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Pending
Application number
JP32175990A
Other languages
Japanese (ja)
Inventor
Tsutomu Hashizume
勉 橋爪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、液晶デイスプレィの製造方法、特に例えばア
クティブマトリクス方式の液晶デイスプレィの製造に適
用して好適な表示装置の製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for manufacturing a liquid crystal display, and particularly to a method for manufacturing a display device suitable for, for example, manufacturing an active matrix type liquid crystal display.

[従来の技術] 従来、各画素に形成された薄膜トランジスタにより画素
電極をオンオフして表示を行なうアクティブマトリクス
方式の液晶デイスプレィが知られている。
[Prior Art] Active matrix type liquid crystal displays have been known in which display is performed by turning on and off pixel electrodes using thin film transistors formed in each pixel.

特開平1−241862号公報のように、第3図に示す
ようにこのデイズブ1ノイでは、透明なガラス基板30
1上に画素電極形成用のシリコン膜305と、上記画素
電極305をオンオフするための、上り己画素電極形成
用のシリコン膜と一体化しているシリコン膜で形成され
た薄膜トランジスタTPT、ゲート・バス・ラインとゲ
ート電極が一体化している305及びソース・バス・ラ
インで構成されている。上記トランジスタは、上記ゲー
トパスラインと一体的に形成されているゲート電極、窒
化膜であるゲート絶縁膜306および二酸化珪素膜であ
るゲート絶縁膜307、真性(1型)の水素化アモルフ
ァスシリコンにパルスレーザ−ビームを照射して結晶化
されたシリコン膜303、L I M P I D (
Laser Induced Melting ofP
redeposited Impurity Dopi
ng)法と呼ばれている不純物ドーピング法で形成され
たソース領域304及びドレイン領域305により構成
されている。ソース領域304及びドレイン領域305
はゲート電極308に対してLIMPIDによって自己
整合的に形成されている。この場合、ソース領域は上記
ソースパスラインと接続され、ドレイン領域と画素電極
は薄いシリコン膜によって一体形成されている。
As disclosed in Japanese Unexamined Patent Publication No. 1-241862, as shown in FIG.
1, there is a silicon film 305 for forming a pixel electrode, a thin film transistor TPT formed of a silicon film, which is integrated with the silicon film for forming the pixel electrode, and a gate bus for turning the pixel electrode 305 on and off. It is composed of a line 305 in which the line and gate electrode are integrated, and a source bus line. The transistor has a gate electrode formed integrally with the gate pass line, a gate insulating film 306 which is a nitride film, a gate insulating film 307 which is a silicon dioxide film, and a pulsed laser beam applied to intrinsic (type 1) hydrogenated amorphous silicon. - Silicon film 303 crystallized by beam irradiation, L I M P I D (
Laser Induced Melting ofP
redeposited Impurity Dopi
The source region 304 and the drain region 305 are formed by an impurity doping method called .ng) method. Source region 304 and drain region 305
is formed in a self-aligned manner with respect to the gate electrode 308 by LIMPID. In this case, the source region is connected to the source pass line, and the drain region and the pixel electrode are integrally formed with a thin silicon film.

また従来、画素トランジスタ駆動用の薄膜トランジスタ
としては、5ID90 Tnt’l Sympo、、T
ech、Digest pp307−310のように第
4図で示すようにコブラナー構造のものがある。この薄
膜トランジスタにおいては、石英基板401上に、グロ
ー放電によりモノシランガスを分解する方法、あるいは
、減圧化学気相成長法によりシリコン薄膜402を形成
し、上記シリコン薄膜上に、グー1−絶縁膜403を被
着形成し、上記絶縁膜」二に、不純物が導入されたシリ
コン薄膜でゲートラインと一体化したゲート電極404
を形成し、さらにソース領域とドレイン領域を形成する
ために上記ゲート電極をマスクとして自己整合的に、不
純物を上記絶縁膜を通してイオン注入し、さらに不純物
の活性化のための熱工程を得て低抵抗のソース領域40
5およびドレイン領v1.406を経て、さらに、配線
用の窓を形成し、ソース電極407およびドレイン電極
408を形成されたものだった。
Conventionally, as thin film transistors for driving pixel transistors, 5ID90 Tnt'l Sympo, T
ech, Digest pp307-310 has a cobranar structure as shown in FIG. In this thin film transistor, a silicon thin film 402 is formed on a quartz substrate 401 by a method of decomposing monosilane gas by glow discharge or a low pressure chemical vapor deposition method, and a goo 1 insulating film 403 is formed on the silicon thin film. 2. A gate electrode 404 integrated with the gate line using a silicon thin film doped with impurities.
In order to form a source region and a drain region, impurities are ion-implanted through the insulating film in a self-aligned manner using the gate electrode as a mask, and a thermal process is performed to activate the impurities. Resistor source region 40
5 and drain region v1.406, a window for wiring was further formed, and a source electrode 407 and a drain electrode 408 were formed.

[発明が解決しようとする課題] 上述の第3図の従来のアクティブマトリクスの液晶デイ
スプレィに於ける薄膜トランジスタは、ゲート電極に対
して自己整合的にソース領域とドレイン領域が形成され
ているが、LIMPID法によって、不純物をシリコン
膜に導入活性化する手段を使用しているため、ゲート絶
縁膜306及び307をゲート電極に対して自己整合的
にエツチング除去しなければならなかった。このため、
ゲート絶縁膜306と層間絶縁膜308の間に、及びゲ
ート絶縁膜307と層間絶縁膜308の間に界面が形成
されるので、ゲート電極に電圧を掛しった場合この界面
にリーク電流が発生し易くなる。すなわち、第3図の薄
膜トランジスタの構造では、ゲート耐圧が著しく低い欠
点を有する。
[Problems to be Solved by the Invention] In the thin film transistor in the conventional active matrix liquid crystal display shown in FIG. Since a method of introducing and activating impurities into the silicon film is used, the gate insulating films 306 and 307 had to be removed by etching in a self-aligned manner with respect to the gate electrode. For this reason,
Since interfaces are formed between the gate insulating film 306 and the interlayer insulating film 308 and between the gate insulating film 307 and the interlayer insulating film 308, leakage current is likely to occur at this interface when a voltage is applied to the gate electrode. Become. That is, the structure of the thin film transistor shown in FIG. 3 has a drawback that the gate breakdown voltage is extremely low.

上述の第4図の従来のアクティブマトリクスの液晶デイ
スプレィに於ける薄膜トランジスタはゲート電極とゲー
トパスラインが、不純物が導入された多結晶シリコン膜
あるいは非晶質のシリコン膜で形成されている。アクテ
ィブマトリックス方式の液晶デイスプレィでは、フリッ
カ−や画面の左右ムラ、応答速度の遅延などの原因とな
る、画素用の薄膜トランジスタのソース領域とゲート電
極の重なりによって生しる寄生容量Vgs、およびドレ
イン領域とゲート電極の重なりによって生しる寄生容量
Vdsが大きな問題である。従来例では、寄生容量Vg
sおよびVdsを発生さぜぬよう、ゲート電極204に
対してイオン注入法で自己整合的にソース領域およびト
レイン領域を形成している。
In the thin film transistor in the conventional active matrix liquid crystal display shown in FIG. 4, the gate electrode and gate pass line are formed of a polycrystalline silicon film or an amorphous silicon film doped with impurities. In active matrix liquid crystal displays, parasitic capacitance Vgs occurs due to the overlap between the source region and gate electrode of the pixel thin film transistor, and the drain region and A major problem is the parasitic capacitance Vds caused by overlapping gate electrodes. In the conventional example, the parasitic capacitance Vg
In order to prevent the generation of s and Vds, the source region and the train region are formed in a self-aligned manner with respect to the gate electrode 204 by ion implantation.

しかし、ゲート電極およびゲートパスラインを不純物が
導入されたシリコン層で形成しているため、液晶デイス
プレィの画面の大きさが大きくなると、ゲートパスライ
ンが長くなり、ゲートパスラインの抵抗が大きくなって
しまうため、ゲートの書き込み時間が大きくなり、ゲー
ト駆動用回路に対してゲートパスラインに沿って遠くは
なれている画素の薄膜トランジスタでは、充分なデータ
が画素電極に人力されないために、画素ムラが生してし
まう欠点があった。
However, since the gate electrode and gate pass line are formed from a silicon layer doped with impurities, as the screen size of the liquid crystal display increases, the gate pass line becomes longer and the resistance of the gate pass line increases. The gate write time is long, and thin film transistors in pixels that are far away from the gate drive circuit along the gate pass line have the disadvantage that not enough data is manually applied to the pixel electrodes, resulting in pixel unevenness. there were.

本発明の目的は、上記の欠点を一挙に解決するもので、
薄膜トランジスタのソース領域及びドレイン領域を、金
属薄膜であるゲート電極に対して、ゲート耐圧が高い方
法を用いて自己整合的に形成することによって、寄生容
量の発生による画素ムラと点欠陥がなくなり、さらに、
抵抗率の低い金属薄膜であるゲートパスラインおよびグ
ー1〜電極により、ゲートパスラインの信号の遅延が原
因であるゲートパスライン方向の画素ムラが解消される
ことによる、良質な画質の表示装置の製造方法を提供す
ることにある。
The purpose of the present invention is to solve the above-mentioned drawbacks all at once.
By forming the source and drain regions of thin film transistors in a self-aligned manner with respect to the gate electrode, which is a metal thin film, using a method with high gate breakdown voltage, pixel unevenness and point defects due to the generation of parasitic capacitance are eliminated. ,
A method for manufacturing a display device with high image quality in which pixel unevenness in the direction of the gate pass line caused by signal delay on the gate pass line is eliminated by using the gate pass line and the electrodes, which are metal thin films with low resistivity. It is about providing.

〔課題を解決するだめの手段〕[Failure to solve the problem]

本発明は、薄膜トランジスタの製造において、絶縁基体
上にシリコン膜を形成する工程と、上記シリコン膜をパ
ターニングする工程と上記シリコン膜」二にゲート絶縁
膜を形成する工程と、上記絶縁膜上に金属薄膜を形成す
る工程と、上記金属膜をパターニングしてゲート電極を
形成する工程と、上記絶縁膜を介してシリコン膜に不純
物を注入する工程と、上記不純物を注入されたシリコン
膜に、エネルギービームを照射して不純物を活性化させ
ることにより上記薄膜トランジスタのソース領域及びド
レイン領域を形成する工程とを有することを特徴とする
表示装置の製造方法である。
In manufacturing a thin film transistor, the present invention includes a step of forming a silicon film on an insulating substrate, a step of patterning the silicon film, a step of forming a gate insulating film on the silicon film, and a step of forming a gate insulating film on the insulating film. A step of forming a thin film, a step of patterning the metal film to form a gate electrode, a step of implanting impurities into the silicon film through the insulating film, and applying an energy beam to the silicon film into which the impurities have been implanted. A method of manufacturing a display device is characterized in that the method includes the step of forming a source region and a drain region of the thin film transistor by irradiating the impurities with the impurities.

[イ乍 用] 上記した手段によれば、グー1−絶縁膜を除去せずに、
ソース領域およびドレイン電極を形成しているので、ゲ
ート耐圧の高い薄膜トランジスタを形成することができ
るので欠陥の少ない画質が得られ、寄生容量Vgsおよ
びVdsのない薄膜トランジスタのゲート電極及びゲー
トパスラインが金属薄膜で構成されているので、駆動回
路から画素トランジスタに良好なゲート信号を供給する
ことが出来るため、ムラのない均一で良好な画質である
表示装置を得ることができる。
[For A] According to the above-mentioned means, without removing the goo 1 insulating film,
Since the source region and drain electrode are formed, it is possible to form a thin film transistor with a high gate withstand voltage, resulting in image quality with fewer defects. Because of this configuration, a good gate signal can be supplied from the drive circuit to the pixel transistor, so that a display device with uniform and good image quality without unevenness can be obtained.

〔実 施 例〕〔Example〕

以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は本発明をアクティツマ1−リクス
方式の液晶デイスプレィの製造に適用した実施例である
An embodiment of the present invention will be described below with reference to the drawings. This embodiment is an example in which the present invention is applied to the manufacture of an active matrix type liquid crystal display.

第1図(a)から第1図(e)は本発明の一実施例によ
るアクティブマトリクス方式の液晶デイスプレィの製造
方法を工程順に示し、第2図はその完成状態を示す。な
お、第1図(a)〜第1図(d)は、第2図のx−X線
に沿っての断面図である。
1(a) to 1(e) show a method for manufacturing an active matrix type liquid crystal display according to an embodiment of the present invention in the order of steps, and FIG. 2 shows the completed state. Note that FIGS. 1(a) to 1(d) are cross-sectional views taken along the line xx in FIG. 2.

本実施例に於いては、第1図Aに示すように、まずあら
かしめ洗浄された透明なガラス基板101に例えばプラ
ズマCVD法により、例えば300°C程度の基板温度
で例えば膜厚1. OO0人の窒化膜SiN、102の
絶縁膜を形成する。上記窒化膜によってガラス基板10
1からの汚染を防止することができる。
In this embodiment, as shown in FIG. 1A, first, a transparent glass substrate 101 that has been pre-washed is coated with a film having a thickness of, for example, 1.5 mm at a substrate temperature of, for example, 300° C. by, for example, plasma CVD. A nitride film SiN of OO0 and an insulating film of 102 are formed. The glass substrate 10 is formed by the nitride film.
It is possible to prevent contamination from 1.

次に、例えば減圧化学気相成長法によって全面に上記絶
縁膜102を覆うように例えば基板温度が600℃で、
例えば膜厚が250人程度の多結晶シリコン膜を形成す
る。上記多結晶シリコン薄膜をエツチングにより、後述
の薄膜トランジスタ。
Next, the insulating film 102 is covered over the entire surface by, for example, low pressure chemical vapor deposition at a substrate temperature of 600° C.
For example, a polycrystalline silicon film having a thickness of about 250 nm is formed. A thin film transistor, which will be described later, is produced by etching the polycrystalline silicon thin film.

のソース領域及びドレイン領域及び活性領域となる島状
のパターン103を形成する。次に例えばAPCVD法
により、上記島状のシリコン膜を覆うように基板温度3
00°Cで二酸化珪素膜による絶縁膜104を1500
人形成する。次に、例えばスパック法により金属薄膜た
とえば4000人のアルミニウム金属薄膜を上記絶縁膜
104を覆うように被着形成する。上記アルミニウム金
属薄膜をエツチングにより所定の形状にパターニングし
て、ゲート電極105及び第2図に示すようにゲートパ
スライン113を形成する。
An island-like pattern 103 is formed to become a source region, a drain region, and an active region. Next, for example, by APCVD method, the substrate temperature is increased to 3 to cover the island-shaped silicon film.
The insulating film 104 made of silicon dioxide film was heated to 1500°C at 00°C.
Form people. Next, a metal thin film, for example, a 4000 aluminum metal thin film, is deposited to cover the insulating film 104 by, for example, the sppack method. The aluminum metal thin film is patterned into a predetermined shape by etching to form a gate electrode 105 and a gate pass line 113 as shown in FIG.

次に、上記絶縁膜104を通過して上記多結晶シリコン
薄膜に達するように、第1図Bに示すように例えばリン
をイオン注入法によって、例えば120KeVの加速電
圧で例えば3X10”cm−2の密度で不純物をドーピ
ングして、第1図Cに示すようにイオン注入されたシリ
コン層108および109を形成する。この108と1
09はそれぞれソース領域、ドレイン領域となるもので
ある。この時上記ゲート電極の遮蔽効果によって、薄膜
トランジスタTの活性領域には上記不純物はドーピング
されない。
Next, as shown in FIG. 1B, for example, phosphorus is ion-implanted at an acceleration voltage of, for example, 120 KeV to reach the polycrystalline silicon thin film through the insulating film 104 at a concentration of, for example, 3×10” cm −2 . Impurities are doped at a high density to form ion-implanted silicon layers 108 and 109 as shown in FIG.
09 serve as a source region and a drain region, respectively. At this time, the active region of the thin film transistor T is not doped with the impurity due to the shielding effect of the gate electrode.

次に、エネルギービーム110を照射して上記シリコン
薄膜中に注入された不純物イぢンを活性化する。この不
純物活性化のためのエネルギービ−ムは、例えばXeC
]エキシマレーザ−があり、この照射条件としては、例
えば、基板温度が室温で、パルス幅50nsec、エネ
ルギー密度300 m J / c rn’である。こ
のエネルギービームの活性化では実質的に室温で行える
ため、基板には低融点の無アルカリガラスを使用するこ
とができる。また、上記エキシマレーザ−の照射条件で
は、ゲート電極のアルミニウム金属薄膜の抵抗は変化せ
ずに、ソース領域及びドレイン領域のみにエネルギーが
伝達し不純物が活性化する。さらに、不純物活性化のた
めに300°C以上の高温を必要としないため、この工
程での活性領域のシリコン薄膜からの水素の脱離も生し
ない。この活性化により、ソース領域及びドレイン領域
の抵抗率は10−2〜10−3Ω・cmとなり、薄膜ト
ランジスタの駆動には問題のない抵抗を得る。
Next, an energy beam 110 is irradiated to activate the impurity ions implanted into the silicon thin film. The energy beam for activating this impurity is, for example, XeC
] There is an excimer laser, and the irradiation conditions are, for example, the substrate temperature is room temperature, the pulse width is 50 nsec, and the energy density is 300 mJ/crn'. Since this energy beam activation can be performed substantially at room temperature, alkali-free glass with a low melting point can be used for the substrate. Further, under the above excimer laser irradiation conditions, the resistance of the aluminum metal thin film of the gate electrode does not change, but energy is transmitted only to the source and drain regions and impurities are activated. Furthermore, since a high temperature of 300° C. or higher is not required for impurity activation, hydrogen is not desorbed from the silicon thin film in the active region in this step. Due to this activation, the resistivity of the source region and the drain region becomes 10<-2> to 10<-3 >[Omega].cm, and a resistance that is sufficient for driving a thin film transistor is obtained.

つぎに、上記ゲート電極及びゲートパスライン113を
覆うように、層間絶縁膜111を例えば常圧化学気相成
長法によって基板温度300°Cて、二酸化珪素膜50
00人被着形成する。
Next, an interlayer insulating film 111 is formed by, for example, atmospheric pressure chemical vapor deposition at a substrate temperature of 300° C., and a silicon dioxide film 50 is formed so as to cover the gate electrode and gate pass line 113.
Formed by 00 people.

つぎに、ゲート絶縁膜]04及び層間絶縁膜11]の所
定部分を除去してソース領域及びドレイン領域に達する
ようにコンタクトホールな形成したのち、透明電導膜例
えばITO膜をスパッタ法で被着形成して、このITO
膜をエツチングして所定の形状にパターニングして画素
電極112を形成する。次に、アルミニウムをスパッタ
法で層間絶縁膜に被着形成して、このアルミニウム膜を
エツチングして所定の形状にバターニングして、ソース
領域に通じるソース電極114およびソースパスライン
115を形成する。次に、グー1−電極及びソースライ
ン及び画素電極を覆うように、絶縁膜例えば窒化膜11
6を被着形成する6当該絶縁膜116は、外部環境から
の汚染を防止する。
Next, predetermined portions of the gate insulating film [04 and interlayer insulating film 11] are removed to form contact holes reaching the source and drain regions, and then a transparent conductive film, such as an ITO film, is deposited by sputtering. Then, this ITO
The film is etched and patterned into a predetermined shape to form the pixel electrode 112. Next, aluminum is deposited on the interlayer insulating film by sputtering, and the aluminum film is etched and patterned into a predetermined shape to form a source electrode 114 and a source pass line 115 communicating with the source region. Next, an insulating film, for example, a nitride film 11, is formed to cover the goo 1-electrode, the source line, and the pixel electrode.
The insulating film 116 deposited on the substrate 6 prevents contamination from the external environment.

つぎに、活性領域の多結晶シリコン層107と絶縁膜1
04との界面の特性改善や、上記活性領域の多結晶シリ
コン層を構成するシリコンの微結晶の粒界の特性改善の
ために必要に応じて、例えば水素を含むガスで例えば3
00°Cの温度でアニ] 2 −ルを施す。この後、全面に液晶配向膜を形成した後、
液晶の封入工程を経て、目的とする液晶デイスプレィが
完成する。
Next, the polycrystalline silicon layer 107 in the active region and the insulating film 1
In order to improve the characteristics of the interface with 04 and the grain boundaries of silicon microcrystals constituting the polycrystalline silicon layer in the active region, for example, 3
Annealing is performed at a temperature of 00°C. After this, after forming a liquid crystal alignment film on the entire surface,
After going through the liquid crystal encapsulation process, the desired liquid crystal display is completed.

この薄膜トランジスタTにより、ゲートパスラインにつ
いて高速のスイッチングを行うことができる。さらに、
ゲート電極105に対して自己整合的にシリコンN 1
.03に不純物がドーピングされるので、ソース領域1
08及びドレイン領域lO9をゲート電極105に対し
て自己整合的に形成することができる。この結果、薄膜
トランジスタTの応答速度が速くなり、又、ゲート電極
とソース領域の間の寄生容量Vgs、およびゲート電極
とドレイン領域の間の寄生容量Vdsがなくなるため、
画質ムラの無い良質な映像を得ることができる。
This thin film transistor T allows high-speed switching of the gate pass line. moreover,
Silicon N 1 in a self-aligned manner with respect to the gate electrode 105
.. 03 is doped with impurities, source region 1
08 and the drain region lO9 can be formed in a self-aligned manner with respect to the gate electrode 105. As a result, the response speed of the thin film transistor T becomes faster, and the parasitic capacitance Vgs between the gate electrode and the source region and the parasitic capacitance Vds between the gate electrode and the drain region are eliminated.
You can obtain high-quality images without unevenness.

以上、本発明の実施例に付き具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づ(各種の変形が可能である。
Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications are possible based on the technical idea of the present invention.

例えば、ゲート電極としてはより高融点金属で  q あるMOあるいはTaを用いることが可能である。さら
に、ゲート電極及びゲートラインを構成する金属薄膜は
1層に限られることはなく、例えばクロム薄膜と、より
抵抗率の低いアルミニウム薄膜の2層構造としてもよい
For example, MO or Ta, which is a metal with a higher melting point, can be used as the gate electrode. Further, the metal thin film constituting the gate electrode and gate line is not limited to one layer, and may have a two-layer structure, for example, a chromium thin film and an aluminum thin film having a lower resistivity.

本発明は、アクティブマトリクス方式の液晶デイスプレ
ィの製造に適用した場合について説明したが、本発明は
、液晶デイスプレィ以外のアクティブマトリクス方式の
表示装置の製造に適用することが可能である。例えば、
上述の実施例における画素電極115上の層間絶縁膜1
16を除去し、表示用物質として液晶の代わりに例えば
エレクトロクロミック(EC)材料を用いれば、アクテ
ィブマトリクス方式のエレクトロクロミックデイスプレ
ィを製造することができる。なお、液晶の代わりに光セ
ンサー材料を用いれば、二次元センサーを製造すること
もできる。
Although the present invention has been described in the case where it is applied to the manufacture of an active matrix type liquid crystal display, the present invention can be applied to the manufacture of active matrix type display devices other than liquid crystal displays. for example,
Interlayer insulating film 1 on pixel electrode 115 in the above embodiment
If 16 is removed and, for example, an electrochromic (EC) material is used instead of liquid crystal as the display material, an active matrix type electrochromic display can be manufactured. Note that a two-dimensional sensor can also be manufactured by using an optical sensor material instead of liquid crystal.

し発明の効果1 以上説明したように、本発明によれば、ゲート電極の構
成材料が抵抗率の低い金属であり、しかもソース領域及
びドレイン領域が上記ゲート電極に対して自己整合的に
形成されるので、駆動回路からのゲートパスラインの信
号が極めて速く画素の薄膜l・ランジスタに到達するた
め、大画面の例えば対角20インチのNTC3方式の液
晶デイスプレィで、ゲートパスライン方向に於いて画素
ム、うの無い良好な表示の画質を得ることが出来る。
Effect of the Invention 1 As explained above, according to the present invention, the constituent material of the gate electrode is a metal with low resistivity, and the source region and the drain region are formed in self-alignment with the gate electrode. Therefore, the signal from the gate pass line from the drive circuit reaches the thin film transistor of the pixel very quickly. Therefore, in a large screen, for example, a 20-inch diagonal NTC3 type liquid crystal display, the pixel m, in the direction of the gate pass line, It is possible to obtain a good display image quality without any distortion.

また、走査線数及び情報量がNTSC方式よりも多いテ
レビジョンの表示方式に於いても、アクティブマトリク
ス方式の液晶デイスプレィで良好な画質を得ることが出
来る。さらにゲート耐圧が高いため、ゲート耐圧が不良
による欠陥がなくなり良質な画質を得ることができる。
Furthermore, even in a television display system in which the number of scanning lines and the amount of information are greater than the NTSC system, good image quality can be obtained with an active matrix liquid crystal display. Furthermore, since the gate breakdown voltage is high, there are no defects due to poor gate breakdown voltage, and high quality images can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1区(a)〜第1図(e)は本発明の一実施例による
アクティブマトリクス方式の液晶デイスプレィの製造方
法を工程順に説明するための断面図、第2図は第1図(
a、 )〜第1図(e)に示す方法により製造された液
晶デイスプレィの完成状態を示す斜視図、第3区は従来
例である特開平l−241862の発明のアクティブマ
トリクス方式の液晶デイスプレィの斜視図、第4図は5
ID90Int’l Sympo、、Tech、Dig
est pp307−310の発明のアクティブマトリ
ックス方式の液晶デイスプレィの一例を示ず断面図であ
る。 101 ・・ガラス基板 102・・・絶縁膜 103・・・多結晶シリコン薄膜 104・・・ゲート絶縁膜 105・・・ゲート電極 106・・・イオン注入 107・ ・薄膜トランジスタの活性化領域108・・
 ソース領域 109・・・ドレイン領域 110・・ エネルギービーム ]11・・・層間絶縁膜 112 ・・画素電極 113 ・ ゲートパスライン 114・・・ソース電極 115・・・ソースパスライン 116 ・・パッシベーション膜 以上 出願人 セイコーエプソン株式会社
Section 1 (a) to FIG. 1 (e) are cross-sectional views for explaining the manufacturing method of an active matrix type liquid crystal display according to an embodiment of the present invention in the order of steps, and FIG.
Perspective views showing completed states of the liquid crystal displays manufactured by the methods shown in a, ) to FIG. Perspective view, Figure 4 is 5
ID90Int'l Sympo,,Tech,Dig
est pp307-310 is a sectional view showing an example of an active matrix type liquid crystal display according to the invention. 101...Glass substrate 102...Insulating film 103...Polycrystalline silicon thin film 104...Gate insulating film 105...Gate electrode 106...Ion implantation 107...Activation region 108 of thin film transistor...
Source region 109... Drain region 110... Energy beam] 11... Interlayer insulating film 112... Pixel electrode 113 Gate pass line 114... Source electrode 115... Source pass line 116... Passivation film People Seiko Epson Corporation

Claims (1)

【特許請求の範囲】 薄膜トランジスタの製造において、 絶縁基体上にシリコン膜を形成する工程と、上記シリコ
ン膜にエネルギービームを照射する工程と、 上記シリコン膜をパターニングする工程と、上記シリコ
ン膜上にゲート絶縁膜を形成する工程と、 上記絶縁膜上に金属薄膜を形成する工程と、上記金属薄
膜をパターニングしてゲート電極を形成する工程と、 上記絶縁膜を介してシリコン膜に不純物を注入する工程
と、 上記不純物を注入されたシリコン膜に、エネルギービー
ムを照射して不純物を活性化させることにより上記薄膜
トランジスタのソース領域及びドレイン領域を形成する
工程とを有することを特徴とする表示装置の製造方法。
[Claims] In manufacturing a thin film transistor, a step of forming a silicon film on an insulating substrate, a step of irradiating the silicon film with an energy beam, a step of patterning the silicon film, and a step of forming a gate on the silicon film. a step of forming an insulating film, a step of forming a metal thin film on the insulating film, a step of patterning the metal thin film to form a gate electrode, and a step of implanting impurities into the silicon film through the insulating film. and irradiating the impurity-implanted silicon film with an energy beam to activate the impurity, thereby forming a source region and a drain region of the thin film transistor. .
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105390A (en) * 2007-10-05 2009-05-14 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof

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JP2009105390A (en) * 2007-10-05 2009-05-14 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof

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