JPH04196348A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04196348A JPH04196348A JP2323173A JP32317390A JPH04196348A JP H04196348 A JPH04196348 A JP H04196348A JP 2323173 A JP2323173 A JP 2323173A JP 32317390 A JP32317390 A JP 32317390A JP H04196348 A JPH04196348 A JP H04196348A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- package
- mounting
- semiconductor device
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高密度実装に適した半導体装置に関するもの
である。
である。
現在、半導体装置を組み込んでいる機器自体が小型化、
軽量化が益々進んでいく中にあって、より小型化したパ
ッケージの需要が高まってきている。特に、メモリ用の
パッケージにあっては最も小型化の要求が強く、ＤＩＰ
（デュアル・インライン・パッケージ）型から第７図、
第８図で示すようなＳＯＪ （スモール・アウトライ
ン・Ｊリード・パッケージ）型、さらには第９図で示す
ようにＺＩＰ （ジグザグ・インライン・パッケージ）
型の二−スが高まってきている。なお、これらの半導体
装置については、工業調沓会発行電子材料１９８９年１
２月号ｐ３７〜ｐ４３に記載されている。
軽量化が益々進んでいく中にあって、より小型化したパ
ッケージの需要が高まってきている。特に、メモリ用の
パッケージにあっては最も小型化の要求が強く、ＤＩＰ
（デュアル・インライン・パッケージ）型から第７図、
第８図で示すようなＳＯＪ （スモール・アウトライ
ン・Ｊリード・パッケージ）型、さらには第９図で示す
ようにＺＩＰ （ジグザグ・インライン・パッケージ）
型の二−スが高まってきている。なお、これらの半導体
装置については、工業調沓会発行電子材料１９８９年１
２月号ｐ３７〜ｐ４３に記載されている。
ところが、ＤＩＰやＳＯＪなどに代表される従来の半導
体装置にあっては、次のような問題がある。
体装置にあっては、次のような問題がある。
（１）第８図で示すようにＳＯＪにあっては、半導体チ
ップ１は実装面２と平行に位置する形状であり、パッケ
ージ３を小型化するには半導体チップ１をより小さくす
る必要がある。
ップ１は実装面２と平行に位置する形状であり、パッケ
ージ３を小型化するには半導体チップ１をより小さくす
る必要がある。
しかしながら、配線幅は２μｍ→１３μｍ→０．８μｍ
と微細化していくものの、容量も又２５６キロビツト→
１メガビツト→４メガビツトと増大していくため、チッ
プ１のサイズはかならずしも微小化を図ることができず
、逆にチップサイズが大型化してきて実装効率が悪化し
てきている。
と微細化していくものの、容量も又２５６キロビツト→
１メガビツト→４メガビツトと増大していくため、チッ
プ１のサイズはかならずしも微小化を図ることができず
、逆にチップサイズが大型化してきて実装効率が悪化し
てきている。
（２）第９図で示すようにＺＩＰにあっては、実装基板
４にリード５を挿入する型であるために、そのリード５
は比較的長く形成されており、実装の際、あるいは搬送
の際にリード５の先端に加わった衝撃により、簡単にリ
ードの根本から屈曲するという不良が発生しやすい。
４にリード５を挿入する型であるために、そのリード５
は比較的長く形成されており、実装の際、あるいは搬送
の際にリード５の先端に加わった衝撃により、簡単にリ
ードの根本から屈曲するという不良が発生しやすい。
本発明の目的は、実装密度を飛躍的に向上させ、リード
曲り不良が防止でき、かつ保守性が極めて高い半導体装
置の構造を提供するものである。
曲り不良が防止でき、かつ保守性が極めて高い半導体装
置の構造を提供するものである。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述及び図面から明らかになるであろう。
細書の記述及び図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記の通１つである。
要を簡単に説明すれば、下記の通１つである。
すなわち、実装面と半導体チップの素子形成面のなす角
が９０度となるようにして、パッケージ内に封止すると
ともに、上記実装面と平行なパッケージの底面から突出
させ、かつリードの先端部かり−トの配列方向と平行な
パッケージの側面の少なくとも一方側に位置するよう略
Ｕ字状に屈曲させるものである。
が９０度となるようにして、パッケージ内に封止すると
ともに、上記実装面と平行なパッケージの底面から突出
させ、かつリードの先端部かり−トの配列方向と平行な
パッケージの側面の少なくとも一方側に位置するよう略
Ｕ字状に屈曲させるものである。
上記した手段によれば、実装面積を向上させると同時に
リード曲がりの発生を防止するものである。
リード曲がりの発生を防止するものである。
第１図は、本発明の一実施例である半導体装置の斜視図
、第２図は第１図の半導体装置の断面図、第３Ａ図、第
３Ｂ図は第１図の半導体装置を実装基板に取り付けたと
きの状態説明図である。以下図面に従い本実施例につい
て説明する。１０は、プラスチック製のパッケージであ
り、半導体チップ１１の素子形成面１１ａが上記パッケ
ージ１０の裏面１０ａに対して、そのなす角がほぼ９０
度であるように封止されている。１２は導電性金属から
なるリードであり、その一端は半導体チップ１１上の電
極（図示せず）と連結しているボンディングワイヤ１３
と電気的に接続している。また、リード１２の他端（先
端部１２ａ）は、リード１２の配列方向Ａと平行な側面
１４．１５の少なくともどちらか一方側（本実施例では
両側）に位置するよう略Ｕ字状に屈曲させている。この
とき、リード１２の略中央部には平坦部１６ （もしく
はゆるやかな弧であってず、２良い）が形成され、実装
基板１７に半田付けしやすいような形状となっている。
、第２図は第１図の半導体装置の断面図、第３Ａ図、第
３Ｂ図は第１図の半導体装置を実装基板に取り付けたと
きの状態説明図である。以下図面に従い本実施例につい
て説明する。１０は、プラスチック製のパッケージであ
り、半導体チップ１１の素子形成面１１ａが上記パッケ
ージ１０の裏面１０ａに対して、そのなす角がほぼ９０
度であるように封止されている。１２は導電性金属から
なるリードであり、その一端は半導体チップ１１上の電
極（図示せず）と連結しているボンディングワイヤ１３
と電気的に接続している。また、リード１２の他端（先
端部１２ａ）は、リード１２の配列方向Ａと平行な側面
１４．１５の少なくともどちらか一方側（本実施例では
両側）に位置するよう略Ｕ字状に屈曲させている。この
とき、リード１２の略中央部には平坦部１６ （もしく
はゆるやかな弧であってず、２良い）が形成され、実装
基板１７に半田付けしやすいような形状となっている。
また、本実施例ではリード１２が側面１４．１５の両側
面に１本ずつ交互に屈曲させて配列し、第３Ｂ図で示す
ように半田１８で半導体装置のリード１２を実装基板１
６に取付けした際にリード間ピッチを十分にとり、隣接
する半田１８．１８間を広く取ってリード間で電気的に
ショートがしないような構造にしている。
面に１本ずつ交互に屈曲させて配列し、第３Ｂ図で示す
ように半田１８で半導体装置のリード１２を実装基板１
６に取付けした際にリード間ピッチを十分にとり、隣接
する半田１８．１８間を広く取ってリード間で電気的に
ショートがしないような構造にしている。
第４図は、実装基板１９に半導体装置２０を直接に面実
装せずに、ソケット２１を用いて実装する場合について
説明するソケソ）へ実装状態説明図である。図示するよ
うにソケット２１は絶縁性の箱体２２、上記半導体装置
２０のリード２３と電気的に接続する導体２４、上記半
導体装置２０のリード２３の配置にあわせてリード間を
分離する枠体２２ａ及び実装基板１９上の図示しない配
線と、上記導体２４と接続するとともに、箱体２２から
突出する外部接続端子２５からなっている。
装せずに、ソケット２１を用いて実装する場合について
説明するソケソ）へ実装状態説明図である。図示するよ
うにソケット２１は絶縁性の箱体２２、上記半導体装置
２０のリード２３と電気的に接続する導体２４、上記半
導体装置２０のリード２３の配置にあわせてリード間を
分離する枠体２２ａ及び実装基板１９上の図示しない配
線と、上記導体２４と接続するとともに、箱体２２から
突出する外部接続端子２５からなっている。
上記外部接続端子２５は、実装基板１９のスルーホール
（図示せず）に挿入された状態で半田２６により固定さ
れている。このように、ソケット２１を利用して実装基
板１９に半導体装置２０を搭載する場合であっても、従
来の面付は実装型の半導体装置の２分の１から３分の１
の実装幅ｄであるため、ソケットサイズもそれに合わせ
てコンパクトにでき、高密度でソケッ）・、すなわち半
導体装置を実装することが可能となる。
（図示せず）に挿入された状態で半田２６により固定さ
れている。このように、ソケット２１を利用して実装基
板１９に半導体装置２０を搭載する場合であっても、従
来の面付は実装型の半導体装置の２分の１から３分の１
の実装幅ｄであるため、ソケットサイズもそれに合わせ
てコンパクトにでき、高密度でソケッ）・、すなわち半
導体装置を実装することが可能となる。
次に本実施例の作用効果について説明する。
（１）半導体チップの素子形成面に対して直交するよう
にパッケージ内に封止し、かつパッケージの底面からリ
ードを突出させ、リードの配列方向にたいして平行な側
面に沿って略Ｕ字状に折り曲げることにより、実装面積
にしめるパッケージ面積及びリード取付は面積を従来の
ＳＯＪやＤＩＰ型等に比べて２分の１〜３分の１程度に
押さえ、実装密度を向上させることができるものである
。
にパッケージ内に封止し、かつパッケージの底面からリ
ードを突出させ、リードの配列方向にたいして平行な側
面に沿って略Ｕ字状に折り曲げることにより、実装面積
にしめるパッケージ面積及びリード取付は面積を従来の
ＳＯＪやＤＩＰ型等に比べて２分の１〜３分の１程度に
押さえ、実装密度を向上させることができるものである
。
（２）上記構造にすることにより、実装基板に半導体装
置を直接半田付はせずに、ソケットに実装が可能な形状
であるので、ソケット自体を本実施例の形状に合わせて
小型化することにより、高密度で実装基板に実装が可能
で、しかも随時不良となった半導体装置を交換すること
を可能となり保守性を極めて良好にすることができるも
のでおる。
置を直接半田付はせずに、ソケットに実装が可能な形状
であるので、ソケット自体を本実施例の形状に合わせて
小型化することにより、高密度で実装基板に実装が可能
で、しかも随時不良となった半導体装置を交換すること
を可能となり保守性を極めて良好にすることができるも
のでおる。
（３）ＤＩＬ型やリード形状がガルウィング型の半導体
装置においては、リードが略直線的に形成されているた
め、リーードの先端部分に機械的な応力がかかると、容
品にリードの根元から屈曲してしまうが、本実施例にお
っては、リートの途中で略Ｕ字状に予め屈曲させている
ので、リートの根元にかかる応力を上記Ｕ字状部にて分
散させる二とができ、リード曲がり不良を低減する二と
か可能となる。
装置においては、リードが略直線的に形成されているた
め、リーードの先端部分に機械的な応力がかかると、容
品にリードの根元から屈曲してしまうが、本実施例にお
っては、リートの途中で略Ｕ字状に予め屈曲させている
ので、リートの根元にかかる応力を上記Ｕ字状部にて分
散させる二とができ、リード曲がり不良を低減する二と
か可能となる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、第５圀で示すように、リート２７の配列方向と
平行に、突起２８をパッケージの側面に形成し、上記リ
ード２７の先端部２７ａの位置を固定できるようにして
いる。
平行に、突起２８をパッケージの側面に形成し、上記リ
ード２７の先端部２７ａの位置を固定できるようにして
いる。
また、第６図で示すようにパッケージ２９の裏面にリー
ド３０．３０を導き、分離するだめのガイド３１を各々
リード間に設け、隣接したり一ト同志が電気的にショー
トするのを防止する構造としても良い。
ド３０．３０を導き、分離するだめのガイド３１を各々
リード間に設け、隣接したり一ト同志が電気的にショー
トするのを防止する構造としても良い。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半導体チップの素子形成面が実装面に対して、すなわち
上記チップ裏面に対して略９０度となるように、パッケ
ージ内に封止するとともに、裏面からリードを突出させ
、かつパッケージの側面に沿って略Ｕ字状に屈曲させる
ことにより、実装基板に直接面付けできるとともに、ソ
ケット実装の両方をニーズや用途に合わせて選択が可能
である。
上記チップ裏面に対して略９０度となるように、パッケ
ージ内に封止するとともに、裏面からリードを突出させ
、かつパッケージの側面に沿って略Ｕ字状に屈曲させる
ことにより、実装基板に直接面付けできるとともに、ソ
ケット実装の両方をニーズや用途に合わせて選択が可能
である。
さらには、上記利点を保持しつつ、加えて実装に要する
面積を大幅に低減することが可能であり、例えソケット
実装する場合であっても、パッケージの底面積に合わせ
てソケットも縮小できるので、実装密度を飛躍的に向上
させる効果を得ることができるものである。
面積を大幅に低減することが可能であり、例えソケット
実装する場合であっても、パッケージの底面積に合わせ
てソケットも縮小できるので、実装密度を飛躍的に向上
させる効果を得ることができるものである。
第１図は、本発明の一実施例である半導体装置の全体斜
視図、 第２図は、第１図の一部断面図、 第３Ａ図、第３Ｂ図は、第１図の半導体装置を実装基板
に直接面付けした際の状態説明図、第４図は、第１図の
半導体装置をソケノ）・実装した際の状態説明図、 第５図、第６図は、本発明の他の実施例である半導体装
置の部分図及び底面図、 第７図、第８図は、ＳＯＰの実装状態説明図、第９図は
、ＺＩＰの実装状態説明図である。 １０・ ２９ パッケージ、１１ 半導体チップ、１２
．２３，２７．３０・ リー１〜．１３ ホノディング
ワイヤ、１４．１５ 側面、１６ 平坦部、１７．１
９ 実装基板、１８．２６ 半田、２゜・半導体装
置、２１ ソケット、２２ 箱体、２４ 導体、２５
外部接続端子、２８ 突起、３１ ガイド 第 １ 図 、＋２ 、。 第２図 第３Ａ図 第３Ｂ図 第４図 □ ２５ １ １ ’２６Ｄ 第（１図 第 ｓ ［４ ＼ １ 第 ７ 図 第９図
視図、 第２図は、第１図の一部断面図、 第３Ａ図、第３Ｂ図は、第１図の半導体装置を実装基板
に直接面付けした際の状態説明図、第４図は、第１図の
半導体装置をソケノ）・実装した際の状態説明図、 第５図、第６図は、本発明の他の実施例である半導体装
置の部分図及び底面図、 第７図、第８図は、ＳＯＰの実装状態説明図、第９図は
、ＺＩＰの実装状態説明図である。 １０・ ２９ パッケージ、１１ 半導体チップ、１２
．２３，２７．３０・ リー１〜．１３ ホノディング
ワイヤ、１４．１５ 側面、１６ 平坦部、１７．１
９ 実装基板、１８．２６ 半田、２゜・半導体装
置、２１ ソケット、２２ 箱体、２４ 導体、２５
外部接続端子、２８ 突起、３１ ガイド 第 １ 図 、＋２ 、。 第２図 第３Ａ図 第３Ｂ図 第４図 □ ２５ １ １ ’２６Ｄ 第（１図 第 ｓ ［４ ＼ １ 第 ７ 図 第９図
Claims (1)
- 【特許請求の範囲】 １、パッケージ底面から複数本の外部リードが突出し、
かつ上記外部リードの配列方向と平行な側面の少なくと
も一方側に外部リードの先端部が位置するよう屈曲させ
ていることを特徴とする半導体装置。 ２、上記半導体装置のリードは、所定間隔をおいて交互
に屈曲していることを特徴とする特許請求の範囲第１項
記載の半導体装置。 ３、上記半導体装置のリードの先端は、パッケージの側
面から突出する突起により固定されていることを特徴と
する特許請求の範囲第１項または第２項記載の半導体装
置。 ４、パッケージ底面には、各リード間にガイドが設けら
れ、隣接するリードが接触するのを防止していることを
特徴とする特許請求の範囲第１項、第２項もしくは第３
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323173A JPH04196348A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323173A JPH04196348A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196348A true JPH04196348A (ja) | 1992-07-16 |
Family
ID=18151892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323173A Pending JPH04196348A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999018610A1 (fr) * | 1997-10-07 | 1999-04-15 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur |
-
1990
- 1990-11-28 JP JP2323173A patent/JPH04196348A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999018610A1 (fr) * | 1997-10-07 | 1999-04-15 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur |
| EP1026741A4 (en) * | 1997-10-07 | 2001-02-21 | Mitsubishi Electric Corp | Semiconductor device |
| US6323545B1 (en) | 1997-10-07 | 2001-11-27 | Mitsubishi Denkikabushiki Kaisha | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6084293A (en) | Stacked semiconductor device | |
| KR0127873B1 (ko) | 연부-장착된 반도체 집적 회로 디바이스용 표면-장착 팩키지 | |
| US5592019A (en) | Semiconductor device and module | |
| US6900530B1 (en) | Stacked IC | |
| US5352851A (en) | Edge-mounted, surface-mount integrated circuit device | |
| EP0631312A1 (en) | Single inline package | |
| US20090121330A1 (en) | Clip Mount For Integrated Circuit Leadframes | |
| US6707369B2 (en) | Power distributing box and power-device module | |
| US5309020A (en) | Packaged semiconductor device assembly including two interconnected packaged semiconductor devices mounted on a common substrate | |
| US6163070A (en) | Semiconductor package utilizing a flexible wiring substrate | |
| CN1203455A (zh) | 半导体装置 | |
| KR0148082B1 (ko) | 지지 바를 사용한 적층형 반도체 패키지 및 적층형 패키지 소켓 | |
| JPH05315520A (ja) | 表面実装型半導体装置及びそのアウターリードの折り曲げ加工方法 | |
| US6323545B1 (en) | Semiconductor device | |
| JP2000183275A (ja) | 半導体装置 | |
| JP2655118B2 (ja) | 半導体装置 | |
| US6093889A (en) | Semiconductor package and mounting socket thereof | |
| JPS6379361A (ja) | 立設実装形半導体装置 | |
| JPH01232753A (ja) | 半導体装置 | |
| JP3303846B2 (ja) | 半導体モジュール及びその接続方法 | |
| CN221573928U (zh) | 引线框架、芯片封装结构及存储器 | |
| JP3107648B2 (ja) | 半導体装置 | |
| TWI920675B (zh) | 功率模組 | |
| JP2766401B2 (ja) | 表面実装型半導体装置 | |
| JP2000196004A (ja) | 半導体装置用リ―ドフレ―ム及びこれを用いた半導体装置 |