JPH041992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH041992A JPH041992A JP2102134A JP10213490A JPH041992A JP H041992 A JPH041992 A JP H041992A JP 2102134 A JP2102134 A JP 2102134A JP 10213490 A JP10213490 A JP 10213490A JP H041992 A JPH041992 A JP H041992A
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- power supply
- circuit
- voltage
- memory device
- semiconductor memory
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- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係わり、特に電池によりバッ
クアップを行うものに関する。
クアップを行うものに関する。
（従来の技術）
半導体記憶装置は、リードオンリメモリ（ＲＯＭ）とラ
ンダムアクセスメモリ（ＲＡＭ）とに大別され、ＲＡＭ
はその殆どが揮発性であって、電源の供給を止められる
とメモリセルに書き込まれたデータは消失する。
ンダムアクセスメモリ（ＲＡＭ）とに大別され、ＲＡＭ
はその殆どが揮発性であって、電源の供給を止められる
とメモリセルに書き込まれたデータは消失する。
近年普及してきた各種ＯＡ機器には、半導体記憶装置と
してＲＡＭが多く用いられており、通常時に用いている
電源の供給を停止した場合は、製品に内蔵した電池によ
りデータの保持を行うものが多い。このような電池バッ
クアップを行う従来のシステムを、第５図に示す。
してＲＡＭが多く用いられており、通常時に用いている
電源の供給を停止した場合は、製品に内蔵した電池によ
りデータの保持を行うものが多い。このような電池バッ
クアップを行う従来のシステムを、第５図に示す。
半導体記憶装置５２は、通常は直流電源５１より電力の
供給を受けており、この供給が停止された場合は電池バ
ックアップ回路５７から供給を受ける。そして半導体記
憶装置５２と直流電源５１との間には、電源切り換え回
路５６と電池バックアップ回路５７とが直列に接続され
ている。
供給を受けており、この供給が停止された場合は電池バ
ックアップ回路５７から供給を受ける。そして半導体記
憶装置５２と直流電源５１との間には、電源切り換え回
路５６と電池バックアップ回路５７とが直列に接続され
ている。
直流電源５１の電源端子ＯＵＴからは、通常は５Ｖの電
圧が出力されている。この場合はツェナーダイオードＤ
１と抵抗Ｒ５３との間に電流ｉが流れ、抵抗Ｒ５３の両
端に発生する電圧によって、抵抗Ｒ５２にはバイポーラ
トランジスタ５４のベース電流が流れる。この抵抗Ｒ５
２の両端に電圧が発生してバイポーラトランジスタ５８
がオンし、直流電源５１の出力が半導体記憶装置５２の
電源端子Ｖｃｃ２と接地端子ＶＳＳとの間に印加される
。
圧が出力されている。この場合はツェナーダイオードＤ
１と抵抗Ｒ５３との間に電流ｉが流れ、抵抗Ｒ５３の両
端に発生する電圧によって、抵抗Ｒ５２にはバイポーラ
トランジスタ５４のベース電流が流れる。この抵抗Ｒ５
２の両端に電圧が発生してバイポーラトランジスタ５８
がオンし、直流電源５１の出力が半導体記憶装置５２の
電源端子Ｖｃｃ２と接地端子ＶＳＳとの間に印加される
。
ここで、電池バックアップ用回路５７の電池Ｅには充電
可能なニッケル・カドミウム（Ｎｉ−Ｃｄ ）電池等が
用いられており、抵抗Ｒ５５を介して充電される状態と
なる。
可能なニッケル・カドミウム（Ｎｉ−Ｃｄ ）電池等が
用いられており、抵抗Ｒ５５を介して充電される状態と
なる。
第６図のように、直流電源５１の出力が時点ｔ１から低
下し始め、電源端子ＯＵＴと接地端子ＧＮＤとの間の電
圧がツェナーダイオードＤ１の降伏電圧以下になると、
ツェナーダイオードＤ１がオフ状態となる。これにより
、Ｉくイポーラトランジスタ５４及び５８は共にオフし
、コンデンサＣ３に蓄積された電荷は抵抗Ｒ５５を介し
て放電される。この場合に、ノードＮ１の電圧ＶＮＩか
電池Ｅの電圧ＶＥに対して、ダイオードＤ２の接合電位
分降下した時点ｔ２でダイオードＤ２のバイアス電圧は
順方向となる。この時点ｔ２より、直流電源５１に代わ
って電池バックアップ回路５７の半導体記憶装置５２へ
の電力供給が開始される。
下し始め、電源端子ＯＵＴと接地端子ＧＮＤとの間の電
圧がツェナーダイオードＤ１の降伏電圧以下になると、
ツェナーダイオードＤ１がオフ状態となる。これにより
、Ｉくイポーラトランジスタ５４及び５８は共にオフし
、コンデンサＣ３に蓄積された電荷は抵抗Ｒ５５を介し
て放電される。この場合に、ノードＮ１の電圧ＶＮＩか
電池Ｅの電圧ＶＥに対して、ダイオードＤ２の接合電位
分降下した時点ｔ２でダイオードＤ２のバイアス電圧は
順方向となる。この時点ｔ２より、直流電源５１に代わ
って電池バックアップ回路５７の半導体記憶装置５２へ
の電力供給が開始される。
このように従来は、半導体記憶装置５２に対する直流電
源５１と電池バックアップ回路５７との間での電力の切
り換えを、電源切り換え装置５６により行っていた。
源５１と電池バックアップ回路５７との間での電力の切
り換えを、電源切り換え装置５６により行っていた。
（発明が解決しようとする課題）
しかし、このような電源切り換え装置５６を必要とする
ことから、基板上に半導体記憶装置５２を実装する際に
実装効率の低下を招くという問題があった。
ことから、基板上に半導体記憶装置５２を実装する際に
実装効率の低下を招くという問題があった。
また、バックアップ時には半導体記憶装置５２はデータ
保持動作を行う必要があるか、動作制御を行う回路も併
せて実装する必要があり、実装効率は更に低下していた
。
保持動作を行う必要があるか、動作制御を行う回路も併
せて実装する必要があり、実装効率は更に低下していた
。
本発明は上記事情に鑑みてなされたものであり、実装効
率の向上をもたらし得る半導体記憶装置を提供すること
を目的とする。
率の向上をもたらし得る半導体記憶装置を提供すること
を目的とする。
（課題を解決するための手段）
本発明は、第１の電源と第２の電源とにそれぞれ接続さ
れた半導体記憶装置であって、第２の電源から出力され
る電圧が第１の電源から出力される電圧よりも相対的に
所定値よりも高くなると検知し検知信号を出力する検知
回路と、検知回路が検知信号を出力した場合に第２の電
源より電力の供給を受けるよう制御する電源切り換え回
路と、検知回路が検知信号を出力した場合に半導体記憶
装置がデータ保持状態となるように制御するデータ保持
制御回路とを備えたことを特徴としている。
れた半導体記憶装置であって、第２の電源から出力され
る電圧が第１の電源から出力される電圧よりも相対的に
所定値よりも高くなると検知し検知信号を出力する検知
回路と、検知回路が検知信号を出力した場合に第２の電
源より電力の供給を受けるよう制御する電源切り換え回
路と、検知回路が検知信号を出力した場合に半導体記憶
装置がデータ保持状態となるように制御するデータ保持
制御回路とを備えたことを特徴としている。
（作 用）
第１の電源から出力されていた電圧が低下し始め、第２
の電源から出力されている電圧の方が相対的に所定値よ
り高くなると、検知回路によってこのことが検知されて
検知信号が出力される。この出力があると、電源切り換
え回路により第２の電源から電力を供給されるよう制御
され、さらにデータ保持制御回路によって半導体記憶装
置がデータ保持状態、どなるように制御される。このよ
うな動作を行うために必要な回路を半導体記憶装置が備
えたことにより、半導体記憶装置を基板上に実装する際
に実装効率の低下か防止される。
の電源から出力されている電圧の方が相対的に所定値よ
り高くなると、検知回路によってこのことが検知されて
検知信号が出力される。この出力があると、電源切り換
え回路により第２の電源から電力を供給されるよう制御
され、さらにデータ保持制御回路によって半導体記憶装
置がデータ保持状態、どなるように制御される。このよ
うな動作を行うために必要な回路を半導体記憶装置が備
えたことにより、半導体記憶装置を基板上に実装する際
に実装効率の低下か防止される。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第２図に、本実施例による半導体記憶装置の概略構成を
示す。半導体記憶装置２は、二つの電源端子ｖｃｃｌ及
び電源端子Ｖｃｃ２と接地端子ＶＳＳとを備え、直流電
源１の出力端子ＯＵＴには電源端子Ｖｃｃｌ、接地端子
ＧＮＤには接地端子ＶＳＳが接続されており、さらにバ
ックアップ用電池Ｅには電源端子Ｖｃｃ２と接地端子Ｖ
ＳＳとがそれぞれ接続されている。そして電源端子Ｖｅ
ａｌと接地端子Ｖｓｓ間、電源端子Ｖｃｃ２と接地端子
Ｖｓｓ間には、それぞれ平滑用のコンデンサＣ１及びＣ
２が接続されている。ここで本実施例における半導体記
憶装置２の内部には、直流電源１の出力が低下しバック
アップ用電池Ｅの電圧の方が相対的に所定レベルよりも
高くなると検知する回路と、検知されるとバックアップ
用電池Ｅに切り換える回路と、保持状態となるよう制御
する回路とが内蔵されている。
示す。半導体記憶装置２は、二つの電源端子ｖｃｃｌ及
び電源端子Ｖｃｃ２と接地端子ＶＳＳとを備え、直流電
源１の出力端子ＯＵＴには電源端子Ｖｃｃｌ、接地端子
ＧＮＤには接地端子ＶＳＳが接続されており、さらにバ
ックアップ用電池Ｅには電源端子Ｖｃｃ２と接地端子Ｖ
ＳＳとがそれぞれ接続されている。そして電源端子Ｖｅ
ａｌと接地端子Ｖｓｓ間、電源端子Ｖｃｃ２と接地端子
Ｖｓｓ間には、それぞれ平滑用のコンデンサＣ１及びＣ
２が接続されている。ここで本実施例における半導体記
憶装置２の内部には、直流電源１の出力が低下しバック
アップ用電池Ｅの電圧の方が相対的に所定レベルよりも
高くなると検知する回路と、検知されるとバックアップ
用電池Ｅに切り換える回路と、保持状態となるよう制御
する回路とが内蔵されている。
第１図に、この半導体記憶装置２が内蔵している各回路
の構成を示す。検知回路は、直流電源１に接続されてい
る電源端子Ｖｃｃｌと接地ＶＳＳ端子との間に直列に接
続されたＰチャネルトランジスタ２１と抵抗Ｒ２２とで
構成されており、直流電源１の出力に応じてノードＮ１
の電圧■１が変化する。電源切り換え回路は、出力電圧
ｖ１を人力されるインバータ２４、バックアップ用電池
Ｅに接続された電源端子Ｖｃｃ２より電圧ＶＥを人力さ
れるインバータ２３、インバータ２４及び２３の出力を
人力されるＮＯＲ回路２５、このＮＯＲ回路２５の出力
を入力されるインバータ２６、インバータ２６の出力端
のノードＮ２の電圧ｖ２をゲートに入力されるＰチャネ
ルトランジスタ２７、電源端子Ｖ ｃｃ２にゲートが接
続され、この電源端子Ｖｃｃ２とチップ内部の電圧端子
ＶＩＮＴとの間にドレインとソースが接続されたＮチャ
ネルトランジスタ２９とを有している。そしてデータ保
持制御回路は、ＮＯＲ回路２５の出力端のノードＮ３の
電圧Ｖ３とリフレッシュ信号ＲＦＳＦＩとを入力されて
、データ保持制御信号Φを出力するＮＡＮＤ回路３１で
構成されている。
の構成を示す。検知回路は、直流電源１に接続されてい
る電源端子Ｖｃｃｌと接地ＶＳＳ端子との間に直列に接
続されたＰチャネルトランジスタ２１と抵抗Ｒ２２とで
構成されており、直流電源１の出力に応じてノードＮ１
の電圧■１が変化する。電源切り換え回路は、出力電圧
ｖ１を人力されるインバータ２４、バックアップ用電池
Ｅに接続された電源端子Ｖｃｃ２より電圧ＶＥを人力さ
れるインバータ２３、インバータ２４及び２３の出力を
人力されるＮＯＲ回路２５、このＮＯＲ回路２５の出力
を入力されるインバータ２６、インバータ２６の出力端
のノードＮ２の電圧ｖ２をゲートに入力されるＰチャネ
ルトランジスタ２７、電源端子Ｖ ｃｃ２にゲートが接
続され、この電源端子Ｖｃｃ２とチップ内部の電圧端子
ＶＩＮＴとの間にドレインとソースが接続されたＮチャ
ネルトランジスタ２９とを有している。そしてデータ保
持制御回路は、ＮＯＲ回路２５の出力端のノードＮ３の
電圧Ｖ３とリフレッシュ信号ＲＦＳＦＩとを入力されて
、データ保持制御信号Φを出力するＮＡＮＤ回路３１で
構成されている。
このような構成を備えた半導体記憶装置における電源切
り換え及びデータ保持動作について、各電圧の動作波形
を示した第３図及び第４図を用いて説明する。先ず第３
図に示されたように、直流電源１の出力電圧ｖｃｃｌが
上昇していく場合を考える。検知回路のＰチャネルトラ
ンジスタ２１のフンダクタンスｇが抵抗Ｒ２２の逆数よ
りも十分大きく調節されているため、電圧ＶｃｃｌがＰ
チャネルトランジスタ２１の閾値電圧ＩＶｔｐｌを超え
た時点から、ノードＮ１の電圧ｖ１が上昇し始める。そ
して電圧ｖ１がインバータ２４の回路閾値電圧ＶＭＩを
超えると、インバータ２４の出力は反転しロウレベルと
なる。
り換え及びデータ保持動作について、各電圧の動作波形
を示した第３図及び第４図を用いて説明する。先ず第３
図に示されたように、直流電源１の出力電圧ｖｃｃｌが
上昇していく場合を考える。検知回路のＰチャネルトラ
ンジスタ２１のフンダクタンスｇが抵抗Ｒ２２の逆数よ
りも十分大きく調節されているため、電圧ＶｃｃｌがＰ
チャネルトランジスタ２１の閾値電圧ＩＶｔｐｌを超え
た時点から、ノードＮ１の電圧ｖ１が上昇し始める。そ
して電圧ｖ１がインバータ２４の回路閾値電圧ＶＭＩを
超えると、インバータ２４の出力は反転しロウレベルと
なる。
またインバータ２３の回路閾値電圧ＶＭ２は、電源端子
Ｖ ｃｃ２に接続されたバックアップ用電池Ｅの出力電
圧ＶＢよりも低いことがら、インバータ２３の出力はロ
ウレベルとなる。これにより、ＮＯＲ回路２５の出力電
圧ｖ３はハイレベルとなり、インバータ２６からはロウ
レベルの電圧ｖ２が出力される。この電圧ｖ２がゲート
に印加されてＰチャネルトランジスタ２７がオンし、チ
ップ内部の電源端子ＶＩＮＴは電源Ｖｃｃｌに接続され
、直流電源１より電力の供給を受けることになる。
Ｖ ｃｃ２に接続されたバックアップ用電池Ｅの出力電
圧ＶＢよりも低いことがら、インバータ２３の出力はロ
ウレベルとなる。これにより、ＮＯＲ回路２５の出力電
圧ｖ３はハイレベルとなり、インバータ２６からはロウ
レベルの電圧ｖ２が出力される。この電圧ｖ２がゲート
に印加されてＰチャネルトランジスタ２７がオンし、チ
ップ内部の電源端子ＶＩＮＴは電源Ｖｃｃｌに接続され
、直流電源１より電力の供給を受けることになる。
ここで第３図のように、インバータ１８の出力電圧Ｖ２
がハイレベルからロウレベルに反転するときの電源電圧
Ｖｃｃｌの電圧をＶｃとすると、この電圧ＶＣとバック
アップ用電池Ｅの電圧ＶＥとはＶｃ ＞ＶＥの関係にあ
る。
がハイレベルからロウレベルに反転するときの電源電圧
Ｖｃｃｌの電圧をＶｃとすると、この電圧ＶＣとバック
アップ用電池Ｅの電圧ＶＥとはＶｃ ＞ＶＥの関係にあ
る。
またバックアップ用電池Ｅは、電源端子Ｖｃｃｌと直流
に接続された抵抗Ｒ２８を介して、直流電源１により充
電される。
に接続された抵抗Ｒ２８を介して、直流電源１により充
電される。
次に、直流電源１の電圧Ｖｅａｌが低下し始めて電圧Ｖ
Ｃを下回ると、インバータ２６の出力電圧Ｖ２は反転し
てハイレベルとなり、Ｐチャネルトランジスタ２７はオ
フする。この時点より、チップ内部に蓄えられた電荷が
電源端子ＶＩＮＴがら抵抗Ｒ２８を介して放電されて、
電圧ＶＩＮＴは降下する。そして第４図に示されたよう
に、Ｎチャネルトランジスタ２９の閾値電圧をＶＴＮと
した場合に、Ｖ ＩＮＴ ＜ ＶＢ −ＶＴＮとなった
時点がら、Ｎチャネルトランジスタ２９がオンし、内部
電源ＶＩＮＴ端子は電源端子Ｖｃｃ２に接続されて、バ
ックアップ用電池Ｅより電力供給を受けることになる。
Ｃを下回ると、インバータ２６の出力電圧Ｖ２は反転し
てハイレベルとなり、Ｐチャネルトランジスタ２７はオ
フする。この時点より、チップ内部に蓄えられた電荷が
電源端子ＶＩＮＴがら抵抗Ｒ２８を介して放電されて、
電圧ＶＩＮＴは降下する。そして第４図に示されたよう
に、Ｎチャネルトランジスタ２９の閾値電圧をＶＴＮと
した場合に、Ｖ ＩＮＴ ＜ ＶＢ −ＶＴＮとなった
時点がら、Ｎチャネルトランジスタ２９がオンし、内部
電源ＶＩＮＴ端子は電源端子Ｖｃｃ２に接続されて、バ
ックアップ用電池Ｅより電力供給を受けることになる。
このようにして、電源の切り換えが行われる。
電源がバックアップ用電池Ｅに切り換わった場合には、
半導体記憶装置ｔ２はデータ保持状態になる必要がある
。この場合には、ＮＯＲ回路２５がらはロウレベルの電
圧ｖ３が出力されている。よって、データ保持制御回路
を構成するＮＡＮＤ回路３１から、ハイレベルのデータ
保持制御信号Φが出力されてデータ保持状態となる。ま
た、ロウレベルのリフレッシュ制御信号ＲＰＳＨカＮ
Ａ Ｎ Ｄ Ｑｎ路３１に入力された場合にも、同様に
データ保持状態となる。
半導体記憶装置ｔ２はデータ保持状態になる必要がある
。この場合には、ＮＯＲ回路２５がらはロウレベルの電
圧ｖ３が出力されている。よって、データ保持制御回路
を構成するＮＡＮＤ回路３１から、ハイレベルのデータ
保持制御信号Φが出力されてデータ保持状態となる。ま
た、ロウレベルのリフレッシュ制御信号ＲＰＳＨカＮ
Ａ Ｎ Ｄ Ｑｎ路３１に入力された場合にも、同様に
データ保持状態となる。
ここで、直流電源１の電圧Ｖ ｅｅｌが０■となっても
、バックアップ用電池Ｅにより電圧ＶＥがチップ内部の
電圧端子ＶＩＮＴに印加されている場合に、データ保持
制御信号Φがロウレベルを保持することができるように
、電圧端子ＶＩＮＴとＮＯＲ回路２５の出力端との間に
抵抗Ｒ３０が接続されており、ＮＯＲ回路２５の反転動
作を妨げないようにその抵抗値が設定されている。
、バックアップ用電池Ｅにより電圧ＶＥがチップ内部の
電圧端子ＶＩＮＴに印加されている場合に、データ保持
制御信号Φがロウレベルを保持することができるように
、電圧端子ＶＩＮＴとＮＯＲ回路２５の出力端との間に
抵抗Ｒ３０が接続されており、ＮＯＲ回路２５の反転動
作を妨げないようにその抵抗値が設定されている。
このようにして、直流電源１からの出力電圧Ｖｅｃｌが
低下した場合にも、バックアップ用電池Ｅに速やかに切
り換わって電力の供給がなされ、さらにデータ保持状態
となる。このような電源切り換え動作及びデータ保持制
御動作を行う回路を本実施例の半導体記憶装置は内蔵し
ているため、半導体基板上に実装する際に電源を接続す
るのみで足り、実装効率が改善される。
低下した場合にも、バックアップ用電池Ｅに速やかに切
り換わって電力の供給がなされ、さらにデータ保持状態
となる。このような電源切り換え動作及びデータ保持制
御動作を行う回路を本実施例の半導体記憶装置は内蔵し
ているため、半導体基板上に実装する際に電源を接続す
るのみで足り、実装効率が改善される。
上述した実施例は一例であって、本発明を限定するもの
ではない。例えば検知回路、電源切り換え回路及びデー
タ保持制御回路は、それぞれ第１図に示されたものと回
路構成自体が同一である必要はない。またバックアップ
用電池Ｅを用いない場合には、電源電圧Ｖｃｃ２端子を
電源電圧Ｖｃｃｌ端子と短絡しておけばよい。これによ
り、インバータ２６の出力Ｖ２はロウレベルに固定され
てＰチャネルトランジスタ２７はオンし、直流電源１か
ら電力の供給を受けることができる。このように、必ず
しもバックアップ用電池を接続しなくともよく、バック
アップを必要としないシステムに対しても用いることが
できる。このことは製品段階のみならず、製造時におけ
る試験においても同様である。
ではない。例えば検知回路、電源切り換え回路及びデー
タ保持制御回路は、それぞれ第１図に示されたものと回
路構成自体が同一である必要はない。またバックアップ
用電池Ｅを用いない場合には、電源電圧Ｖｃｃ２端子を
電源電圧Ｖｃｃｌ端子と短絡しておけばよい。これによ
り、インバータ２６の出力Ｖ２はロウレベルに固定され
てＰチャネルトランジスタ２７はオンし、直流電源１か
ら電力の供給を受けることができる。このように、必ず
しもバックアップ用電池を接続しなくともよく、バック
アップを必要としないシステムに対しても用いることが
できる。このことは製品段階のみならず、製造時におけ
る試験においても同様である。
以上説明したように本発明の半導体記憶装置は、第１の
電源からの電力の供給か停止されて第２の電源へ切り換
える場合に、第２の電源からの出力電圧の方が第１の電
源からの出力電圧より相対的に所定値より高くなること
を検知する検知回路と、第２の電源から電力を供給され
るよう制御する電源切り換え回路と、データ保持状態と
なるよう制御するデータ保持制御回路とを備えているた
め、半導体基板を基板上に実装する際に実装効率の低下
が防止され、高密度実装化を達成することができる。
電源からの電力の供給か停止されて第２の電源へ切り換
える場合に、第２の電源からの出力電圧の方が第１の電
源からの出力電圧より相対的に所定値より高くなること
を検知する検知回路と、第２の電源から電力を供給され
るよう制御する電源切り換え回路と、データ保持状態と
なるよう制御するデータ保持制御回路とを備えているた
め、半導体基板を基板上に実装する際に実装効率の低下
が防止され、高密度実装化を達成することができる。
第１図は本発明の一実施例による半導体記憶装置の構成
を示した回路図、第２図は同装置と直流電源及びバック
アップ用電池との接続関係を示した回路図、第３図は同
装置における各電圧の波形を示した動作波形図、第４図
は同装置における各電圧の波形を示した動作波形図、第
５図は従来の半導体記憶装置と直流電源及びバックアッ
プ用電池との接続関係を示した回路図、第６図は同装置
における各電圧の波形を示した動作波形図である。 １・・・直流電源、２・・・半導体記憶装置、２１゜２
７・・・Ｐチャネルトランジスタ、２９・・Ｎチャネル
トランジスタ、Ｒ２２，Ｒ２８，Ｒ３０・・・抵抗、２
３．２４．２６・・・インバータ、２５・・・ＮＯＲ回
路、３１・・・ＮＡＮＤ回路。
を示した回路図、第２図は同装置と直流電源及びバック
アップ用電池との接続関係を示した回路図、第３図は同
装置における各電圧の波形を示した動作波形図、第４図
は同装置における各電圧の波形を示した動作波形図、第
５図は従来の半導体記憶装置と直流電源及びバックアッ
プ用電池との接続関係を示した回路図、第６図は同装置
における各電圧の波形を示した動作波形図である。 １・・・直流電源、２・・・半導体記憶装置、２１゜２
７・・・Ｐチャネルトランジスタ、２９・・Ｎチャネル
トランジスタ、Ｒ２２，Ｒ２８，Ｒ３０・・・抵抗、２
３．２４．２６・・・インバータ、２５・・・ＮＯＲ回
路、３１・・・ＮＡＮＤ回路。
Claims (1)
- 【特許請求の範囲】 第１の電源と第２の電源とにそれぞれ接続された半導体
記憶装置において、 前記第２の電源から出力される電圧が、前記第１の電源
から出力される電圧よりも相対的に所定値よりも高くな
ると検知し検知信号を出力する検知回路と、 前記検知回路が検知信号を出力した場合に、前記第２の
電源より電力の供給を受けるよう制御する電源切り換え
回路と、 前記検知回路が検知信号を出力した場合に、前記半導体
記憶装置がデータ保持状態となるように制御するデータ
保持制御回路とを備えたことを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102134A JPH041992A (ja) | 1990-04-18 | 1990-04-18 | 半導体記憶装置 |
| KR1019910006066A KR950000499B1 (ko) | 1990-04-18 | 1991-04-16 | 반도체 기억장치 |
| US07/687,187 US5278798A (en) | 1990-04-18 | 1991-04-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102134A JPH041992A (ja) | 1990-04-18 | 1990-04-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH041992A true JPH041992A (ja) | 1992-01-07 |
Family
ID=14319298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102134A Pending JPH041992A (ja) | 1990-04-18 | 1990-04-18 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5278798A (ja) |
| JP (1) | JPH041992A (ja) |
| KR (1) | KR950000499B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0718174A2 (en) | 1994-12-21 | 1996-06-26 | Mitsubishi Denki Kabushiki Kaisha | Electric power steering apparatus |
| US6542148B1 (en) * | 1999-03-31 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Cursor display device for use with a multi-display system |
| US7782298B2 (en) | 2003-05-01 | 2010-08-24 | Thomson Licensing | Multimedia user interface |
| KR20180003312U (ko) | 2017-05-16 | 2018-11-26 | 남송학 | 구근줄기 절단 및 선별 배출장치 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734204A (en) * | 1993-03-17 | 1998-03-31 | Canon Kabushiki Kaisha | Backup apparatus |
| JP2727921B2 (ja) * | 1993-08-13 | 1998-03-18 | 日本電気株式会社 | 半導体集積回路装置 |
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| KR0149584B1 (ko) * | 1995-10-18 | 1999-04-15 | 김광호 | 전원전압 공급회로 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105891A (en) * | 1979-01-30 | 1980-08-13 | Sharp Corp | Refresh system for dynamic memory |
| US4908790A (en) * | 1988-03-10 | 1990-03-13 | Dallas Semiconductor Corporation | Backup battery switching circuitry for a microcomputer or a microprocessor |
-
1990
- 1990-04-18 JP JP2102134A patent/JPH041992A/ja active Pending
-
1991
- 1991-04-16 KR KR1019910006066A patent/KR950000499B1/ko not_active Expired - Fee Related
- 1991-04-18 US US07/687,187 patent/US5278798A/en not_active Expired - Lifetime
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| KR20180003312U (ko) | 2017-05-16 | 2018-11-26 | 남송학 | 구근줄기 절단 및 선별 배출장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910019050A (ko) | 1991-11-30 |
| US5278798A (en) | 1994-01-11 |
| KR950000499B1 (ko) | 1995-01-24 |
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