JPH04199571A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ キャパシタを有する半導体装置及びその製造方法に関し
、（１）エビ・ポリ同時成長において信転性の高い多結
晶シリコン膜を形成し、（２）従来よりも縮小した不純
物拡散領域（ソース・ドレイン領域）が得られ、（３）
従来より充分大きいキャパシタ容量を確保することがで
きる半導体装置及びその製造方法を提供することを目的
とし、表面に単結晶領域を有する半導体基板と、該半導
体基板上に形成され該単結晶領域上に開口部を有し、少
なくとも表面が窒化膜である絶縁膜と、該単結晶領域上
に形成された単結晶半導体層と、該単結晶半導体層と連
続し該窒化膜上に延在する多結晶半導体層とを有するよ
うに構成するか、または表面に単結晶領域を有する半導
体基板上に、該単結晶領域上に開口部を有し、少なくと
も表面が窒化膜である絶縁膜を形成する工程と、該単結
晶領域上に単結晶半導体層を形成する工程と、該単結晶
半導体層と連続し該窒化膜上に延在するように多結晶半
導体層を形成する工程とを有するように構成する。

〔産業上の利用分野〕

本発明は、キャパシタを有する半導体装置及びその製造
方法に関する。

近年の半導体装置の高集積化の要求に伴い、素子の微細
化が要求されている。このため、メモリセルのキャパシ
タの面積の縮小化が求められている。しかし、その一方
で一定のキャパシタ容量は確保しなければならないため
キャパシタの占有面積を縮小して、かつ一定のキャパシ
タ容量を確保できる方法が求められている。

〔従来の技術〕

このため、従来は１つの方法として特開平１−２２８１
６３号で開示されているようなメモリセルを形成してい
た。第５図は、上記引例におけるメモリセルの形成工程
を示している。以下、第５図をもとに従来技術を説明す
る。

第５図（ａ）参照。

まず、Ｐ型シリコン基板（Ｐ−ｓｕｂ）１の表面に素子
骨Ｍ９Ｘ域としてフィールド酸化膜２を形成した後、フ
ィールド酸化膜２で囲まれたメモリセル領域表面にゲー
ト酸化膜３、ゲート電極４を選択的に形成する。次にゲ
ート電極４及びフィールド酸化膜２をマスクとしてヒ素
イオンを注入してＮ゛型のソース、ドレイン領域５．６
を形成する。

第５図（ｂ）参照。

次に全面にＣＶＤ　（化学気相成長）法によりシリコン
酸化膜７を３０００人程度堆積し、その後、ソース領域
５上のシリコン酸化膜７の一部を選択的にエツチングし
開孔部８を形成する。次に、エピタキシャル成長法によ
り導体層９を４０００人程度成長させる。このとき、導
体層９はシリコン酸化膜７上では多結晶シリコン層９．
となりソース領域５上及びその付近で単結晶シリコン層
９２となる。すなわち、エピタキシャル成長膜とポリシ
リコン膜が同時に形成できる。（エビ・ポリ同時成長、
以下エビ・ポリ同時成長と称す。）第５図（Ｃ）参照。

次に上記導体層９をパターニングすることにより、蓄積
電極１０を形成する。

第５図（ｄ）参照。

次に、酸化法によって蓄積電極１０の表面にキャパシタ
絶縁膜となるべき酸化膜１１を形成する。

これをパターニングした後、全面に多結晶シリコン膜を
堆積して不純物をドープした後、パターニングすること
によりキャパシタ電極（セルプレー日１２を形成する。

その後、ＣＶＤ法により全面にシリコン酸化膜１３を堆
積した後、ドレイン領域６に通じる開孔部１４を形成す
る。その後、全面にアルミニウム膜を蒸着し、パターニ
ングしてビット線１５を形成し、メモリセルが完成する
。

〔発明が解決しようとする課題〕

しかし、上記従来技術については、以下に示すような問
題点があった。

（］）導体層９形成の際、多結晶シリコンＮ９１はシリ
コン酸化膜７上に形成しにくい点。

第５図（ｂ）で開孔部８を形成した後、エピタキシャル
成長法により導体Ｎ９を成長させる。この際、エビ・ポ
リ同時成長となるが、シリコン酸化膜７上に形成される
多結晶シリコン膜９Ｉは、フィルム状にはならず島状に
形成されてしまう。

特に多結晶シリコン［９，の厚さを薄くすると、この現
象が顕著になる。このことについては、論文ｒｓｕｂｍ
ｉｃｒｏｎ　ＭＯ５ＦＥＴｓ　ｗｉｔｈ　Ｓ／Ｄ　Ｄｉ
ｆｆｕｓｊｏｎｓ　ｏｎａ　Ｆｉｅｌｄ　Ｉｎ５ｕｌａ
ｔｏｒ、！ｔ　（Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔ
ｓ　ｏｆｔｈｅ　１８ｔｈ　（１９８６Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ）　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎＳｏｌｉ
ｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒ
ｉａｌｓ、Ｔｏｋｙｏ、１９８６、ｐｐ、７３−７６）
に詳細に説明されている。このように、シリコン酸化膜
７上の多結晶シリコン膜９゜がフィルム状にならず島状
に形成されてしまうと、蓄積電極１０としての機能を充
分に果たせず信幀性の劣るキャパシタを製造することに
なってしまう。

（２）ソース・ドレイン領域５．６が拡大してしまう点
。

従来技術ではイオン注入法を用いてソース・ドレイン領
域５．６を形成しているが、後に行う熱処理工程の際に
、縦方向、横方向に不純物が拡散し微細構造を有するＭ
ＯＳ）ランジスタを形成するには不適当な技術となって
いる。

（３）キャパシタ容量が頭打ちになってしまう点。

また、従来技術の構造では蓄積電極の表面積に限界があ
るため、これ以上キャパシタ容量を太き（することがで
きなかった。

本発明は、 （１）エビ・ポリ同時成長において信軌性の高い多結晶
シリコン膜を形成し、 （２）従来よりも縮小した不純物拡散領域（ソース・ド
レイン領域）が得られ、 （３）従来より充分大きいキャパシタ容量を確保するこ
とができる半導体装置及びその製造方法を提供すること
を目的とする。

〔課題を解決するための手段〕

本発明は、第１の手段として表面に単結晶領域を有する
半導体基板と、該半導体基板上に形成され該単結晶領域
上に開口部を有し、少なくとも表面が窒化膜である絶縁
膜と、該単結晶領域上に形成された単結晶半導体層と、
該単結晶半導体層と連続し該窒化膜上に延在する多結晶
半導体層とを有するように構成する。

また、第２の手段として表面に単結晶領域を有する半導
体基板上に、該単結晶領域上に開口部を有し、少なくと
も表面が窒化膜である絶縁膜を形成する工程と、該単結
晶領域上に単結晶半導体層を形成する工程と、該単結晶
半導体層と連続し該窒化膜上に延在するように多結晶半
導体層を形成する工程とを有するように構成する。

また、第３の手段として半導体基板上に選択的に形成さ
れた素子分離用の第１の絶縁膜と、上記第１の絶縁膜で
囲まれた素子領域上に形成されたゲート電極と、該素子
領域において該ゲート電極の両側の該半導体基板内に形
成されたソース・ドレイン拡散領域と、該ゲート電極を
覆って形成され該ソース・ドレイン拡散領域表面の少な
くとも一方に開口部を有し少なくとも表面が窒化膜であ
る第２の絶縁膜と、該開口部のソース・ドレイン拡散領
域上に形成された単結晶半導体層と、該単結晶半導体層
と連続し該窒化膜上に延在する多結晶半導体層とを有す
るように構成する。

また、第４の手段として第３の手段に加えて前記単結晶
半導体層表面または前記多結晶半導体層表面に形成され
た第２の絶縁膜と、該第２の絶縁膜上に形成された導電
体層とを有するように構成する。

また、第５の手段として半導体基板上に素子分離用の第
１の絶縁膜を選択的に形成する工程と、該第１の絶縁膜
で囲まれた素子領域上にゲート電極を形成する工程と、
該素子領域において該ゲート電極の両側の該半導体基板
内にソース・ドレイン拡散領域を形成する工程と、該ゲ
ート電極を覆い該ソース・ドレイン拡散領域表面の少な
くとも一方に開口部を有し少なくとも表面が窒化膜であ
る第２の絶縁膜を形成する工程と、該開口部のソース・
ドレイン拡散領域上に単結晶半導体層を形成する工程と
、該単結晶半導体層と連続し該窒化膜上に延在する多結
晶半導体層を形成する工程とを有するように構成する。

また、第６の手段として第５の手段に加えて前記単結晶
半導体層表面または前記多結晶半導体層表面に第３の絶
縁膜を形成する工程と、該第３の絶縁膜上に導電体層を
形成する工程とを有するように構成する。

また、第７の手段として表面に単結晶領域を有する半導
体基板と、該単結晶領域上に開孔部を有する第１の絶縁
膜と、該開孔部内の該単結晶領域上に形成された単結晶
半導体層と該単結晶半導体層と連続し第１の絶縁膜上に
第１の絶縁膜とは隙間をあけて延在する多結晶半導体層
と、上記単結晶半導体層及び上記多結晶半導体層を覆い
少なくとも多結晶半導体層の該第１の絶縁膜に対向する
面は窒化膜からなる第２の絶縁膜と、該第２の絶縁膜を
覆うように形成された導電体層とを有するように構成す
る。

また、第８の手段として表面に単結晶領域を有する半導
体基板上に少なくとも表面がエツチングストッパー膜で
ある第１の絶縁膜を形成する工程と、該第１の絶縁膜上
に第１の絶縁膜とエツチング速度が異なる膜を形成する
工程と、該第１の絶縁膜とエツチング速度が異なる膜上
に窒化膜を形成する工程と、該第１の絶縁膜及び該第１
の絶縁膜とエツチング速度が異なる膜及び窒化膜を貫通
して上記単結晶領域が表出するように開口を形成する工
程と、該開口部の底部及び側壁から該窒化膜上に延在し
、該単結晶領域上の単結晶半導体層と該単結晶半導体層
と連続する多結晶半導体層とからなる半導体層を形成す
る工程と、上記第１の絶縁膜とエツチング速度の異なる
膜を選択的に除去する工程と、上記半導体層を覆うよう
に第２の絶縁膜を形成する工程と、上記第２の絶縁膜を
覆うように導電体層を形成する工程とを有するように構
成する。

また第９の手段として単結晶半導体基板上に選択的に形
成された素子骨Ｍ　’ｐＴＪ域用の第１の絶縁膜と、該
素子骨Ｍ領域で画定された素子領域上に形成されたゲー
ト電極と、上記素子領域に形成されたソース・ドレイン
拡散領域と、該第１の絶縁膜に形成された開孔部と、該
開孔部の底部及び側壁部に形成された第２の絶縁膜と、
該第１の絶縁膜及び該第２の絶縁膜上に形成された窒化
膜と、上記ソース・ドレイン拡散領域の少なくとも一方
の表面と接触する単結晶半導体層と該単結晶半導体層と
接続し該窒化膜上に延在する多結晶半導体層とからなる
半導体層と、該半導体層を覆うように形成された第３の
絶縁膜と、上記第３の絶縁膜上に形成された導電体層と
を有するように構成する。

また第１０の手段として単結晶半導体基板上に素子分離
用の第１の絶縁膜を選択的に形成する工程と、上記第１
の絶縁膜で囲まれた基板上にゲート電極を形成する工程
と、上記基板に不純物を導入してソース・ドレイン拡散
領域を形成する工程と、上記第１の絶縁膜に開孔部を形
成する工程と、該開孔部底部及び側壁部に第２の絶縁膜
を形成する工程と、該第１の絶縁膜上及び該第２の絶縁
膜上に窒化膜を形成する工程と、上記ソース・ドレイン
拡散領域の少なくとも一方の表面と接続する単結晶半導
体層と該単結晶半導体層と接続し該窒化膜上に延在した
多結晶半導体層とから構成される半導体層を形成する工
程と、上記半導体層の表面に第３の絶縁膜を形成する工
程と、上記第３の絶縁膜上に導電体層を形成する工程と
を有するように構成する。

また第１１の手段として単結晶半導体基板上に選択的に
形成され少なくとも表面が窒化膜である素子分離用の絶
縁膜と、上記絶縁膜で囲まれた基板上に形成され少なく
とも表面が窒化膜である絶縁膜に覆われたゲート電極と
、該ゲート電極と該素子分離用絶縁膜間の表出した半導
体基板上に形成された単結晶半導体層と該単結晶半導体
層と連続し該素子分離用絶縁膜の窒化膜上及び該ゲート
電極の窒化膜上に延在する多結晶半導体層とから構成さ
れる半導体層と、該ゲート電極と該絶縁膜の間の半導体
基板内に該ゲート電極と該絶縁膜に対して自己整合的に
形成された不純物拡散層とを有するように構成する。

また第１２の手段として単結晶半導体基板上に少なくと
も表面が窒化膜である素子分離用の絶縁膜を選択的に形
成する工程と、上記絶縁膜で囲まれた基板上に少なくと
も表面が窒化膜である絶縁膜で覆われたゲート電極を形
成する工程と、該ゲート電極と該素子分離用絶縁膜間の
表出した半導体基板上に形成された単結晶半導体層と該
単結晶半導体層と連続し該素子分離用絶縁膜の窒化膜上
及び該ゲート電極の窒化膜上に延在する多結晶半導体層
とから構成される不純物を含む半導体層を形成する工程
と、熱処理を行い該半導体基板内に該半導体層中の不純
物を熱拡散させ、該ゲート電極と該素子分離用絶縁膜に
対して自己整合的に不純物拡散領域を形成する工程とを
有するように構成する。

〔作用〕 本発明によればシリコン酸化膜の上に窒化膜を形成して
からエビ・ポリ同時成長による多結晶シリコン膜を形成
しているので、従来技術のように多結晶シリコン膜がシ
リコン酸化膜上に島状に形成されてしまうことはなくな
る。このことは、先に掲げた論文中にも示されている通
り、窒化膜として例えばＣＶＤ法による窒化シリコン膜
上にエビ・ポリ同時成長による多結晶シリコンを堆積さ
せれば、論文中Ｆｆｇ、２に示されている通りフィルム
状の多結晶シリコン膜が形成され良好な蓄積電極が得ら
れる。そして、この多結晶シリコン膜を薄く形成しても
このような良好な表面が得られるので、その上に形成す
るキャパシタ絶縁膜の段差も軽減される。

また、本発明ではキャパシタの蓄積電極となるべき多結
晶シリコン層を複数重ねたフィン構造を採用しているの
で、従来に比べてキャパシタ容量を増加させることがで
きる。

また、本発明をトレンチ構造に通用し、トレンチ底部及
び側壁部にキャパシタを配置しているので、従来に比べ
てキャパシタ容量を増加させることができる。

また本発明によれば、不純物が導入された導体層から基
板とのコンタクト部を通って、基板中に不純物が熱拡散
する。そして、コンタクト部直下にソース・ドレイン領
域を形成するので、従来より浅い拡散層が得られ、また
、ゲート電極に対してセルファラインで形成できる。

また、イオン注入を行わないので基板に対するダメージ
も少ないため蓄積電極と基板とのコンタクト部において
コンタクト抵抗の上昇を防止できる。そして、シリコン
酸化膜の上に窒化膜を形成するので、コンタクト部以外
の蓄積電極と基板との絶縁性は従来に比べて向上する。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。第１図は本発明の一実施例を示す要部工程断面図で
ある。

第１図（ａ）参照。

まず、シリコン基板１の表面にＬＯＧＯ５（ＬＯＣａ　
］０ｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）法を用
いてフィールド酸化１１１２を形成する。その後、通常
の方法でゲート酸化膜３、ポリシリコンからなるゲート
電極４を選択的に形成する。次に、ゲート電極４及びフ
ィールド酸化膜２をマスクとしてイオン注入を行いソー
ス・ドレイン領域５．６を形成する。イオン注入条件は
例えば不純物注入種Ａｓを、加速電圧７０ｋｅＬ　ＤＯ
３ＥＩ５Ｅ１５で打ち込み、そ（７）１１０００°Ｃ１
３０分アニールを行なうことにより、深さ約３０００堆
積度のソース・ドレイン領域５．６を形成できる。次に
全面にＣＶＤ法によりシリコン酸化膜７を１０００人程
度堆積する。

そして、その上にＣＶＤ法により厚さ例えば５００〜６
００人のシリコン窒化膜１６を形成する。

第１図（ｂ）参照。

その後、ソース領域５上のシリコン酸化膜７とシリコン
窒化膜１６の一部を選択的にエツチングし開孔部８を形
成する。次に、エビ・ポリ同時成長を行い導体層９を１
０００人程度成長させる。

このとき、導体層はシリコン窒化膜１６上では多結晶シ
リコン層９１となり、ソース領域５上及びその付近で単
結晶シリコン層９□となる。このようにシリコン窒化膜
１６を堆積し、その上にエビ、ポリ同時成長による多結
晶シリコン膜を形成すれば、多結晶シリコン膜はフィル
ム状をなし、良好な特性を有する蓄積電極を形成できる
。また、シリコン酸化膜７を１層のみ形成するのに比べ
て下地との絶縁性が向上するので下地とのリーク電流の
発生を防止できる。次に導体層９に不純物を導入する。

これは、導体層９がパターニングして蓄積電極１０にな
る際、その抵抗を下げるために行われる。この時、不純
物を導入する方法としてイオン注入法や熱拡散法がある
。また、これらの方法の他にも不純物を含む雰囲気中で
エビ・ポリ同時成長を行うという方法もある。特に、こ
の不純物を含む雰囲気中でエビ・ポリ同時成長を行うと
いう方法は、開孔部８のアスペクト比が大きい場合、蓄
積電極の不純物分布を均一にする上で優れた方法である
。その理由を以下、説明する。従来、導体層９は多結晶
シリコンを被着・形成していた。そして、多結晶シリコ
ン形成後、イオン注入法や熱拡散法を用いて多結晶シリ
コン内に不純物を導入していた。しかし、この方法だと
開孔部のアスペクト比が大きい場合、導体層９内に均一
に不純物を導入することは困難であった。第６図は開孔
部８のアスペクト比が大きい場合のメモリセルの形成工
程を示す断面図である。このように開孔部８の縦方向の
長さが横方向の長さに比べて相対的に長くなると、第１
図（ｂ）のように導体層９はコンタクト窓側壁に沿って
一定の厚さ形成されずコンタクト窓を埋めてしまう。こ
のような状態において導体層９に不純物を導入しようと
してイオン注入法や熱拡散法を用いても、この開孔部８
の底部までは充分に不純物を導入することができない。

このようにコンタクト窓底部に充分に不純物を導入する
ことができないと、結局コンタクト抵抗が上昇すること
と同じような効果が現れてしまう。従って、このように
開孔部８のアスペクト比が大きい場合には不純物を含む
雰囲気中でエビ・ポリ同時成長を行えばよい。そうすれ
ば、アスペクト比の大きい開孔部の底部にも均一に不純
物を導入できる。よって、この方法は素子の微細化が求
められ、これに伴いコンタクト窓の微細化が求められて
いる現在、アスペクト比の大きいコンタクト窓に電極を
形成するには有効な方法である。本実施例ではモノシラ
ン（ＳｉＨ＝）や水素（Ｈ２）［キャリアガス］にホス
フィン（ＰＨ３）かまたはアルシン（ＡＳＨ３）を加え
た雰囲気中でエビ・ポリ同時成長を行ったので導体層９
中の不純物濃度は均一になり、ソース・ドレイン領域５
とのコンタクト部付近の抵抗も下げられる。

そして、上記導体層９をパターニングすることによって
蓄積電極１０を形成する。

第１図（ｃ）参照。

次に、蓄積電極１０の表面にシリコン窒化膜からなるキ
ャパシタ絶縁膜１７を厚さ例えば５００人程成形成する
。その後、全面に多結晶シリコン膜を例えば２０００〜
３０００人程度堆積して不堆積をドープした後、パター
ニングすることによりキャパシタ電極（セルプレート）
１２を形成する。その後、ＣＶＤ法により全面にシリコ
ン酸化膜Ｉ３を堆積した後、ドレイン領域６に通じる開
孔部１４を開孔する。そして、全面にアルミニウム膜を
蒸着して、バターニングを行いビット線１５を形成して
メモリセルが完成する。

〔他の実施例の説明〕

次に、本発明の他の実施例を説明する。第２図は、本発
明の第２の実施例を示すための要部工程断面図であり、
本発明のフィン構造への通用例を示している。

第２図（ａ）参照。

まず、シリコン基板１の表面にＬＯＣＯ３法によりフィ
ールド酸化膜２を形成し、続いてゲート酸化膜３、ゲー
ト電極４を選択的に形成する。次にフィールド酸化膜２
とゲート電極４をマスクとしてイオン注入を行い、ソー
ス・ドレイン領域５．６を形成する。

第２図（ｂ）参照。

次に全面にＣＶＤ法によりシリコン酸化膜７を５００Ａ
程度堆積し、その上に同じ＜ＣＶ’Ｄ法によりシリコン
窒化膜１６を５００人程変形成する。

続いてＣＶＤ法により二酸化シリコン膜２０を５００人
程１、ＣＶＤ法により多結晶シリコン膜２１を１０００
人程度１ＣＶＤ法により二酸化シリコン膜２０を５００
人程堆積次形成する。そして、最後にＣＶＤ法でシリコ
ン窒化膜１６を厚さ例えば５００人程堆積積する。この
際、シリコン酸化膜２０と多結晶シリコン膜２１は、素
子構造の許す限り何層形成してもよい。ここで何層形成
したかによって、フィン構造のキャパシタ容量が決まる
。

第２図（ｃ）参照。

次にソース領域５上を選択的にエツチングしソース領域
が表出するように開孔部（蓄積電極コンタクトホール）
２２を形成する。

第２図（ｄ）参照。

次に、第１の実施例で述べた雰囲気中でエビ・ポリ同時
成長を行い、導体層９を１０００人程度成長させる。こ
のとき、導体層９はシリコン窒化膜１６上では多結晶シ
リコン層９１　となり、ソース領域５上及びその付近で
は単結晶シリコン層９２となる。尚、導体層９中の不純
物濃度は一定となり、ソース・ドレイン領域５とのコン
タクト抵抗を下げられる。

第２図（ｅ）参照。

次に上記導体層９及びシリコン窒化膜１６及びシリコン
酸化膜２０及び多結晶シリコン膜２１をシリコン窒化膜
１６が表出するまでバターニングする。

第２図（ｆ）参照。

フッ酸溶液中に浸してシリコン酸化膜２０を完全に除去
し、多結晶シリコン膜２１及び導体Ｎ９からなる蓄積電
極２３を形成する。この際、シリコンＩ化膜１６はエツ
チング・ストッパーとなり二酸化シリコン膜７が同時に
エツチング除去されるのを防いでいる。

第２図（ｇ）参照。

次に蓄積電極２３の表面にキャパシタ絶縁膜としてシリ
コン窒化膜２４を厚さ例えば、８０人程度ＣＶＤ法で形
成する。その後、全面に多結晶シリコン膜を堆積して不
純物をドープした後、バターニングすることによりキャ
パシタ電極（セルプレート）１２を形成する。その後、
ＣＶＤ法により全面にシリコン酸化膜１３を堆積した後
、ドレイン領域６に通じる開孔部１４を開孔する。その
後、全面にアルミニウム膜を蒸着しバターニングしてピ
ント線１５を形成し、メモリセルが完成する。このよう
に、本発明をフィン構造に適用させれば、従来技術や本
発明の第１の実施例に比べてさらにキャパシタ容量を確
保することができるようになる。

それでは次に本発明の第３の実施例について、図面を参
照しつつ説明する。第３図は、本発明の第３の実施例を
示す要部工程断面図であり、本発明をスタックドトレン
チ構造を有するキャパシタ形成に適用した例である。

第３図（ａ）参照。

まず、シリコン基板１の表面にＬＯＣＯ３法を用いてフ
ィールド酸化膜２を形成する。その後、通常の方法でゲ
ート酸化膜３、ポリシリコンからなるゲート電極４を選
択的に形成する。次に、ゲ−ト電極４及びフィールド酸
化膜２をマスクとしてイオン注入を行い、ソース・ドレ
イン領域５．６を形成する。イオン注入条件は先の実施
例と同じ条件で行う。次に、通常の方法を用いてゲート
電極４の側壁に二酸化シリコンからなる側壁スペーサ２
５を形成する。

第３図（ｂ）参照。

次に、ＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｔｏｎ　Ｅｔｃ
ｈｉｎｇ）法を用いてフィールド酸化膜２で覆われてい
る素子分離頭載に開孔部２６を形成する。開孔部２６に
おける径は例えば約１．０ｕｍ、深さは例えば約４゜０
μｍとする。

第３図（ｃ）参照。

次に熱酸化法を用いて開孔部２６の底部及び側壁部に二
酸化シリコンからなる熱酸化膜２′を形成する。ここで
、熱酸化膜２”の厚さは例えば１０００人程度堆積る。

第３図（ｄ）参照。

そして、フィールド酸化膜２及び熱酸化膜２“上にＣＶ
Ｄ法で選択的にシリコン窒化膜１６を厚さ例えば５００
人程変形成する。この窒化膜を形成しておくことによっ
て、この上に堆積させるエビ・ポリ同時成長による多結
晶シリコンがフィルム状に良好に形成できる。次に、モ
ノシラン（ＳｉＨ，）や水素（Ｈ２）〔キャリアガス］
にホスフィン（ＰＨ３）かまたはアルシン（ＡｓＨ３）
を加えた雰囲気中でエビ・ポリ同時成長を行うと、ソー
ス・ドレイン領域６とのコンタクト部及びその周辺にお
いてはエピタキシャル成長膜９□が形成され、シリコン
窒化膜１６上では多結晶シリコン膜９Ｉが形成される。

その後、バターニングを行い、蓄積電極（電荷蓄積ノー
ド）１０ができあがる。このように、不純物を含むガス
雰囲気中でエビ、ポリ同時成長を行えば、導体層９にお
ける不純物濃度は均一になる。また、開孔部２６を有す
るスタソクトトレンチ構造［Ｂ　Ｓ　ＣＣ（Ｂｕｒｉｅ
ｄＳｔａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃｅ１ｌ））
に本発明を通用したことによって、キャパシタ容量を従
来技術や本発明の第１の実施例に比べてさらに確保する
ことが可能になる。

第３図（ｅ）参照。

次に、キャパシタ絶縁膜となるべき窒化シリコンからな
る誘電体膜１６をＣＶＤ法により厚さ例えば５００人程
変形成し、続いてキャパシタ電極（セルプレート）とな
るべき多結晶シリコン膜１２を１０００人程度堆積し、
不純物ドープ後パターニングしてキャパシタができあが
る。そして、全面にＣＶＤ法によるシリコン酸化膜１３
を堆積し、ソース・ドレイン領域５に通じる開孔部１４
を形成する。そして、全面にアルミニウム膜を蒸着して
、バターニングを行いビット線１５を形成してメモリセ
ルが完成する。

それでは、次に本発明の第４の実施例について、図面を
参照しつつ説明する。第４図は、本発明の第４の実施例
を説明するための要部工程断面図である。

第４図（ａ）参照。

まず、シリコン基板１の表面にＬＯＣＯ３法を用イてフ
ィールド酸化膜２を形成する。その後、通常の方法でポ
リシリコンからなるゲート電極４、シリコン酸化膜２７
を選択的形成する。

第４図（ｂ）参照。

次に、上記フィールド酸化膜２及びシリコン酸化膜２７
の上にＣＶＤ法で選択的にシリコン窒化膜１６を形成す
る。ここで、窒化膜の厚さは例えば５００人程変色する
。

第４図（ｃ）参照。

そして、モノシラン（ＳｉＨ４）や水素（Ｈ。

）〔キャリアガス〕にホスフィン（ＰＨ３）かまたはア
ルシン（ＡｓＨｔ）を加えた雰囲気中でエビ・ポリ同時
成長を行い、厚さ例えば２０００人程度０導体層９を形
成する。すると１、ソース・ドレイン領域５．６とのコ
ンタクト部及びその周辺部においてはエピタキシャル成
長膜（単結晶シリコン膜）９２が形成され、シリコン窒
化膜１６上では多結晶シリコン膜９Ｉが形成される。こ
の後、熱処理を行うと導体層９中に含まれていた不純物
が熱拡散して上記導体層９　（９２）とシリコン基板１
とのコンタクト部において、シリコン基板１中に不純物
拡散領域が形成される。これが、ソース・ドレイン領域
５．６になる。従来技術において、ソース・ドレイン領
域の形成はイオン注入法を用いていたので、イオン注入
後の熱処理工程で、不純物は縦方向にも横方向にも拡散
して必ずしも微細ＭＯＳトランジスタに通した方法とは
いえなかった。例えば、イオン注入種として、ＡＳを加
速電圧７０ｋｅＶ、ＤＯ３Ｅ量５Ｅ１５でイオン注入を
行えばソース・ドレイン領域の深さは約３０００人にな
った。本発明では、エビ・ポリ同時成長を不純物を含む
雰囲気中で行い、後に熱拡散によってソース・ドレイン
領域を形成しているので、従来に比べて浅いソース・ド
レイン領域が形成できる。例えば、８５０°Ｃで３０分
の熱処理を行えばソース・ドレイン領域５．６の深さは
１０００〜１５００人程度になり、従堆積半分程の深さ
でソース・ドレイン領域を形成できる。

また、本発明では、ゲート電極４とフィールド酸化膜２
の間にある導体層９とシリコン基板１とのコンタクト部
から不純物が拡散してゆくので、ソース・ドレイン領域
５．６がゲート電極４に対してセルファライン（自己整
合的）で形成できる。

従って、ソース・ドレイン領域を横方向にも縮小できる
。

以上から、本発明は従来技術に比べてソース・ドレイン
領域を縦方向にも横方向にも縮小できる。

よって、微細トランジスタを形成する際に有利な半導体
装置及びその製造方法を提供できる。

第４図（ｄ）参照。

次に図に示すように、導体層９のソース・ドレイン領域
５．６上及びその周辺部を残してバターニングを行う。

第４図（ｅ）参照。

そして、全面に厚さ例えば２０００人程度シリコン酸化
膜２８を形成し、上記第４図（ｄ）の工程のバターニン
グによって残存した一方の導体層９が表出するように開
孔部を形成する。そして、この開孔部を埋めて、上で述
べた導体層９と電気的接続がとれるように、ポリシリコ
ン膜を厚さ例えば１０００人程度形成する。次に、この
多結晶シリコン膜をバターニングし蓄積電極１０ができ
る。

第４図（ｆ）参照。

次にキャパシタ絶縁膜となるべき酸化シリコンからなる
キャパシタ酸化膜１１を厚さ例えば１００人程炭熱酸化
法で堆積し、その上にキャパシタ電極（セルプレート）
となるべき多結晶シリコン膜１２を厚さ例えば２０００
人程度形成して、バターニングを行いキャパシタ部が完
成する。次にその上にシリコン酸化膜１３を堆積する。

第４図（ｇ）参照。

そして、もう一方の導体層９が表出するまでシリコン酸
化膜１３．１１．２８に開孔部２９を設ける。そして、
アルミニウム膜を全面に蒸着し、該開孔部２９を埋めて
、該導体層９と電気的に接続させた後、バターニングを
行いビット線１５を形成する０以上で、本実施例のメモ
リセルが完成する。

以上で本発明の第１、第２、第３、第４の実施例の説明
を終わる。尚、本発明の実施例を組み合わせて半導体装
置を製造することは当然可能である。すなわち、第４の
実施例のキャパシタの構成にフィン構造（第２の実施例
）を採用したり、また第１の実施例、第２の実施例（フ
ィン構造）、第３の実施例（スタックドトレンチ構造）
に第４の実施例を採用してソース・ドレイン領域を縮小
させる方法等である。

〔発明の効果〕

本発明によれば、良好な蓄積電極を有するキャパシタを
提供できるので、半導体装置の信較性向上に寄与する。

また、従来より縮小したソース・ドレイン領域が得られ
るので、半導体素子の微細化に寄与する。また、本発明
によれば、集積度を向上させても充分に大きなキャパシ
タ容量が得られるので、半導体装置の特性向上に寄与す
る。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を説明するための要部
工程断面図、第２図は、本発明の第２の実施例を説明す
るための要部工程断面図、第３図は、本発明の第３の実
施例を説明するための要部工程断面図、第４図は、本発
明の第４の実施例を説明するための要部工程断面図、第
５図は、従来技術によるメモリセルの形成工程を示す断
面図である。 図中、 １：シリコン基板 ２：フィールド酸化膜 ３：ゲート酸化膜 ４：ゲート電極 ５：ソース・ドレイン領域 ６：ソース・ドレイン領域 ７：シリコン酸化膜 ８：開孔部 ９：導体層 ９、：多結晶シリコン層 ９２　：単結晶シリコン層 １０：蓄積電極 １１：キャパシタ酸化膜 １２：キャパシタ電極 １３：シリコン酸化膜 １４：開孔部 １５：ピント線 １６：シリコン窒化膜 １７：キャパシタ絶縁膜 ２０：二酸化シリコン膜 ２１：多結晶シリコン膜 ２２：開孔部 ２３：蓄積電極 ２４：シリコン窒化膜 ２５：側壁スペーサ ２６：開孔部 ２７：シリコン酸化膜 ２８：シリコン酸化膜 ２９：開孔部 乙恥へ ζ、−・−２″″ 代理人弁理士　井　桁　貞　−ｅブ 不会明の第１の火施塑ＩＫ説明￥ろだ必の要部工程腑面
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閉５２（での２） コンタクト宅のアスペクト比び人きい嘱合のメモ１ノ乞
ルの形へ工程と示す町面図 莞乙図 手続補正書く方式） ％式％ １、事件の表示 平成（１２年特許願第１６８９（１２号２、発明の名称 半導体装置及びその製造方法 ３、　補正をする者 事件との関係　　特許出願人 住所　神奈川県用崎市中原区上小田中１０１５番地名称
　（５２２）富士通株式会社 代表者　関　澤　　義 ４６　　代理人　郵便番号　２１．１ 住所　神奈川県用崎市中原区上小田中１０１５番地５、
補正により増加する請求項の数　　なし６、　補正命令
の日付　　平成４年１月２８日（発送日）７、補正の対
象 ■明細書の「図面の簡単な説明」の欄 ８、補正の内容 ■本願明細書第３９頁第４行乃至第５行の「技術による
・・・断面図である。」を次の通り補正する。 「技術によるメモリセルの形成工程を示す断面図、第６
図は、コンタクト窓のアスペクト比が大きい場合のメモ
リセルの形成工程を示す断面図である。」

Claims (1)

1. 【特許請求の範囲】 （１）表面に単結晶領域を有する半導体基板と、該半導
   体基板上に形成され該単結晶領域上に開口部を有し、少
   なくとも表面が窒化膜である絶縁膜と、該単結晶領域上
   に形成された単結晶半導体層と、該単結晶半導体層と連
   続し該窒化膜上に延在する多結晶半導体層とを有するこ
   とを特徴とする半導体装置。 （２）表面に単結晶領域を有する半導体基板上に、該単
   結晶領域上に開口部を有し、少なくとも表面が窒化膜で
   ある絶縁膜を形成する工程と、該単結晶領域上に単結晶
   半導体層を形成する工程と、該単結晶半導体層と連続し
   該窒化膜上に延在するように多結晶半導体層を形成する
   工程とを有することを特徴とする半導体装置の製造方法
   。 （３）半導体基板上に選択的に形成された素子分離用の
   第１の絶縁膜と、上記第１の絶縁膜で囲まれた素子領域
   上に形成されたゲート電極と、該素子領域において該ゲ
   ート電極の両側の該半導体基板内に形成されたソース・
   ドレイン拡散領域と、該ゲート電極を覆って形成され該
   ソース・ドレイン拡散領域表面の少なくとも一方に開口
   部を有し少なくとも表面が窒化膜である第２の絶縁膜と
   、該開口部のソース・ドレイン拡散領域上に形成された
   単結晶半導体層と、該単結晶半導体層と連続し該窒化膜
   上に延在する多結晶半導体層とを有することを特徴とす
   る半導体装置。 （４）前記単結晶半導体層表面または前記多結晶半導体
   層表面に形成された第２の絶縁膜と、該第２の絶縁膜上
   に形成された導電体層とを有することを特徴とする請求
   項（３）記載の半導体装置。（５）半導体基板上に素子
   分離用の第１の絶縁膜を選択的に形成する工程と、該第
   １の絶縁膜で囲まれた素子領域上にゲート電極を形成す
   る工程と、該素子領域において該ゲート電極の両側の該
   半導体基板内にソース・ドレイン拡散領域を形成する工
   程と、該ゲート電極を覆い該ソース・ドレイン拡散領域
   表面の少なくとも一方に開口部を有し少なくとも表面が
   窒化膜である第２の絶縁膜を形成する工程と、該開口部
   のソース・ドレイン拡散領域上に単結晶半導体層を形成
   する工程と、該単結晶半導体層と連続し該窒化膜上に延
   在する多結晶半導体層を形成する工程とを有することを
   特徴とする半導体装置の製造方法。 （６）前記単結晶半導体層表面または前記多結晶半導体
   層表面に第３の絶縁膜を形成する工程と、該第３の絶縁
   膜上に導電体層を形成する工程とを有することを特徴と
   する請求項（５）記載の半導体装置の製造方法。 （７）表面に単結晶領域を有する半導体基板と、該単結
   晶領域上に開孔部を有する第１の絶縁膜と、該開孔部内
   の該単結晶領域上に形成された単結晶半導体層と該単結
   晶半導体層と連続し第１の絶縁膜上に第１の絶縁膜とは
   隙間をあけて延在する多結晶半導体層と、上記単結晶半
   導体層及び上記多結晶半導体層を覆い少なくとも多結晶
   半導体層の該第１の絶縁膜に対向する面は窒化膜からな
   る第２の絶縁膜と、該第２の絶縁膜を覆うように形成さ
   れた導電体層とを有することを特徴とする半導体装置。 （８）表面に単結晶領域を有する半導体基板上に少なく
   とも表面がエッチングストッパー膜である第１の絶縁膜
   を形成する工程と、該第１の絶縁膜上に第１の絶縁膜と
   エッチング速度が異なる膜を形成する工程と、該第１の
   絶縁膜とエッチング速度が異なる膜上に窒化膜を形成す
   る工程と、該第１の絶縁膜及び該第１の絶縁膜とエッチ
   ング速度が異なる膜及び窒化膜を貫通して上記単結晶領
   域が表出するように開口を形成する工程と、該開口部の
   底部及び側壁から該窒化膜上に延在し、該単結晶領域上
   の単結晶半導体層と該単結晶半導体層と連続する多結晶
   半導体層とからなる半導体層を形成する工程と、上記第
   １の絶縁膜とエッチング速度の異なる膜を選択的に除去
   する工程と、上記半導体層を覆うように第２の絶縁膜を
   形成する工程と、上記第２の絶縁膜を覆うように導電体
   層を形成する工程とを有することを特徴とする半導体装
   置の製造方法。 （９）単結晶半導体基板上に選択的に形成された素子分
   離領域用の第１の絶縁膜と、該素子分離領域で画定され
   た素子領域上に形成されたゲート電極と、上記素子領域
   に形成されたソース・ドレイン拡散領域と、該第１の絶
   縁膜に形成された開孔部と、該開孔部の底部及び側壁部
   に形成された第２の絶縁膜と、該第１の絶縁膜及び該第
   ２の絶縁膜上に形成された窒化膜と、上記ソース・ドレ
   イン拡散領域の少なくとも一方の表面と接触する単結晶
   半導体層と該単結晶半導体層と接続し該窒化膜上に延在
   する多結晶半導体層とからなる半導体層と、該半導体層
   を覆うように形成された第３の絶縁膜と、上記第３の絶
   縁膜上に形成された導電体層とを有することを特徴とす
   る半導体装置。 （１０）単結晶半導体基板上に素子分離用の第１の絶縁
   膜を選択的に形成する工程と、上記第１の絶縁膜で囲ま
   れた基板上にゲート電極を形成する工程と、上記基板に
   不純物を導入してソース・ドレイン拡散領域を形成する
   工程と、上記第１の絶縁膜に開孔部を形成する工程と、
   該開孔部底部及び側壁部に第２の絶縁膜を形成する工程
   と、該第１の絶縁膜上及び該第２の絶縁膜上に窒化膜を
   形成する工程と、上記ソース・ドレイン拡散領域の少な
   くとも一方の表面と接続する単結晶半導体層と該単結晶
   半導体層と接続し該窒化膜上に延在した多結晶半導体層
   とから構成される半導体層を形成する工程と、上記半導
   体層の表面に第３の絶縁膜を形成する工程と、上記第３
   の絶縁膜上に導電体層を形成する工程とを有することを
   特徴とする半導体装置の製造方法。 （１１）単結晶半導体基板上に選択的に形成され少なく
   とも表面が窒化膜である素子分離用の絶縁膜と、上記絶
   縁膜で囲まれた基板上に形成され少なくとも表面が窒化
   膜である絶縁膜に覆われたゲート電極と、該ゲート電極
   と該素子分離用絶縁膜間の表出した半導体基板上に形成
   された単結晶半導体層と該単結晶半導体層と連続し該素
   子分離用絶縁膜の窒化膜上及び該ゲート電極の窒化膜上
   に延在する多結晶半導体層とから構成される半導体層と
   、該ゲート電極と該絶縁膜の間の半導体基板内に該ゲー
   ト電極と該絶縁膜に対して自己整合的に形成された不純
   物拡散層とを有することを特徴とする半導体装置。 （１２）単結晶半導体基板上に少なくとも表面が窒化膜
   である素子分離用の絶縁膜を選択的に形成する工程と、
   上記絶縁膜で囲まれた基板上に少なくとも表面が窒化膜
   である絶縁膜で覆われたゲート電極を形成する工程と、
   該ゲート電極と該素子分離用絶縁膜間の表出した半導体
   基板上に形成された単結晶半導体層と該単結晶半導体層
   と連続し該素子分離用絶縁膜の窒化膜上及び該ゲート電
   極の窒化膜上に延在する多結晶半導体層とから構成され
   る不純物を含む半導体層を形成する工程と、熱処理を行
   い該半導体基板内に該半導体層中の不純物を熱拡散させ
   、該ゲート電極と該素子分離用絶縁膜に対して自己整合
   的に不純物拡散領域を形成する工程とを有することを特
   徴とする半導体装置の製造方法。