JPH04199909A - Ｃ―ｍｏｓ入力回路 - Google Patents
Ｃ―ｍｏｓ入力回路Info
- Publication number
- JPH04199909A JPH04199909A JP2325738A JP32573890A JPH04199909A JP H04199909 A JPH04199909 A JP H04199909A JP 2325738 A JP2325738 A JP 2325738A JP 32573890 A JP32573890 A JP 32573890A JP H04199909 A JPH04199909 A JP H04199909A
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- JP
- Japan
- Prior art keywords
- input
- mos transistor
- circuit
- resistor
- type mos
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、Ｃ−ＭＯＳ回路に関し、特に、入力インピー
ダンスが低く、外来雑音の影響が低減され、且つ低消費
電力であるＣ−ＭＯＳ入力回路に関する。
ダンスが低く、外来雑音の影響が低減され、且つ低消費
電力であるＣ−ＭＯＳ入力回路に関する。
（従来の技術）
第５図にプルアップ抵抗を用いた従来のＣ−ＭＯＳ入力
回路の例を示す。同図は、Ｐ型ＭＯＳトランジスタＰ１
及びＮ型ＭＯＳトランジスタＮ１によるインバータ回路
を構成しており、プルアップ抵抗Ｒは、入力開放の時に
インバータの出力が不安定となるのを防止することを目
的としている。
回路の例を示す。同図は、Ｐ型ＭＯＳトランジスタＰ１
及びＮ型ＭＯＳトランジスタＮ１によるインバータ回路
を構成しており、プルアップ抵抗Ｒは、入力開放の時に
インバータの出力が不安定となるのを防止することを目
的としている。
このように、プルアップに抵抗のみを用いると、入力イ
ンピーダンスはほぼ抵抗Ｒの値となり、従って、開放時
の外来雑音からの影響を考えた場合、抵抗Ｒは低い値に
なるはと人力インピーダンスが低くなり、雑音の影響か
低減される。
ンピーダンスはほぼ抵抗Ｒの値となり、従って、開放時
の外来雑音からの影響を考えた場合、抵抗Ｒは低い値に
なるはと人力インピーダンスが低くなり、雑音の影響か
低減される。
しかしながら、抵抗Ｒの値を低くするほど、入力を「Ｌ
レベル」とした時の電流が大きくなり、全体の消費電流
か大きくなってしまうという問題があった。
レベル」とした時の電流が大きくなり、全体の消費電流
か大きくなってしまうという問題があった。
（発明が解決しようとする課題）
以上の様に、従来のプルアップ抵抗を用いたＣ−Ｆｖｌ
０ Ｓ入力回路では、プルアップ抵抗の値を低くする
ほど、入力を「Ｌレベル」とした時の電流が大きくなり
、全体の消費電流か大きくなってしまうという欠点があ
った。
０ Ｓ入力回路では、プルアップ抵抗の値を低くする
ほど、入力を「Ｌレベル」とした時の電流が大きくなり
、全体の消費電流か大きくなってしまうという欠点があ
った。
本発明は、上記問題点を解決するもので、その目的は、
入力開放時に入力インピーダンスか低く、外来雑音の影
響が低減され、且つ低消費電力であるＣ−ＭＯＳ入力回
路を提供することである。
入力開放時に入力インピーダンスか低く、外来雑音の影
響が低減され、且つ低消費電力であるＣ−ＭＯＳ入力回
路を提供することである。
［発明の構成］
（課題を解決するための手段）
前記課題を解決するために、本発明の第１の特徴は、第
１図に示す如く、Ｐ型ＭＯＳトランジスタＰ１及びＮ型
ＭＯＳトランジスタＮ１によるインバータ回路と、前記
インバータの入力をプルアップする抵抗Ｒ１とを備える
Ｃ −Ｍ ＯＳ入力回路において、前記抵抗Ｒ１と並列
に接続されるＭ Ｏ８型トランジスタＰ２を具備し、前
記Ｍ ＯＳ型トランジスタＰ２のゲートと前記インバー
タ回路の出力を接続することである。
１図に示す如く、Ｐ型ＭＯＳトランジスタＰ１及びＮ型
ＭＯＳトランジスタＮ１によるインバータ回路と、前記
インバータの入力をプルアップする抵抗Ｒ１とを備える
Ｃ −Ｍ ＯＳ入力回路において、前記抵抗Ｒ１と並列
に接続されるＭ Ｏ８型トランジスタＰ２を具備し、前
記Ｍ ＯＳ型トランジスタＰ２のゲートと前記インバー
タ回路の出力を接続することである。
また、本発明の第２の特徴は、請求項１に記載のＣ−Ｍ
ＯＳ入力回路において、第３図に示す如く、前記ＭＯＳ
型トランジスタＰ２と直列に抵抗Ｒ２を接続することで
ある。
ＯＳ入力回路において、第３図に示す如く、前記ＭＯＳ
型トランジスタＰ２と直列に抵抗Ｒ２を接続することで
ある。
また、本発明の第３の特徴は、第２図に示す如く、Ｐ型
ＭＯＳＩ−ランシスタＰ１及びＮ型ＭＯＳトランジスタ
Ｎ１によるインバータ回路と、前記インバータの入力を
プルダウンする抵抗Ｒ１とを備えるＣ−ＭＯＳ入力回路
において、前記抵抗Ｒ１と並列に接続されるＭＯＳ型ト
ランジスタＮ２を具備し、前記Ｍ ＯＳ型トランジスタ
Ｎ２のゲートと前記インバータ回路の出力を接続するこ
とである。
ＭＯＳＩ−ランシスタＰ１及びＮ型ＭＯＳトランジスタ
Ｎ１によるインバータ回路と、前記インバータの入力を
プルダウンする抵抗Ｒ１とを備えるＣ−ＭＯＳ入力回路
において、前記抵抗Ｒ１と並列に接続されるＭＯＳ型ト
ランジスタＮ２を具備し、前記Ｍ ＯＳ型トランジスタ
Ｎ２のゲートと前記インバータ回路の出力を接続するこ
とである。
更に、本発明の第４の特徴は、請求項３に記載のＣ−Ｍ
ＯＳ入力回路において、第４図に示す如く、前記ＭＯＳ
型トランジスタＮ２と直列に抵抗Ｒ２を接続することで
ある。
ＯＳ入力回路において、第４図に示す如く、前記ＭＯＳ
型トランジスタＮ２と直列に抵抗Ｒ２を接続することで
ある。
（作用）
本発明の第１及び第２の特徴のＣ−ＭＯＳ入力回路では
、入力か開放の時、インバータの出力端子が「Ｌレベル
」となるため、Ｐ型ＭＯＳトランジスタＰ２か「ＯＮ」
になり、人力インピーダンスか低くなる。また、人力を
「Ｌレベル」にした場合は、出力端子か「Ｈレベル」に
なるため、Ｐ型ＭＯＳトランジスタＰ２かｒＯＦＦＪに
なり、電源ｖＣＣからの電流は、抵抗Ｒからたけになり
、消費電流は低減する。
、入力か開放の時、インバータの出力端子が「Ｌレベル
」となるため、Ｐ型ＭＯＳトランジスタＰ２か「ＯＮ」
になり、人力インピーダンスか低くなる。また、人力を
「Ｌレベル」にした場合は、出力端子か「Ｈレベル」に
なるため、Ｐ型ＭＯＳトランジスタＰ２かｒＯＦＦＪに
なり、電源ｖＣＣからの電流は、抵抗Ｒからたけになり
、消費電流は低減する。
また、本発明の第３及び第４の特徴のＣ−ＭＯＳ入力回
路では、入力か開放の時、インバータの出力端子か「Ｈ
レベル」となるため、Ｐ型ＭＯＳトランジスタＰ２か「
ＯＮ」になり、人力インピーダンスか低くなる。また、
入力を「Ｈレベル」にした場合は、出力端子か「Ｌレベ
ル」になるため、Ｎ型ＭＯＳトランジスタＮ２かｒＯＦ
ＦＪになり、入力流れ込み電流を減少させることかでき
、前段に接続される回路の消費電流を減少させることに
なるため、前段の回路も含めたシステム全体として、消
費電流か低減する。
路では、入力か開放の時、インバータの出力端子か「Ｈ
レベル」となるため、Ｐ型ＭＯＳトランジスタＰ２か「
ＯＮ」になり、人力インピーダンスか低くなる。また、
入力を「Ｈレベル」にした場合は、出力端子か「Ｌレベ
ル」になるため、Ｎ型ＭＯＳトランジスタＮ２かｒＯＦ
ＦＪになり、入力流れ込み電流を減少させることかでき
、前段に接続される回路の消費電流を減少させることに
なるため、前段の回路も含めたシステム全体として、消
費電流か低減する。
（実施例）
以下、本発明に係る実施例を図面に基ついて説明する。
第１図に本発明の第１の実施例を示す。同図はプルアッ
プ抵抗と並列にＰ型ＭＯＳトランジスタを用いたＣ−Ｍ
ＯＳ入力回路を示したものである。
プ抵抗と並列にＰ型ＭＯＳトランジスタを用いたＣ−Ｍ
ＯＳ入力回路を示したものである。
同図において、Ｐ型ＭＯＳトランジスタＰ２のゲートは
Ｐ型ＭＯＳＩ−ランンスタ及びＮ型ＭＯＳトランジスタ
Ｎ１て構成されるインバータの出力に接続され、ドレイ
ンはインバータの入力に接続されている。このように構
成された回路では、人力か開放の時、インバータの８カ
端子か「Ｌレベル」となるため、Ｐ型ＭＯＳトランンス
タＰ２か「ＯＮ」になり、入力インピーダンスか低く
（Ｐ２ＯＮ抵抗とＲ１の並列抵抗の値に）なるため、
外来雑音による影響を低減させることかできる。また、
入力を「Ｌレベル」にした場合は、出力端子か「Ｈレベ
ル」になるため、Ｐ型ＭＯＳＩ−ランシスタＰ２がｒＯ
ＦＦＪになり、電源ＶＣＣからの電流は、抵抗Ｒからた
けになり、消費電流は低減することができる。
Ｐ型ＭＯＳＩ−ランンスタ及びＮ型ＭＯＳトランジスタ
Ｎ１て構成されるインバータの出力に接続され、ドレイ
ンはインバータの入力に接続されている。このように構
成された回路では、人力か開放の時、インバータの８カ
端子か「Ｌレベル」となるため、Ｐ型ＭＯＳトランンス
タＰ２か「ＯＮ」になり、入力インピーダンスか低く
（Ｐ２ＯＮ抵抗とＲ１の並列抵抗の値に）なるため、
外来雑音による影響を低減させることかできる。また、
入力を「Ｌレベル」にした場合は、出力端子か「Ｈレベ
ル」になるため、Ｐ型ＭＯＳＩ−ランシスタＰ２がｒＯ
ＦＦＪになり、電源ＶＣＣからの電流は、抵抗Ｒからた
けになり、消費電流は低減することができる。
次に、第２図に本発明の第２の実施例を示す。
同図はプルダウン抵抗と共にＮ型ＭＯＳトランジスタを
用いたＣ−ＭＯＳ入力回路を示したものである。同図に
おいて、Ｎ型ＭＯＳトランジスタＮ２のゲートはＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタＮ１て構
成されるインバータの出力に接続され、ドレインはイン
バータの入力に接続されている。このように構成された
回路では、入力か開放の時、インバータの出力端子か「
Ｈレベル」となるため、Ｐ型ＭＯＳトラノシスタＰ２か
ｒＯＮＪになり、やはり入力インピーダンスを低く
（Ｎ２ＯＮ抵抗とＲ１の並列抵抗の値と）する二とがで
きる。また、入力を「Ｈレベル」にした場合は、出力端
子か「Ｌレベル」になるため、Ｎ型ＭＯＳトランジスタ
Ｎ２かｒＯＦＦＪになり、入力流れ込み電流を減少させ
ることかでき、前段に接続される回路の消費電流を減少
させることになるため、前段の回路も含めたシステム全
体として、消費電流を低減させることができる。
用いたＣ−ＭＯＳ入力回路を示したものである。同図に
おいて、Ｎ型ＭＯＳトランジスタＮ２のゲートはＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタＮ１て構
成されるインバータの出力に接続され、ドレインはイン
バータの入力に接続されている。このように構成された
回路では、入力か開放の時、インバータの出力端子か「
Ｈレベル」となるため、Ｐ型ＭＯＳトラノシスタＰ２か
ｒＯＮＪになり、やはり入力インピーダンスを低く
（Ｎ２ＯＮ抵抗とＲ１の並列抵抗の値と）する二とがで
きる。また、入力を「Ｈレベル」にした場合は、出力端
子か「Ｌレベル」になるため、Ｎ型ＭＯＳトランジスタ
Ｎ２かｒＯＦＦＪになり、入力流れ込み電流を減少させ
ることかでき、前段に接続される回路の消費電流を減少
させることになるため、前段の回路も含めたシステム全
体として、消費電流を低減させることができる。
次に、第３図に本発明の第３の実施例を示す。
同図はプルアップ抵抗Ｒ１と並列にＰ型ＭＯＳトランジ
スタＰ２と抵抗Ｒ２を挿入したＣ−ＭＯＳ入力回路を示
したものである。本実施例では、入力が開放の時、Ｐ型
ＭＯＳトランジスタＰ２がｒＯＮＪになり、人力インピ
ーダンスは抵抗Ｒ１と抵抗Ｒ２の並列の値になり、また
、入力を「Ｌレベル」にした場合は、Ｐ型ＭＯＳトラン
ジスタＰ２がｒＯＦＦＪになり、入力インピーダンスは
抵抗Ｒ１の値となる。
スタＰ２と抵抗Ｒ２を挿入したＣ−ＭＯＳ入力回路を示
したものである。本実施例では、入力が開放の時、Ｐ型
ＭＯＳトランジスタＰ２がｒＯＮＪになり、人力インピ
ーダンスは抵抗Ｒ１と抵抗Ｒ２の並列の値になり、また
、入力を「Ｌレベル」にした場合は、Ｐ型ＭＯＳトラン
ジスタＰ２がｒＯＦＦＪになり、入力インピーダンスは
抵抗Ｒ１の値となる。
更に、第４図は本発明の第４の実施例であるが、同図の
ようにＮ型ＭＯＳトランジスタＮ２に直列に抵抗を挿入
しても第３の実施例と同様の効果か得られる。
ようにＮ型ＭＯＳトランジスタＮ２に直列に抵抗を挿入
しても第３の実施例と同様の効果か得られる。
［発明の効果］
以上の様に本発明によれば、Ｃ−ＭＯＳ入力回路におい
て、プルアップ抵抗、或いはプルダウン抵抗と共に、Ｍ
ＯＳ型トランジスタを使用することとしたので、入力開
放時に入力インピーダンスか低く、外来雑音の影響か低
減され、且つ低消費電力であるＣ−ＭＯＳ入力回路を提
供することかできる。
て、プルアップ抵抗、或いはプルダウン抵抗と共に、Ｍ
ＯＳ型トランジスタを使用することとしたので、入力開
放時に入力インピーダンスか低く、外来雑音の影響か低
減され、且つ低消費電力であるＣ−ＭＯＳ入力回路を提
供することかできる。
第１図は本発明の第１の実施例に係るプルアップしたＣ
−ＭＯＳ入力回路の回路図、 第２図は本発明の第２の実施例に係るプルダウンしたＣ
−ＭＯＳ入力回路の回路図、 第３図は本発明の第３の実施例に係るプルアップしたＣ
−ＭＯＳ入力回路の回路図、 第４図は本発明の第４の実施例に係るプルダウンしたＣ
−Ｍ、Ｏ５入力回路の回路図、第５図は従来のプルアッ
プしたＣ−ＭＯＳ入力回路の回路図である。 Ｐｌ、Ｒ２・・・ Ｐ型ＭＯＳトランジスタＮ１、Ｎ２
・ Ｎ型ＭＯＳトランンスタＲ１、Ｒ２・・ 抵抗 ■ＣＣ・・ 電源 ＩＮ ・・・ 入力端子 ＯＵＴ ・・・ 出力端子
−ＭＯＳ入力回路の回路図、 第２図は本発明の第２の実施例に係るプルダウンしたＣ
−ＭＯＳ入力回路の回路図、 第３図は本発明の第３の実施例に係るプルアップしたＣ
−ＭＯＳ入力回路の回路図、 第４図は本発明の第４の実施例に係るプルダウンしたＣ
−Ｍ、Ｏ５入力回路の回路図、第５図は従来のプルアッ
プしたＣ−ＭＯＳ入力回路の回路図である。 Ｐｌ、Ｒ２・・・ Ｐ型ＭＯＳトランジスタＮ１、Ｎ２
・ Ｎ型ＭＯＳトランンスタＲ１、Ｒ２・・ 抵抗 ■ＣＣ・・ 電源 ＩＮ ・・・ 入力端子 ＯＵＴ ・・・ 出力端子
Claims (4)
- （１）Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタによるインバータ回路と、前記インバータの入力を
プルアップする抵抗とを備えるＣ−ＭＯＳ入力回路にお
いて、前記抵抗と並列に接続されるＭＯＳ型トランジス
タを有し、前記ＭＯＳ型トランジスタのゲートと前記イ
ンバータ回路の出力を接続することを特徴とするＣ−Ｍ
ＯＳ入力回路。 - （２）前記ＭＯＳ型トランジスタと直列に抵抗を接続す
ることを特徴とする請求項１に記載のＣ−ＭＯＳ入力回
路。 - （３）Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタによるインバータ回路と、前記インバータの入力を
プルダウンする抵抗とを備えるＣ−ＭＯＳ入力回路にお
いて、前記抵抗と並列に接続されるＭＯＳ型トランジス
タを有し、前記ＭＯＳ型トランジスタのゲートと前記イ
ンバータ回路の出力を接続することを特徴とするＣ−Ｍ
ＯＳ入力回路。 - （４）前記ＭＯＳ型トランジスタと直列に抵抗を接続す
ることを特徴とする請求項３に記載のＣ−ＭＯＳ入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325738A JPH04199909A (ja) | 1990-11-29 | 1990-11-29 | Ｃ―ｍｏｓ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325738A JPH04199909A (ja) | 1990-11-29 | 1990-11-29 | Ｃ―ｍｏｓ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199909A true JPH04199909A (ja) | 1992-07-21 |
Family
ID=18180111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325738A Pending JPH04199909A (ja) | 1990-11-29 | 1990-11-29 | Ｃ―ｍｏｓ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260922A (ja) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | 低消費電力の堅牢なモード選択のための方法と装置 |
-
1990
- 1990-11-29 JP JP2325738A patent/JPH04199909A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260922A (ja) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | 低消費電力の堅牢なモード選択のための方法と装置 |
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