JPH0420117A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路の構造に関し、特に、ラッチ回
路に於ける動作マージンを向上させ、誤動作を無くすと
共にラッチ回路そのものの専有面積を縮小する事を目的
とし 第１の電源と第１の電源とは異なる第２の電源との間に
設けられるＣＭＯＳ型半導体集積回路であって、両電源
の少なくとも一方の電源に接続される該集積回路の端子
と当該電源との間に所定の電圧が印加された場合に順方
向に電流を流しうる機能を有する制御部材を設ける様に
構成する。

〔産業上の利用分野〕

本発明は半導体集積回路の構造に関するものであり、溶
くにはラッチ回路で使用されるＣＭＯＳ型半導体集積回
路の構造に関するものである。

〔従来の技術〕

ラッチ回路はＮＡＮＤゲート回路、或いはＮＯＲゲート
回路と共に半導体集積回路に於いて最も多用されている
機能素子の一つである。

処で、ラッチ回路について従来の技術を第６図乃至第１
１図に沿ってその構造と動作を説明する。

即ち、第６図に示される従来のラッチ回路に於いては、
該ランチ回路を構成するトランシタは全て同一のサイズ
のＮチャネルトランジスタと全て同一のサイズのＰチャ
ネルトランジスタとで構成され、更に該両トランジスタ
はゲートアレーにより構成される場合が多い。

ここで、上記Ｎチャネルトランジスタが全て同一のサイ
ズであると言うことは全てのトランジスタのゲート長及
びその幅が全て同一であることを意味している。

係るラッチ回路の長所は入力側のトランスミッションゲ
ート１０とフィードバック用のインバータ４との間に別
のトランスミッションゲート１１が設けられている為、
動作マージンに優れているが、その反面、トランジスタ
が合計８個も使用される為、ラッチ回路全体の専有面積
が大きくなってしまう言う欠点を有している。

尚、上記従来のラッチ回路に於いて使用されるドライブ
用インバータ回路３とフィードバック用インバータ回路
４の構成は第７図及び第８図にそれぞれ示されている。

一方、第９図には従来のラッチ回路に於ける他の例が示
されており、第９図の例では第８図のラッチ回路に比べ
てトランスミッションゲート１１が省略されているが、
その分フィードバック用インバータ６のトランジスタは
ドライブ用インバータ５のトランジスタに比べてツゲー
ト長を長く、又ゲート幅は短く形成されている。

即ち、上記従来例に於いては、フィードバック用インバ
ータのトランジスタの駆動能力を小さくし、電流がドラ
イブ用インバータのトランジスタより多く流れない様に
構成されている。

該ラッチ回路に於いては、使用されるトランジスタの数
が６個であるため前記の従来例に比べてラッチ回路その
ものの専有面積は縮小されると言う長所は有するものの
、入力側のトランスミッションゲート１０とフィードバ
ック用インバータ６との間に他のトランスミッションゲ
ートがないので、余程該フィードバック用インバータ６
の各トランジスタのゲート長を長くしておかないと動作
マージンが低下してしまい、逆にゲート長を長くすると
その分ラッチ回路の専有面積が増加してしまうと言う欠
点があった。

又、従来のラッチ回路の動作を簡単に説明すると、従来
のラッチ回路に於いては第６図に示すような回路でデー
タを保持している。

この状態に於いて、データの人力時にはトランスミッシ
ョンゲート１０をオントしてトランスミッションゲート
１１をオフとしてデータを入力し、データを保持する時
にはトランスミッションゲー）１０をオフしトランスミ
ッションゲート１１をオンとする。

それによって、矢印Ａに示すようなループが形成されデ
ータが保持される。

データ入力時にトランスミッションゲート１１をオフし
ておかなければ鳴らない理由としては、両方のトランス
ミッションゲートをオンするとドライブ用のインバータ
３゛　とフィードバック用のインバータ４とが競合し、
トランスミッションゲート１０の出力部に中間の電位が
出力されてしまう可能性がある。

今、ラッチ回路で信号Ｈを出力しようとする時、ドライ
ブ用インバータ３は入力がＨを認識しなければならない
。

処が、フィードバック用インバータ４の影響によって中
間電位が出力されているとインバータ３は入力信号がＬ
であると認識してしまう可能性がある。

その為、トランスミッションゲート１１を余計に設け、
入力時にこれをオフとしてお（。

第９図に於いては、トランスミッションゲート１１を用
いない代わりにフィードバック用インバータ６の駆動能
力をドライブ用インバータ５°の駆動能力より小さくし
電流を流す量を小さくするように設定しであるのでドラ
イブ用インバータ５の入力が中間的電位になることはな
く常時正しいレベルの認識が行われる。

ここで、第９図に示された従来のラッチ回路に用いられ
るインバータ回路のレイアウトを示すと第１２図の様に
なる。

即ち、基板２０はＰ型拡散層２２をソースとして、又　
Ｐ型拡散層２３をドレインとし、これにゲート２６を設
けた第１のＭＯＳトランジスタ３０が設けられ更に上記
ソース領域２２に接続して基板コンタクト用のＮ型拡散
層２１が設けられており、又各層には電極例えば■。、
との接続を行うコンタクト２４が設けられている。

一方、他の基板２０゛にはＮ型拡散層２７をソースとし
て、又　Ｎ型拡散層２８をドレインとし、これに共通の
ゲート２６を設けた第２のＭＯＳトランジスタ３１が設
けられ更に上記ソース領域２７に接続して基板コンタク
ト用のＰ型拡散層２９が設けられており、且つ各層には
上記と異なる電極例えば■３．との接続を行うコンタク
ト２５が適宜設けられている。

上記のレイアウトから判る様に、トランジスタの専有面
積は大きくならざるを得なかった。

〔発明が解決しようとする課題〕

本発明の目的は上記した従来技術における欠点を改良し
、従来のラッチ回路の専有面積より小さな専有面積をゆ
うするラッチ回路を提供しうる半導体集積回路であって
然も従来のラッチ回路の動作マージンより優れた動作マ
ージンを有するランチ回路を提供しうる半導体集積回路
を提供しようとするものである。

〔発明が解決しようとする課題〕

本発明は上記した目的を達成する為に以下に示すような
技術構成を採用するものである。

即ち、第１の電源と第１の電源とは異なる第２の電源と
の間に設けられるＣＭＯＳ型半導体集積回路であって、
両電源の少なくとも一方の電源に接続される該集積回路
の端子と当該電源との間に所定の電圧が印加された場合
に順方向に電流を流しうる機能を有する制御部材を設け
た半導体集積回路である。

本発明に於いては該制御部材を両電源にそれぞれ接続さ
れる該集積回路の各端子と当該電源との間に設けたもの
で有っても良い。

〔作　用〕

本発明に於いては、ＣＭＯＳ型Ｏ３バータ回路の両電源
端子部に所定の電圧が印加された場合に順方向に電流を
流しうる機能を有する制御部材を設けたものであり、具
体的には例えばダイオードを逆方向にを設けたものであ
り、係る半導体集積回路を例えばフィードバック用イン
バータとして使用した場合に、その機能は従来のものと
同一であるが、専有面積を小さくしうると共にその製造
も容易となる。

更には、逆向きのダイオードが電極端子側に存在する為
、該インバータの出力電圧がリーク電流によって低下し
た時には該ダイオードが逆方向に導通ずるようになり、
それによって電流が流れインバータの出力を回復させ誤
動作を防止しうる。

又本発明に於いては各トランジスタのサイズの決め方に
余裕があり、換言すれば、同じトランジスタのサイズで
あれば誤動作をおこす確率を少なくすることが出来、設
計上の余裕が出てくる。

更に、本発明では、特にフィードバック用インバークの
電流端子に所定の電位差が生じた場合にインバータ回路
に電流を流す機能を有する部材を設けているので、例え
ばラッチ回路をオンにした時、所定の電位差になるまで
フィードバック用インバータはオンしない為、ドライブ
用インバータとフィードバック用インバータとが同時に
オンする競合状態にある時を削減することが出来る。

〔実施例〕

以下に本発明に係る半導体集積回路の具体例を図面を参
照しながら説明する。

第１図は本発明に係る半導体集積回路１の一興体例をラ
ッチ回路に応用した例を示すものであり、第１と第２の
ＭＯＳトランジスタ３０．３１とから構成されるＣＭＯ
Ｓ回路の両電源端子だ各電源との間に両者間に所定の電
位差が生じた場合にのみ当該インバータ回路に電流を流
しうる機能を有する部材８．９を設けたものである。

該部材８．９の具体例として、第一図ではダイオードを
電源に対して逆向きに取りつけた例を示している。

係るダイオードは逆方向ブレークダウン電圧を０．５〜
１．５■となるように調整されていることが好ましく、
従って上記具体例では上記ダイオードのアノードとカソ
ードとの間の電位差が上記のブレークダウン電圧になっ
た時にインバータ回路に電流を流すようにするものであ
る。

従って、本発明の半導体集積回路を用いたラッチ回路で
は、上記ダイオードを有しないインバータ回路を用いた
ラッチ回路に比べてフィードバック用インバータの出力
のタイミングをドライブ用インバータの出力のタイミン
グより遅らせることが可能となり、前記した従来技術に
於けるラッチ回路での競合時間を削減出来る。

本具体例では、上記部材８．９としてダイオードを使用
する例を示したが、適宜の抵抗或いはＦＥＴトランジス
タを使用することも可能である。

本発明に於ける半導体集積回路は一例としてラッチ回路
に使用される態様を示したが、本発明に係る半導体集積
回路は係る用途にのみ限定されるものではなく、上記と
同様の機能が要求されるあらゆる回路構成に適用しうる
ものであることは言うまでもない。

次に、本発明の上記具体例を実施する為の構造の例を第
５図に従って更に詳しく説明する。

本発明に半導体集積回路のレイアウトを第４図に示す。

第４図では第１２図に示すものと同じ部材については同
一の符号を付しである。

第１２図と比較すれば明らかな様に、本発明に於いては
第１のトランジスタ３０はＰ型拡散層２２と２３及びゲ
ート２６とにより構成されると共に、ソース側のＰ型拡
散層２２に接続して基板コンタクト用のＮ型拡散層２１
を設け、これに第１の電源例えば■Ｄゎを接続させたも
のである。

かかる構造におけるＮ型拡散層は不純物濃度を濃くする
ようにしイオン注入方式により形成することが好ましい
。

この場合、Ｎ型拡散層２１の不純物濃度は後述する第２
のトランジスタのソース、ドレインを構成するＮ型拡散
１ｉ２７．２８の濃度と同じ条件とすることが出来、こ
の場合には製造方法が容易となる。

係る構成により、Ｐ型拡散層２２とＮ型拡散層２１との
間のＰＮ接合部分に逆方向のダイオード８が形成される
。

係るダイオードの逆方向ブレークダウン電圧は０．５〜
１，５■としておくが好ましい。

一方、第２のトランジスタ３１については第１のトラン
ジスタ３０の不純物と電気的性質を異にする不純物を用
いて第１のトランジスタと同様の構成で形成したもので
ある。

該第２のトランジスタ３１のソースを構成するＮ型拡散
層２７と基板コンタクト用のＰ型拡散層２９との接合部
分に逆方向のダイオード９が形成されている。

第２のトランジスタに於けるダイオードの形成方法或い
は特性は上記第１のトランジスタ３０と不純物の電気的
性質が異なる他は同一である。

尚、図中２５は第２の電源例えばＶＳＳとの接続を行う
コンタクトである。

本発明に係る半導体集積回路１に於いては上述の通り、
ダイオードは逆向きに設けられているが、該ダイオード
の逆方向ブレークダウン電圧を０゜５〜１．５■にしで
あるのでフィードバック用インバータとしてスタティッ
クに電圧を保持する機能を発揮する。

又、該ダイオードがフィードバック用インバータの電流
駆動能力を制御するので前記した様な競合は生じない。

従って、誤動作を生じさせない範囲に余裕が出来、同一
のサイズの回路を設計する場合、動作マージンが優れた
ものとなる。

このことは、半導体集積回路を設計する上にかなりの余
裕を持つことが可能となる。

又本発明に係る半導体集積回路をラッチ回路に使用した
時にデータを更新する場合、フィードバック用インバー
タに流れる電流が該ダイオードにより制限される為、ラ
ッチ回路のデータの反転が第１２図に示す従来のラッチ
回路に比べて高速に行われる。

更に、本発明に係る半導体集積回路ｌのレイアウトを第
１２図に示す従来のラッチ回路と比べて見ると、本発明
に於いては第１と第２のトランジスタ３０．３１のそれ
ぞれのソース側に電源又はグランドと接続するコンタク
トが不要となるため専有面積を縮小することが可能とな
る。

次に本発明を具体的に製造する場合の構造例を第５図Ａ
−Ｃに基づいて説明する。

即ち、第５図Ａは、先ずＰ−型基板５０にｎ型拡散層５
１を形成し、該ｎ”型拡散層５１にドレイン用Ｐ゛型拡
散層２３とソース用Ｐ゛型拡散層２２とを互いに離反し
て形成し、その間にゲート２６を載置して第１のトラン
ジスタ３０を形成する。

次いで、絶縁層５２とＰ゛型型数散層２２の間にｎ゛型
型数散層２１形成し、これにコンタクト２４を介して第
１の電源である■ＤＤと接続する。

係るｎ゛型型数散層２１不純物濃度は後述する第２のト
ランジスタ３１のｎ＋型型数散層２７２８の不純物濃度
と同じとすることが出来る。

一方、Ｐ−型基板５０の絶縁層５３と５４とで区切られ
た領域にドレイン用のｎ゛型型数散層２８ソース用のｎ
゛型型数散層２７を互いに離反して設け、その間にゲー
ト２６を載置して第２のトランジスタ３１を形成する。

更に、ソース用のｎ゛型型数散層２７絶縁層５４との間
にＰ９型拡散層２９を設け、これにコンタクト２５を介
して第２の電源であるＶＳＳと接続する。

係るＰ゛型型数散層２９不純物濃度は前述した第１のト
ランジスタ３０に於けるＰ゛型型数散層２２２３と同じ
濃度とすることが出来る。

又ゲート２６は共通配線５５で接続され入力部ＩＮを形
成し又第１のトランジスタ３ｏのドレイン用Ｐ゛型拡散
層２３と第２のトランジスタ３１のドレイン用ｎ゛型拡
散層２８とは共通配線５６で接続され出力ＯＵＴを形成
している　。

又、本発明に於いては特にダイオードを別に形成する必
要がなく、上記のＰＮ接合を利用して形成することが可
能であるので製造方法も簡単となる。

上記の第５図Ａに於いては、ＣＭＯＳ型半導体集積回路
の両電源にそれぞれ接続される該集積回路の各端子と当
該電源との間に所定の電圧が印加された場合に順方向に
電流を流しうる機能を有する該制御部材例えばダイオー
ドを設けたものでああるが、本発明に於いては係る態様
に限定されるものではなく、第５図Ｂ又は第５図Ｃに示
される様に上記の制御部材例えばダイオードをＶＣＣと
インバータトランジスタとの間のみ或いはＶＳＳとイン
バータトランジスタとの間のみに設けるものであっても
良い。

係る態様に於いては、該制御部材が設けられ内側の電源
部は基板コンタクトを採る為の配線５７．５８を設ける
事が好ましい。

本発明に係る半導体集積回路の他の適用例を第１３図に
示す。

第１３図は第２図に示されたラッチ回路を単体として使
用するのみならずマスタースレーブ型しシスタとして使
用しうるものであることを示したものである。

即ち、本発明に係る半導体集積回路はフリッピーフロッ
プ或いはメモリ内におけるレジスタの構成機能素子とし
て使用しうるものである。

〔効　果〕

本発明に係る半導体集積回路をラッチ回路のフィードバ
ック用インバータとして使用すれば、従来技術に於ける
インバータをフィードバック用として使用した場合に比
べてその機能は従来のものと同一であるが、専有面積を
小さくしうると共にその製造も容易となる。

更には、逆向きのダイオードが電極端子側に存在する為
、インバータの出力が低下した時には該ダイオードが逆
方向に導通するようになり、それによって電流が流れイ
ンバータの出力を元の状態に回復させ誤動作を防止しう
る。

又本発明に於いては同じトランジスタのサイズで誤動作
をおこす確率を少なくすることが出来、設計上の余裕が
出てくる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路の回路構成を示す
図である。 第２図は本発明に係る半導体集積回路をラッチ回路のフ
ィードバック用インバータに適用した例を示す図である
。 第３図は第２図に於けるラッチ回路に使用されるドライ
ブ用インバータの構成を示す回路図である。 第４図は第２図に示すラッチ回路のレイアウトを示す図
である。 第５図Ａ−Ｃは第１図示す本発明に係る半導体集積回路
の具体例に於ける断面構造の例を示す図である。 第６図は従来のラッチ回路の一構成例を示す図である。 第７図は従来のラッチ回路に使用されているドライブ用
インバータの回路構成を示す図である。 第８図は従来のラッチ回路に使用されているフィードバ
ック用インバータの回路構成を示す図である。 第９図は従来のラッチ回路の他の構成例を示す図である
。 第１０図は第９図に示すラッチ回路に使用されているド
ライブ用インバータの回路構成を示す図である。 第１１図は第９図に示すラッチ回路に使用されているフ
ィードバック用インバータの回路構成を示す図である。 第１２図は第９図に示す従来のラッチ回路のレイアウト
を示す図である。 第１３図は本発明に係る半導体集積回路をレジスタに適
用した例を示す図である。 第 図 ○ＵＴ Ｎ 本発明に偏る半導体集積回路の構戒倒を示す９第５Ｂ図 Ｃに 第 図 第 図 従来のラッチ回路の他の例を示す９ 第９図 第１０図 第１１図

Claims (1)

1. 【特許請求の範囲】 １、第１の電源と第１の電源とは異なる第２の電源との
   間に設けられるＣＭＯＳ型半導体集積回路であって、両
   電源の少なくとも一方の電源に接続される該集積回路の
   端子と当該電源との間に所定の電圧が印加された場合に
   順方向に電流を流しうる機能を有する制御部材を設けた
   事を特徴とする半導体集積回路。 ２、第１の電源と第１の電源とは異なる第２の電源との
   間に設けられるＣＭＯＳ型半導体集積回路であって、両
   電源にそれぞれ接続される該集積回路の各端子と当該電
   源との間に所定の電圧が印加された場合に順方向に電流
   を流しうる機能を有する制御部材を設けている事を特徴
   とする半導体集積回路。 ３、該制御部材は所定の逆方向ブレークダウン電圧を有
   するダイオードを当該電源に対して逆向きに設けたもの
   である事を特徴とする請求項１又は２記載の半導体集積
   回路。 ４、第１の電気的性質を有する第１の不純物を含む２つ
   の拡散層を第１の電気的性質を有する第１の不純物とは
   異なる第２の不純物を含む基板上に形成することにより
   構成された第１のＭＯＳトランジスタと第１の不純物を
   含む基板上に形成された第２の不純物を含む２つの拡散
   層から構成された第２のＭＯＳトランジスタとからなる
   ＣＭＯＳ型半導体集積回路であって、それぞれのＭＯＳ
   トランジスタにおける前記第１と第２のいずれかの電源
   と接続される側の前記拡散層の端部に該拡散層に含まれ
   る不純物とは異なる電気的性質を有する不純物を含む拡
   散層をそれぞれ形成し、該各拡散層に前記各電源の何れ
   かを接続した事を特徴とする半導体集積回路。