JPH042011B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、NMOS（Ｎ−Channel MOS）を使
つてｎ値のインバータ論理回路やNAND回路、
NOR回路、安定回路、デルタリテラル回路、ス
ーナリ関数回路等を構成する多値論理回路に関す
るものである。

〔従来の技術〕

LSIにおいては、回路技術や半導体製造技術等
の発達により集積密度がますます高くなつてきて
いる。この高集積化が進みLSI内部の素子数が増
加するのに伴い、チツプ内の配線は複雑になり、
配線の占める面積も増加する。因みに現在のLSI
における配線部分の面積は、70％にも及ぶといわ
れているが、今後LSIの高集積化によりさらにそ
の比率は高まることが予想される。そのため、こ
の問題の解決策として多値論理回路の研究が近年
盛んになつてきている。

現在の論理回路の主流となつている２値論理に
対して、多値論理では３つ以上の論理値を用い
る。例えば、Ｒ値論理では、“０”、“１”、……、
“Ｒ−１”という論理値が存在する。多値論理回
路は、２値論理回路と比較して、信号線１本当
たりの情報量が多くなるため、配線の本数を経ら
すことができ、また、チツプ内の素子の集積密
度を高くすることができる、という２つの大きな
利点がある。このような大きな利点を有する多値
論理の実現のために、従来よりCCD（Charged
Couple Device）、CMOS（Complementary
MOS Device）、ECL（Emitter Couple Logic）、
I²L（Integrated Injection Logic）等の種々のデ
バイスの応用が考えられている。

〔発明が解決しようとする問題点〕 従来の多値論理回路では、素子の数が多くな
り、パターン構造が複雑になるため、パターンと
回路構成との対応をとることが難しくまた、、消
費電力が大きくなる等の問題があつた。さらに論
理値を示す準位が正確に伝播されないということ
もあり信頼性にも問題があつた。本発明は、上記
の考察に基づくものであつて、素子数を少なく
し、パターン構造の簡素化された多値論理回路を
提供することを目的とするものである。

〔問題点を解決するための手段〕

そのために本発明の多値論理回路は、１種類の
テイプレツシヨン画MOSトランジスタとしきい
値の異なる複数種類のエンハンスメント型MOS
トランジスタとを組み合わせた回路を基本として
インバータ論理回路やNAND回路、NOR回路、
安定回路、デルタリテラル回路、ユーナリ関数回
路等を構成することを特徴とするものである。テ
イプレツシヨン型MOSトランジスタは、ドレイ
ン電極に電源が接続され、ゲート電極とソース電
極とがしきい値の異なる複数種類のエンハンスメ
ント型MOSトランジスタと出力端子に共通に接
続される。エンハンスメント型MOSトランジス
タは、ゲート電極が入力端子に接続されて入力信
号の論理値を判別しスイツチングするための素子
と、ドレイン電極がゲート電極に接続されると共
に出力端子側に接続され、ソース電極がアース電
位側に接続されて所望の論理値に対応する出力電
圧を得るための素子とを備えるものである。そし
てエンハンスメント型MOSトランジスタは、各
論理値レベルの中間のしきい値をもつ。例えば４
値論理において、論理値「０」、「１」、「２」、
「３」に対応する電圧が各々０、１、２、３〔Ｖ〕
とすると、ほぼその中間の0.5、1.5、2.5〔Ｖ〕の
しきい値をもつ。

〔作用〕

入力信号の論理値を判別しスイツチングするた
めのエンハンスメント型MOSトランジスタでは、
例えば論理値「２」の電圧がゲート電極に印加さ
れると、しきい値が0.5〔Ｖ〕と1.5〔Ｖ〕の素子は
導通し、しきい値が2.5〔Ｖ〕の素子は非導通のま
まとなる。また所望の論理値に対応する出力電圧
を得るためのエンハンスメント型MOSトランジ
スタでは、例えばしきい値が1.5〔Ｖ〕の場合、電
源側に接続されたテイプレツシヨン型MOSトラ
ンジスタとの直列回路において、第２図を参照し
て後に説明する如く、テイプレツシヨン型MOS
トランジスタとエンハンスメント型MOSトラン
ジスタにより電源電圧を分圧し、しきい値1.5
〔Ｖ〕より高めのほぼ２〔Ｖ〕付近の出力電圧で安
定状態に至り、論理値「２」を出力する。しか
し、しきい値の異なるエンハンスメント型MOS
トランジスタが複数個並列接続された場合には、
優先順位をもち、最も低いしきい値のエンハンス
メント型MOSトランジスタによつて出力電圧が
決定される。即ち、論理値「１」が出力電圧にな
る。このとき、高いしきい値のエンハンスメント
型MOSトランジスタは、しきい値以下の電圧に
なるため非導通となる。即ち、テイプレツシヨン
型MOSトランジスタにしきい値の異なるエンハ
ンスメント型MOSトランジスタが複数個並列接
続された場合には、優先順位をもつ。

〔発明の実施例〕

以下、本発明の実施例を図面を参照しつつ説明
する。

第１図はインバータ論理回路についての本発明
の１実施例構成を示す図、第２図は第１図図示の
インバータ論理回路の動作を説明する図、第３図
はNAND回路についての本発明の１実施例構成
を示す図、第４図はNOR回路についての本発明
の１実施例構成を示す図、第５図は安定回路につ
いての本発明の１実施例構成を示す図、第６図は
デルタ・リテラル回路およびユーナリ関数回路に
ついての本発明の１実施例構成を示す図である。
図において、Q₁₁ないしQ₂₂はデイプレツシヨン
型MOSトランジスタ、Q₃₁ないしQ₇₉はエンハン
スメント型MOSトランジスタ、S₁ないしS₃はス
イツチ、１ないし４は出力用回路の挿入部分をそ
れぞれ示している。

第１図において、デイプレツシヨン型MOSト
ランジスタQ₁₁のドレイン電極には電源V_DDが供
給され、デイプレツシヨン型MOSトランジスタ
Q₁₁のゲート電極とソース電極とが力端子Ｕ（ｘ）
に接続されると共にエンハンスメント型MOSト
ランジスタQ₃₁，Q₃₂の各ドレイン電極、ゲート
電極及びエンハンスメント型MOSトランジスタ
Q₃₅のドレイン電極に接続される。また、エンハ
ンスメント型MOSトランジスタQ₃₁，Q₃₂の各ソ
ース電極は、エンハンスメント型MOSトランジ
スタQ₃₃，Q₃₄の各ドレイン電極に接続される。
そしてエンハンスメント型MOSトランジスタQ₃₃
ないしQ₃₅は、各ソース電極がアース電位に接続
され、各ゲート電極が入力端子ｘに接続される。
これらの接続により、論理値「０」、「１」、「２」、
「３」の信号が入力端子ｘに印加されると、これ
に対して各々論理値「３」、「２」、「１」、「０」の
信号が出力端子Ｕ（ｘ）に得られる。即ち、４の
インバータ論理回路を構成している。

次に動作を説明する。上述の如き４値のインバ
ータ論理回路として動作するためには、エンハン
スメント型MOSトランジスタQ₃₂とQ₃₃には第１
のしきい値により動作する素子、エンハンスメン
ト型MOSトランジスタQ₃₁とQ₃₄には第２のしき
い値により動作する素子、エンハンスメント型
MOSトランジスタQ₃₅には第３のしきい値により
動作する素子が用いられる。ここで、第１のしき
い値は論理値「０」と「１」との中間のレベルで
あり、第２のしきい値は論理値「１」と「２」と
の中間のレベルであり、第３のしきい値は論理値
「２」と「３」との中間のレベルである。従つて
エンハンスメント型MOSトランジスタQ₃₃ないし
Q₃₅は、それぞれ論理値「１」、「２」、「３」の入
力に応答してスイツチングするものであり、これ
をスイツチS₁ないしＳで置き換えて第２図ａの如
く現すことができる。エンハンスメント型MOS
トランジスタQ₃₁，Q₃₂は所望の出力電圧を得る
ためのものであり、デイプレツシヨン型MOSト
ランジスタQ₁₁とエンハンスメント型MOSトラン
ジスタQ₃₁，Q₃₂の動作遷移を示したのが第２図
ｂである。第２図ｂ図示の如く、電源V_DDの電圧
を３〔Ｖ〕、論理値「２」のレベルを２〔Ｖ〕、論理
値「１」のレベルを１〔Ｖ〕、第３ないし第１のし
きい値を各々2.5、1.0、0.5〔Ｖ〕とすると、スイ
ツチS₁ないしS₃の全てがオフの状態ではＡ点の３
〔Ｖ〕、スイツチS₁のみがオンになつた状態ではＢ
点の２〔Ｖ〕、スイツチS₁とS₂がオンになつた状態
ではＣ点の１〔Ｖ〕、スイツチS₁ないしS₃の全てが
オンになつた状態ではＤ点の０〔Ｖ〕付近が安定
点となり、それぞれの電圧レベルが出力端子Ｕ
（ｘ）に得られる。なお、第３ないし第１のしい
き値は、必ずしも2.5、1.0、0.5〔Ｖ〕である必要
はなく、３〜２、２〜１、１〜０〔Ｖ〕の間で選
択される。

そこで、入力端子ｘが論理値「０」の場合には
エンハンスメント型MOSトランジスタQ₃₃ないし
Q₃₅の全てが非導通であるから、出力端子Ｕ（ｘ）
には、電源V_DDの電圧がそのまま、即ち論理値
「３」の出力が得られる。次に入力端子ｘが論理
値「１」になると、第１のしきい値で動作するエ
ンハンスメント型MOSトランジスタQ₃₃が導通す
る。この場合には、第２図ａにおいてスイツチS₁
のみがオンになつた状態となる。この状態では、
デイプレツシヨン型MOSトランジスタQ₁₁から第
２のしきい値で動作するエンハンスメント型
MOSトランジスタQ₃₁を通して電源V_DDの電流が
流れるため、出力端子Ｕ（ｘ）には論理値「２」
の出力が得られる。さらに入力端子ｘが論理値
「２」になると、第２のしきい値で動作するエン
ハンスメント型MOSトランジスタQ₃₄も導通す
る。この場合には、第２図ａにおいてスイツチS₁
とS₂がオンになつた状態となる。この状態では、
デイプレツシヨン型MOSトランジスタQ₁₁から第
２のしきい値より小さい第１のしきい値で動作す
るエンハンスメント型MOSトランジスタQ₃₂を通
して電源V_DDの電流が流れるため、出力端子Ｕ
（ｘ）には論理値「１」の出力が得られる。そし
て入力端子ｘが論理値「３」になると、第３のし
きい値で動作するエンハンスメント型MOSトラ
ンジスタQ₃₅も導通する。この場合には、第２図
ａにおいてスイツチS₁ないしS₃の全てがオンにな
つた状態となる。この状態では、出力端子Ｕ（ｘ）
とアース電位とがスイツチS₃により短絡されるた
め、論理値「０」の出力が得られる。上述の如き
入力と出力との対応を示した真理値表が第２図ｃ
である。

上述のインバータ論理回路の構成を基本にした
NAND回路の例を示したのが第３図である。第
３図において、エンハンスメント型MOSトラン
ジスタQ₃₈とQ₄₁との直列回路が第２図ａ図示ス
イツチS₁に対応し、エンハンスメント型MOSト
ランジスタQ₃₉とQ₄₂との直列回路が第２図ａ図
示スイツチS₂に対応し、エンハンスメント型
MOSトランジスタQ₄₀とQ₄₃との直列回路が第２
図ａ図示スイツチS₃に対応している。第３図ａ図
示の回路構成から明らかなように、導通する直列
回路は入力端子ｘとｙのうち低い方のレベルによ
り決定される。例えば、入力端子ｘが論理値
「３」、入力端子ｙが論理値「１」である場合に
は、入力端子ｘによつて制御されるエンハンスメ
ント型MOSトランジスタQ₃₈ないしQ₄₀は論理値
「３」であるため全て導通するが、入力端子ｙに
よつて制御されるエンハンスメント型MOSトラ
ンジスタQ₄₁ないしQ₄₃は論理値「１」であるた
めエンハンスメント型MOSトランジスタQ₄₁が導
通するだけとなる。従つてこの場合には、第２図
ａ図示スイツチS₁のみがオンになつたことと同様
になり、出力端子Ｕ（ｘ）には論理値「２」の出
力が得られる。入力端子ｘとｙの論理値と出力端
子Ｕ（ｘ）から得られる論理値との対応を示した
のが第３図ｂである。

同様に上述のインバータ論理回路の構成を基本
にしたNOR回路の例を示したのが第４図である。
第４図において、エンハンスメント型MOSトラ
ンジスタQ₄₆とQ₄₇との並列回路が第２図ａ図示
スイツチS₁に対応し、エンハンスメント型MOS
トランジスタQ₄₈とのQ₄₉と並列回路が第２図ａ
図示スイツチS₂に対応し、エンハンスメント型
MOSトランジスタQ₅₀とQ₅₁と並列回路が第２図
ａ図示スイツチS₃に対応している。第４図ａ図示
の回路構成から明らかなように、導通する並列回
路は入力端子ｘとｙのうち高い方のレベルにより
決定される。例えば、入力端子ｘが論理値「０」、
入力端子ｙが論理値「２」である場合には、入力
端子ｘによつて制御されるエンハンスメント型
MOSトランジスタQ₄₆とQ₄₈とQ₅₀は論理値「０」
であるため全て非導通のままであるが、入力端子
ｙによつて制御されるエンハンスメント型MOS
トランジスタQ₄₇とQ₄₉とQ₅₁は論理値「２」であ
るためエンハンスメント型MOSトランジスタQ₄₇
とQ₄₉が導通する。従つてこの場合には、第２図
ａ図示スイツチS₁とS₂とがオンになつたことと同
様になり、出力端子Ｕ（ｘ）には論理値「１」の
出力が得られる。入力端子ｘとｙの論理値と出力
端子Ｕ（ｘ）から得られる論理値との対応を示し
たのが第４図ｂである。

上記NOR回路を２回路使つた４値安定回路の
例を示したのが第５図である。第５図において、
図示中央より左右に分けたそれぞれの回路は、第
４図図示の回路と同じものである。そして、第４
図図示の回路における入力端子ｙをこの安定回路
のセツト端子（Ｓ）及びリセツト端子（Ｒ）と
し、入力端子ｘをそれぞれ相手側の出力端子に交
互に接続する構成としている。従つて、例えば今
第５図においてセツト端子Ｓを論理値「２」にし
た場合に、図示左側の回路では、エンハンスメン
ト型MOSトランジスタQ₅₉とQ₆₁が導通するため、
エンハンスメント型MOSトランジスタQ₅₂のしき
い値により出力は論理値「１」に制御され、この
出力値が図示右側の回路の入力として供給され
る。他方、図示右側の回路では、論理値「１」の
入力によりエンハンスメント型MOSトランジス
タQ₆₃が導通し、エンハンスメント型MOSトラン
ジスタQ₅₄のしきい値により出力が論理値「２」
に制御され図示左側の回路に入力として戻され
る。このようにして出力端子Ｑ及びは各々論理
値「２」及び「１」にした状態に保持される。端
子Ｓ、Ｒの論理値に対応して出力さる論理値を示
したのが第５図ｂである。なお、上述の説明から
明らかなように、このような安定回路は勿論第３
図図示のNAND回路を使つても同様に実現可能
である。

さらに、上記の多値論理回路を利用することに
よつてデルタリテラル回路やユーナリ関数回路を
構成することができる。

デルタリテラル回路は、多値の入力とその多値
に対応してそれぞれの論理出力を有するものであ
る。例えば４値（０、１、２、３）の入力ｘに対
して４つの出力Ｕ（x₀）、Ｕ（x₁）、Ｕ（x₂）、Ｕ（x₃
）
をもち、 入力ｘが「０」のときＵ（x₀）のみを「３」、 入力ｘが「１」のときＵ（x₁）のみを「３」、 入力ｘが「２」のときＵ（x₂）のみを「３」、 入力ｘが「３」のときＵ（x₃）のみを「３」とす
るものである。

また、ユーナリ関数回路は、多値の入力と多値
の出力をもち、回路の論理に合わせて多値の入力
にそれぞれ多値の出力を対応させるものである。
したがつて、例えば４値（０、１、２、３）入力
に対して出力Ｕ（ｘ）は「０」、「１」、「２」、「３
」
のいずれを選ぶこともできる。

第６図はデルタリテラル回路の例を破線枠内に
示し、さらにこのデルタリテラル回路にデイプレ
ツシヨン型MOSトランジスタQ₁₆とエンハンスメ
ント型MOSトランジスタQ₆₈ないしQ₇₁と出力回
路１〜４とを付加してユーナリ関数回路を構成し
た例を示したものである。以下第６図に示すデル
タリテラル回路及びユーナリ関数回路を説明す
る。

デルタリテラル回路は、第６図の破線枠内に示
すように第１図に示すインバータ論理路と第４図
に示すNOR回路の基本となる回路構成を利用し
ている。すなわち、この回路は、入力電圧が各々
０〜１、１〜２、２〜３、３〜４のときは出力電
圧が論理「ｎ」（電源電圧V_DD）の値になり、上
記以外のときは出力電圧が論理「０」の値になる
第０ないし第３の４個の出力端子をもつ４値デル
タリテラル回路を備えた多値論理回路であつて、
各ゲート電極が入力端子ｘに共通に接続され各
ドレイン電極が第０ないし第２の出力端子に接続
され各ソース電極がアース電位に接続され０〜
１、１〜２、２〜３の範囲内のしきい値電圧をも
つ３個の第１のエンハンスメント型MOSトラン
ジスタ群Q₇₂，Q₇₄，Q₇₇、１〜２、２〜３の範
囲内のしきい値電圧をもつ２個の上記第１のエン
ハンスメント型MOSトランジスタ群Q₇₄，Q₇₇の
各ドレイン電極と各ソース電極とに並列接続され
た２個の第２のエンハンスメント型MOSトラン
ジスタ群Q₇₃，Q₇₆、ドレイン電極が第３の出
力端子に接続されソース電極がアース電位に接続
された第３のエンハンスメント型MOSトランジ
スタQ₇₉、及び各ゲート電極が上記入力端子ｘ
に共通に接続され各ソース電極がアース電位に接
続され１〜２、２〜３の範囲内のしきい値電圧を
もつ２個の第４のエンハンスメント型MOSトラ
ンジスタ群Q₇₅，Q₇₈を備えると共に、上記第４
のエンハンスメント型MOSトランジスタ群のう
ち各々V_i-2〜V_i-1の範囲内のしきい値電圧をもつ
素子（Q₇₅）のドレイン電極とソース電極を、
V_i-2〜V_iの範囲内のしきい値電圧をもつ第１のエ
ンハンスメント型MOSトランジスタ群Q₇₇のドレ
イン電極とソース電極とに並列接続された第２の
エンハンスメント型MOSトランジスタ群Q₇₆のゲ
ート電極とソース電極に接続し、上記第４のエン
ハンスメント型MOSトランジスタ群のうち２〜
３の範囲内のしきい値電圧をもつ素子Q₇₈のドレ
イン電極とソース電極を、第３のエンハンスメン
ト型MOSトランジスタQ₇₉のゲート電極とソース
電極に接続し、上記第１のエンハンスメント型
MOSトランジスタ群のうち０〜１の範囲内のし
きい値をもつ素子Q₇₂のドレイン電極とソース電
極を、１〜２の範囲内のしきい値電圧をもつ第１
のエンハンスメント型MOSトランジスタ群の素
子Q₇₄ドレイン電極とソース電極とに並列接続さ
れた第２のエンハンスメント型MOSトランジス
タ群の素子Q₇₃のゲート電極とソース電極に接続
し、上記第１のエンハンスメント型MOSトラン
ジスタ群Q₇₂，Q₇₄、Q₇₇と上記第３のエンハンス
メント型MOSトランジスタL₇₉と上記第４のエン
ハンスメント型MOSトランジスタ群Q₇₅，Q₇₈の
各ドレイン電極にデイプレツシヨン型MOSトラ
ンジスタQ₁₇ないしQ₂₂を介して電源を接続する。

上記の接続構成によつて、デルタリテラル回路
では、入力端子ｘが論理値「０」ないし「３」の
いずれであるかに応じてエンハンスメント型
MOSトランジスタQ₆₈ないしQ₇₁のうちの１個を
選択的に導通させる。即ち、入力端子ｘが論理値
「０」である場合には、エンハンスメント型MOS
トランジスタQ₇₂，Q₇₄，Q₇₅，Q₇₇，Q₇₈はいずれ
も導通せず、エンハンスメント型MOSトランジ
スタQ₇₃とQ₇₆とQ₇₉が導通する。従つて、エンハ
ンスメント型MOSトランジスタQ₆₉とQ₇₀導通し
ないが、エンハンスメント型MOSトランジスタ
Q₆₈が導通する。次に入力端子ｘが論理値「１」
になると、エンハンスメント型MOSトランジス
タQ₇₂が導通してエンハンスメント型MOSトラン
ジスタQ₇₃が非導通となるため、今度はエンハン
スメント型MOSトランジスタQ₆₉が導通しエンハ
ンスメント型MOSトランジスタQ₆₈が非導通とな
る。以下順次入力端子ｘの論理値が高くなり、エ
ンハンスメント型MOSトランジスタQ₇とQ₇₅が
導通し、さらにエンハンスメント型MOSトラン
ジスタQ₇₇とQ₇₈が導通すると、エンハンスメン
ト型MOSトランジスタQ₇₀からQ₇₁へと導通素子
が変わる。なお５値以上の回路では、図示のデイ
プレツシヨン型MOSトランジスタQ₁₉，Q₂₀、及
びエンハンスメント型MOSトランジスタQ₇₅ない
しQ₇₇よりなる回路と同様の構成が追加される。

そこで、エンハンスメント型MOSトランジス
タQ₆₈ないしQ₇₁のドレイン電極に出力回路１な
いし４として所望の出力電位に対応する回路を接
続することによつて、ユーナリ関数を実現するこ
とができる。即ち、第６図ｂ図示の如く、論理値
「０」の出力電位を得る場合には短絡回路とし、
論理値「１」の出力電位を得る場合にはドレイン
電極とゲート電極とを共通接続した０〜１〔Ｖ〕
の間のしきい値をもつエンハンスメント型MOS
トランジスタ回路とし、論理値「２」の出力電位
を得る場合にはドレイン電極とゲート電極とを共
通接続した１〜２〔Ｖ〕の間のしきい値をもつエ
ンハンスメント型MOSトランジスタ回路とし、
論理値「３」の出力電位を得る場合には解放とす
る。なお、この場合には、これに関連した全ての
回路（デルタリテラル含む）は不要となる。この
ように構成することにより、入力端子ｘの論理値
「０」ないし「３」に対して、出力端子の論理値
を「０」ないし「３」の間で4⁴通りの組み合わせ
で任意に設定することができる。従つて出力回路
１ないし４に、例えば論理値「３」、「２」、「１」、
「０」の出力電圧を得る回路を用いれば、４値の
インバータ論理回路ができる。しかし、インバー
タ論理回路についてみれば、本発明では、ユーナ
リ関数回路を使うよりも第１図図示構成により簡
単にすることができる。

なお、以上の説明では、４値論理回路の例を示
したが、勿論これらは全て４値に限らず任意の数
の多値論理回路にも適用できることは云うまでも
ない。

〔発明の効果〕

以上の説明から明らかなように、本発明によれ
ば、電源側にデイプレツシヨン型MOSトランジ
スタを接続し、これと多値論理の所望のレベルに
合わせたしきい値をもつてスイツチングするエン
ハンスメント型MOSトランジスタ及び所望のレ
ベルの論理値を出力するエンハンスメント型
MOSトランジスタを組み合わせて構成すること
によつて優先順位をつけ、出力電位を優先順位に
従つて任意に取り出せるようにするため、簡単な
接続構成により、しかも少ない数のトランジスタ
により多値論理回路を構成することができる。従
つて高密度にでき、高速の多値論理回路を構成す
ることができると共に、多値論理回路における消
費電力を少なくし、パターン構造を簡素化するこ
とができ、パターンと回路図との対応が取り易く
なる。また、デイプレツシヨン型MOSトランジ
スタ及びエンハンスメント型MOSトランジスタ
を使うことにより準位（ｎ値の各電圧）を正確に
伝播することが可能になり、多値論理回路におけ
る信頼性の向上を図ることができると共に、製造
技術としても２値（０、１）論理のLSIと同じで
あるため、２値論理回路との共存、２値論理回路
と同様の考えによる論理回路の展開、発展が可能
であり、広範囲なｎ値論理の回路を組むことがで
きる。さらに本発明により、多値論理回路の体系
化を発展させたので、多値論理回路のシステムを
実現させることができる。

【図面の簡単な説明】

第１図はインバータ論理回路についての本発明
の１実施例構成を示す図、第２図は第１図図示の
インバータ論理回路の動作を説明する図、第３図
はNAND回路についての本発明の１実施例構成
を示す図、第４図はNOR回路についての本発明
の１実施例構成を示す図、第５図は安定回路につ
いての本発明の１実施例構成を示す図、第６図は
デルタ・リテラル回路およびユーナリ関数回路に
ついての本発明の１実施例構成を示す図である。 Q₁₁ないしQ₂₂……デイプレツシヨン型MOSト
ランジスタ、Q₃₁ないしQ₇₉……エンハンスメン
ト型MOSトランジスタ、S₁ないしS₃……スイツ
チ、１ないし４……出力用回路の挿入部分。

Claims (1)

1. 【特許請求の範囲】 １ ドレイン電極が電源に接続されたデイプレツ
   シヨン型MOSトランジスタ、各々所望の出力電
   圧に対応した固有のしきい値電圧をもち上記デイ
   プレツシヨン型MOSトランジスタのゲート電極
   とソース電極及び出力端子に各ドレイン電極と各
   ゲート電極とが共通に接続された（ｎ−２）個の
   第１のエンハンスメント型MOSトランジスタ群、
   及び各ゲート電極が入力端子に共通に接続され各
   ソース電極がアース電位に接続されたV₁、V₂、
   ……、V_o-1（｜V₁｜＜｜V₂｜＜……＜｜V_o-1｜）
   のしきい値電圧をもつ（ｎ−１）個の第２のエン
   ハンスメント型MOSトランジスタ群により構成
   され、上記第２のエンハンスメント型MOSトラ
   ンジスタ群のうち、V₁、V₂、……、V_o-2のしき
   い値電圧をもつ各エンハンスメント型MOSトラ
   ンジスタの各ドレイン電極は上記第１のエンハン
   スメント型MOSトランジスタ群の各ソース電極
   に接続し、V_o-1のしきい値電圧をもつエンハン
   スメント型MOSトランジスタのドレイン電極は
   上記第１のエンハンスメント型MOSトランジス
   タ群の各ドレイン電極と各ゲート電極との共通接
   続点に接続してｎ値インバータ論理回路を構成し
   たことを特徴とする多値論理回路。 ２ ドレイン電極が電源に接続されたデイプレツ
   シヨン型MOSトランジスタ、各々所望の出力電
   圧に対応した固有のしきい値電圧をもち上記デイ
   プレツシヨン型MOSトランジスタのゲート電極
   とソース電極及び出力端子に各ドレイン電極と各
   ゲート電極とが共通に接続された（ｎ−２）個の
   第１のエンハンスメント型MOSトランジスタ群、
   及び各ゲート電極が入力端子に共通に接続された
   V₁、V₂、……、V_o-1（｜V₁｜＜｜V₂｜＜……＜
   ｜V_o-1｜）のしきい値電圧をもつ（ｎ−１）個
   のエンハンスメント型MOSトランジスタ群ｍ組
   を直列接続した第２のエンハンスメント型MOS
   トランジスタ群により構成され、上記第２のエン
   ハンスメント型MOSトランジスタ群のうち、
   V₁、V₂、……、V_o-2のしきい値電圧をもつ各エ
   ンハンスメント型MOSトランジスタの直列回路
   の各ドレイン電極側は上記第１のエンハンスメン
   ト型MOSトランジスタ群の各ソース電極に接続
   し、V_o-1のしきい値電圧をもつエンハンスメン
   ト型MOSトランジスタの直列回路のドレイン電
   極側は上記第１のエンハンスメント型MOSトラ
   ンジスタ群の各ドレイン電極と各ゲート電極との
   共通接続点に接続し、各ソース電位側はアース電
   極に接続してｍ入力ｎ値NAND回路を構成した
   ことを特徴とする多値論理回路。 ３ ドレイン電極が電源に接続されたデイプレツ
   シヨン型MOSトランジスタ、各々所望の出力電
   圧に対応した固有のしきい値電圧をもち上記デイ
   プレツシヨン型MOSトランジスタのゲート電極
   とソース電極及び出力端子に各ドレイン電極と各
   ゲート電極とが共通に接続された（ｎ−２）個の
   第１のエンハンスメント型MOSトランジスタ群、
   及び各ゲート電極が入力端子に共通に接続された
   V₁、V₂、……、V_o-1（｜V₁｜＜｜V₂｜＜……＜
   ｜V_o-1｜）のしきい値電圧をもつ（ｎ−１）個
   のエンハンスメント型MOSトランジスタ群ｍ組
   を直列接続した第２のエンハンスメント型MOS
   トランジスタ群により構成され、上記第２のエン
   ハンスメント型MOSトランジスタ群のうち、
   V₁、V₂、V_o-2のしきい値電圧をもつ各エンハン
   スメント型MOSトランジスタの並列接続回路の
   各ドレイン電極側は上記第１のエンハンスメント
   型MOSトランジスタ群の各ソース電極に接続し、
   V_o-1のしきい値電圧をもつエンハンスメント型
   MOSトランジスタの並列接続回路のドレイン電
   極側は上記第１のエンハンスメント型MOSトラ
   ンジスタ群の各ドレイン電極と各ゲート電極との
   共通接続点に接続し、各ソース電極側はアース電
   極に接続してｍ入力ｎ値NOR回路を構成したこ
   とを特徴とする多値論理回路。 ４ ドレイン電極が電源に接続されたデイプレツ
   シヨン型MOSトランジスタ、各々所望の出力電
   圧に対応した固有のしきい値電圧をもち上記デイ
   プレツシヨン型MOSトランジスタのゲート電極
   とソース電極及び出力端子に各ドレイン電極と各
   ゲート電極とが共通に接続された（ｎ−２）個の
   第１のエンハンスメント型MOSトランジスタ群、
   及び各ゲート電極が入力端子に共通に接続された
   V₁、V₂、……、V_o-1（｜V₁｜＜｜V₂｜＜……＜
   ｜V_o-1｜）のしきい値電圧をもつ（ｎ−１）個
   のエンハンスメント型MOSトランジスタ群ｍ組
   を直列又は並列接続した第２のエンハンスメント
   型MOSトランジスタ群により構成され、上記第
   ２のエンハンスメント型MOSトランジスタ群の
   うち、V₁、V₂、……、V_o-2のしきい値電圧をも
   つ各エンハンスメント型MOSトランジスタの直
   列又は並列接続回路の各ドレイン電極側は上記第
   １のエンハンスメント型MOSトランジスタ群の
   各ソース電極に接続し、V_o-1のしきい値電圧を
   もつエンハンスメント型MOSトランジスタの直
   列又は並列接続回路のドレイン電極側は上記第１
   のエンハンスメント型MOSトランジスタ群の各
   ドレイン電極と各ゲート電極との共通接続点に接
   続し、各ソース電極側はアース電位に接続した回
   路を２回路備えると共に、該２回路の各１個の入
   力と出力とを交互に接続しさらに残りの各１個の
   入力端子をセツト（Ｓ）、リセツト（Ｒ）端子し
   てｎ値安定回路を構成したことを特徴とする多値
   論理回路。