JPH04204067A - 可変形フイルタ付ロジックテスタ - Google Patents
可変形フイルタ付ロジックテスタInfo
- Publication number
- JPH04204067A JPH04204067A JP2329433A JP32943390A JPH04204067A JP H04204067 A JPH04204067 A JP H04204067A JP 2329433 A JP2329433 A JP 2329433A JP 32943390 A JP32943390 A JP 32943390A JP H04204067 A JPH04204067 A JP H04204067A
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- JP
- Japan
- Prior art keywords
- signal
- digital signal
- noise
- state
- rising
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ディジタル信号中に混入されている所定パル
ス幅以下のノイズ、あるいは髭状パルスを検出・表示す
るための可変形フィルタ付ロジ・ツクテスタに関するも
のである。
ス幅以下のノイズ、あるいは髭状パルスを検出・表示す
るための可変形フィルタ付ロジ・ツクテスタに関するも
のである。
［従来の技術］
これまでにあっては、一般にディジタル回路の動作を調
整・確認する際に使用されるロジックテスタによるロジ
ック試験においては、試験対象としてのディジタル信号
のその信号状態が“Ｈ”状態、“Ｌ”状態の何れにある
かや、パルス信号の存否が検出されるようになっている
。
整・確認する際に使用されるロジックテスタによるロジ
ック試験においては、試験対象としてのディジタル信号
のその信号状態が“Ｈ”状態、“Ｌ”状態の何れにある
かや、パルス信号の存否が検出されるようになっている
。
なお、ディジタル回路の動作を調整・確認する際に使用
されるロジックテスタとしては、これまでに例えば特開
昭６３−１０８９４号公報に記載のものが知られている
。これによる場合、遅延時間が固定とされた遅延回路が
使用されるようになっている。
されるロジックテスタとしては、これまでに例えば特開
昭６３−１０８９４号公報に記載のものが知られている
。これによる場合、遅延時間が固定とされた遅延回路が
使用されるようになっている。
［発明が解決しようとする課題］
しかしながら、上記公報による場合には、遅延回路での
遅延時間は固定されていることから、検出対象としての
パルス信号は、そのパルス幅がその遅延時間相当以下の
ものに限定されてしまい、パルス幅がその遅延時間相当
を越えるパルス信号は検出され得なく、その適用範囲は
狭いものになっている。
遅延時間は固定されていることから、検出対象としての
パルス信号は、そのパルス幅がその遅延時間相当以下の
ものに限定されてしまい、パルス幅がその遅延時間相当
を越えるパルス信号は検出され得なく、その適用範囲は
狭いものになっている。
因みに、ディジタル回路の動作不良の原因の１つとして
は、ディジタル信号中での髭状パルスやノイズの存在が
挙げられるものとなっている。回路を設計する際に、デ
ィジタル素子名々での動作遅延が十分検討されなかった
ことに起因して、所望のパルス信号以外に予期せぬ丸状
パルス信号が発生されたり、あるいは他の原因に起因し
て、ディジタル信号中にノイズが混入されるなど、これ
らを原因とする動作不良が意外に多いというわけである
。しかもまた、そのような動作不良の原因究明には、ロ
ジックアナライザやシンクロスコープ等によるディジタ
ル信号波形の解析や観測が不可欠とされていることから
、原因究明までに多くの時間が要されているのが実情で
ある。
は、ディジタル信号中での髭状パルスやノイズの存在が
挙げられるものとなっている。回路を設計する際に、デ
ィジタル素子名々での動作遅延が十分検討されなかった
ことに起因して、所望のパルス信号以外に予期せぬ丸状
パルス信号が発生されたり、あるいは他の原因に起因し
て、ディジタル信号中にノイズが混入されるなど、これ
らを原因とする動作不良が意外に多いというわけである
。しかもまた、そのような動作不良の原因究明には、ロ
ジックアナライザやシンクロスコープ等によるディジタ
ル信号波形の解析や観測が不可欠とされていることから
、原因究明までに多くの時間が要されているのが実情で
ある。
本発明の目的は、ディジタル信号中に存在する髭状パル
スやノイズを簡易にして迅速に、しかも極小パルス幅の
髭状パルスやノイズも検出・表示可とされた可変形フィ
ルタ付ロジックテスタを供するにある。
スやノイズを簡易にして迅速に、しかも極小パルス幅の
髭状パルスやノイズも検出・表示可とされた可変形フィ
ルタ付ロジックテスタを供するにある。
［課題を解決するための手段］
上記目的は、試験対象としてのディジタル信号の立上り
時点、立下り時点各々から可変設定時間（本来での信号
の最小規定パルス幅未満）後でのディジタル信号の信号
状態を判定することによって、ディジタル信号中に混入
されている正極性、負極性のノイズ、あるいは髭状パル
スを検出する手段と、その検出結果を表示する手段とを
具備せしめることで達成される。
時点、立下り時点各々から可変設定時間（本来での信号
の最小規定パルス幅未満）後でのディジタル信号の信号
状態を判定することによって、ディジタル信号中に混入
されている正極性、負極性のノイズ、あるいは髭状パル
スを検出する手段と、その検出結果を表示する手段とを
具備せしめることで達成される。
［作用］
試験対象としてのディジタル信号の立上り時点から可変
設定時間後でのディジタル信号の信号状態が“Ｌ”状態
にある場合は、ディジタル信号の信号状態が“Ｌ”状態
にあるべき状態で、正極性のノイズ、あるいは髭状パル
スが存在すると判定し得るものであり、その際、可変設
定時間を大きく設定する程に、様々なパルス幅をもった
ノイズや髭状パルスが検出可能となるものである。
設定時間後でのディジタル信号の信号状態が“Ｌ”状態
にある場合は、ディジタル信号の信号状態が“Ｌ”状態
にあるべき状態で、正極性のノイズ、あるいは髭状パル
スが存在すると判定し得るものであり、その際、可変設
定時間を大きく設定する程に、様々なパルス幅をもった
ノイズや髭状パルスが検出可能となるものである。
以上の事情はディジタル信号の立下りについても同様で
あり、立下り時点から可変設定時間後でのディジタル信
号の信号状態か“Ｈ”状態にある場合は、ディジタル信
号の信号状態が“Ｈ”状態にあるべき状態で、負極性の
ノイズ、あるいは髭状パルスが存在すると判定し得るも
のである。
あり、立下り時点から可変設定時間後でのディジタル信
号の信号状態か“Ｈ”状態にある場合は、ディジタル信
号の信号状態が“Ｈ”状態にあるべき状態で、負極性の
ノイズ、あるいは髭状パルスが存在すると判定し得るも
のである。
［実施例］
以下、本発明を第１図から第４図により説明する。
先ず本発明によるロジックテスタについて説明すれば、
第２図はその全体の概要構成を示したものである。これ
による場合、試験対象としてのディジタル信号は入力端
子４、バッファゲート３０を介し論理レベル等検出回路
２、パルス検出回路１各々に分岐入力されることによっ
て、そのディジタル信号に対し所定の試験が行われるよ
うになっている。即ち、論理レベル等検出回路２では、
試験対象としてのディジタル信号線上での定常的なその
信号レベルのアナログ的な監視による論理レベル（中間
レベルを含む）の監視・表示や、入出力パルス信号の有
無等が検出されている一方、パルス検出回路１では髭状
パルスやノイズが検出されるようになっているものであ
る。論理レベル等検出回路２、パルス検出回路１各々か
らの検出結果は表示回路３に所定に表示されることで、
試験対象としてのディジタル信号に対し簡易にロジック
試験を行い得るものとなっている。
第２図はその全体の概要構成を示したものである。これ
による場合、試験対象としてのディジタル信号は入力端
子４、バッファゲート３０を介し論理レベル等検出回路
２、パルス検出回路１各々に分岐入力されることによっ
て、そのディジタル信号に対し所定の試験が行われるよ
うになっている。即ち、論理レベル等検出回路２では、
試験対象としてのディジタル信号線上での定常的なその
信号レベルのアナログ的な監視による論理レベル（中間
レベルを含む）の監視・表示や、入出力パルス信号の有
無等が検出されている一方、パルス検出回路１では髭状
パルスやノイズが検出されるようになっているものであ
る。論理レベル等検出回路２、パルス検出回路１各々か
らの検出結果は表示回路３に所定に表示されることで、
試験対象としてのディジタル信号に対し簡易にロジック
試験を行い得るものとなっている。
さて、第１図は本発明に係るそのパルス検出回路１の１
具体的構成を、また、第３図はその構成における遅延回
路１２の１具体的構成を、更に第４図は第１図に示すパ
ルス検出回路の動作を示したものである。第４図に示す
ように、パルス検出回路ｌへの入力信号ａには、そのパ
ルス幅が本来での信号の最小規定パルス幅未満とされた
正極性のパルスＰ、および負極性のパルスＰ２か含まれ
ているが、このようなパルス幅をもったパルスをパルス
検出回路によって検出しようというものである。
具体的構成を、また、第３図はその構成における遅延回
路１２の１具体的構成を、更に第４図は第１図に示すパ
ルス検出回路の動作を示したものである。第４図に示す
ように、パルス検出回路ｌへの入力信号ａには、そのパ
ルス幅が本来での信号の最小規定パルス幅未満とされた
正極性のパルスＰ、および負極性のパルスＰ２か含まれ
ているが、このようなパルス幅をもったパルスをパルス
検出回路によって検出しようというものである。
ここで、第４図を参照しつつ第１図に示すパルス検出回
路での動作を説明すれば、入力信号ａは遅延回路１２で
遅延され遅延信号すとして得られるが、その際での遅延
時間Ｔは遅延時間設定スイッチ３３からの設定信号如何
によるものとなっている。第３図に示すように、入力信
号ａは相異なる遅延時間をもった複数の遅延素子２１各
々で遅延されるが、遅延素子２１の何れかからセレクタ
２２を介し遅延信号すを選択的に得るかは、遅延時間設
定スイッチ３８からの設定信号によっているものである
。
路での動作を説明すれば、入力信号ａは遅延回路１２で
遅延され遅延信号すとして得られるが、その際での遅延
時間Ｔは遅延時間設定スイッチ３３からの設定信号如何
によるものとなっている。第３図に示すように、入力信
号ａは相異なる遅延時間をもった複数の遅延素子２１各
々で遅延されるが、遅延素子２１の何れかからセレクタ
２２を介し遅延信号すを選択的に得るかは、遅延時間設
定スイッチ３８からの設定信号によっているものである
。
遅延時間設定スイッチ３３が適当に設定されるこ・とに
よって、遅延回路１２からは所望に遅延された入力信号
ａ１即ち、遅延信号すが得られるわけであるが、遅延信
号すはＤ型フリップフロップ（以下、単にＦ／Ｆと称す
）１３に対しては直接クロック入力として、また、Ｆ／
Ｆ １４に対してはインバータ３２によって反転遅延信
号ｄとされた上、クロック入力としてそれぞれ人力され
るようになっている。一方、入力信号ａはＦ／Ｆ １４
に対しては直接データ入力として、また、Ｆ／Ｆ １３
に対してはインバータ３１によって反転入力信号Ｃとさ
れた上、データ入力としてそれぞれ入力されるようにな
っている。したかって、Ｆ／Ｆ １３には遅延信号すの
立上り時点での反転入力信号Ｃの状態が、また、Ｆ／Ｆ
１４には遅延信号すの立下り時点での入力信号ａの状
態がラッチされることになるが、Ｆ／Ｆ１３，１４がセ
ットされたことを以て、既述の正極性のパルスＰ、およ
び負極性のパルスＰ♀が検出され得るものである。
よって、遅延回路１２からは所望に遅延された入力信号
ａ１即ち、遅延信号すが得られるわけであるが、遅延信
号すはＤ型フリップフロップ（以下、単にＦ／Ｆと称す
）１３に対しては直接クロック入力として、また、Ｆ／
Ｆ １４に対してはインバータ３２によって反転遅延信
号ｄとされた上、クロック入力としてそれぞれ人力され
るようになっている。一方、入力信号ａはＦ／Ｆ １４
に対しては直接データ入力として、また、Ｆ／Ｆ １３
に対してはインバータ３１によって反転入力信号Ｃとさ
れた上、データ入力としてそれぞれ入力されるようにな
っている。したかって、Ｆ／Ｆ １３には遅延信号すの
立上り時点での反転入力信号Ｃの状態が、また、Ｆ／Ｆ
１４には遅延信号すの立下り時点での入力信号ａの状
態がラッチされることになるが、Ｆ／Ｆ１３，１４がセ
ットされたことを以て、既述の正極性のパルスＰ、およ
び負極性のパルスＰ♀が検出され得るものである。
即ち、先ずＦ／Ｆ １３について説明すれば、遅延信号
すの立上り時点で入力信号ａの状態が“Ｌ”状態、した
がって、反転入力信号としては“Ｈ”状態であれば、そ
の立上りは正極性のノイズや髭状パルスによるものとさ
れ、その立上り時点でＦ／Ｆ１３はセット状態におかれ
ることから、そのＱ出力としての判定信号ｅとして“Ｈ
”状態が得られるものである。次にＦ／Ｆ １４につい
て説明すれば、遅延信号すの立下り時点で入力信号ａの
状態か“Ｈ”状態であれば、その立下りは負極性のノイ
ズや髭状パルスによるものとされ、その立下り時点でＦ
／Ｆ １３はセット状態におかれることから、そのＱ出
力としての判定信号ｆとしては“Ｈ”状態が得られるも
のである。判定信号ｅ。
すの立上り時点で入力信号ａの状態が“Ｌ”状態、した
がって、反転入力信号としては“Ｈ”状態であれば、そ
の立上りは正極性のノイズや髭状パルスによるものとさ
れ、その立上り時点でＦ／Ｆ１３はセット状態におかれ
ることから、そのＱ出力としての判定信号ｅとして“Ｈ
”状態が得られるものである。次にＦ／Ｆ １４につい
て説明すれば、遅延信号すの立下り時点で入力信号ａの
状態か“Ｈ”状態であれば、その立下りは負極性のノイ
ズや髭状パルスによるものとされ、その立下り時点でＦ
／Ｆ １３はセット状態におかれることから、そのＱ出
力としての判定信号ｆとしては“Ｈ”状態が得られるも
のである。判定信号ｅ。
ｆはオアゲート１５で論理和され最終的な判定結果ｇが
得られた上、表示回路でその旨の表示に供されるわけで
あるが、本例では判定信号ｅ、 ｆの何れかが“Ｈ”
状態に移行した時点で、判定結果ｇをしてＦ／Ｆ１３，
１４は即強制的にリセットされるものとなっている。
得られた上、表示回路でその旨の表示に供されるわけで
あるが、本例では判定信号ｅ、 ｆの何れかが“Ｈ”
状態に移行した時点で、判定結果ｇをしてＦ／Ｆ１３，
１４は即強制的にリセットされるものとなっている。
以上、第１図に示すパルス検出回路での動作を説明した
が、そのパルス検出回路の構成としては、他にも種々考
えられるものとなっている。例えば、入力信号ａの立上
り、立下り各々を検出した上、遅延回路で所望の時間遅
延せしめ、Ｆ′／Ｆへのクロック入力として用いること
も考えられるものとなっている。また、他にはそのクロ
ック入力と反転入力信号Ｃ９”入力信号ａ各々とをアン
ドゲートによって論理積し、その論理積結果にもとつき
単安定マルチバイブレータをトリガすることも考えられ
るものとなっている。
が、そのパルス検出回路の構成としては、他にも種々考
えられるものとなっている。例えば、入力信号ａの立上
り、立下り各々を検出した上、遅延回路で所望の時間遅
延せしめ、Ｆ′／Ｆへのクロック入力として用いること
も考えられるものとなっている。また、他にはそのクロ
ック入力と反転入力信号Ｃ９”入力信号ａ各々とをアン
ドゲートによって論理積し、その論理積結果にもとつき
単安定マルチバイブレータをトリガすることも考えられ
るものとなっている。
［発明の効果コ
以上説明したように、請求項１〜３による場合は、ディ
ジタル信号中に存在する髭状パルスやノイズを簡易にし
て迅速に、しかも極小パルス幅の髭状パルスやノイズも
検出・表示可とされ得ることになる。
ジタル信号中に存在する髭状パルスやノイズを簡易にし
て迅速に、しかも極小パルス幅の髭状パルスやノイズも
検出・表示可とされ得ることになる。
第１図は、本発明に係るそのパルス検出回路の１具体的
構成を示す図、第２図は、本発明によるロジックテスタ
のその全体での概要構成を示す図、第３図は、第１図に
示す遅延回路の具体的構成を示す図、第４図は、第１図
に示すパルス検出回路の動作を示す図である。 １２・・・遅延回路 １３．１４・・・Ｄ型フリップフロップ１５・・・オア
ゲート ３１．３２・・・インバータ ３３・・・遅延時間設定スイッチ 特許出願人 日立通信システム株式会社代理人 弁
理士 秋 本 正 実
構成を示す図、第２図は、本発明によるロジックテスタ
のその全体での概要構成を示す図、第３図は、第１図に
示す遅延回路の具体的構成を示す図、第４図は、第１図
に示すパルス検出回路の動作を示す図である。 １２・・・遅延回路 １３．１４・・・Ｄ型フリップフロップ１５・・・オア
ゲート ３１．３２・・・インバータ ３３・・・遅延時間設定スイッチ 特許出願人 日立通信システム株式会社代理人 弁
理士 秋 本 正 実
Claims (1)
- 【特許請求の範囲】 １、ディジタル信号中に混入されている所定パルス幅以
下のノイズ、あるいは髭状パルスを検出・表示するため
のロジックテスタであって、試験対象としてのディジタ
ル信号の立上り時点、立下り時点各々から可変設定時間
後でのディジタル信号の信号状態を判定することによっ
て、ディジタル信号中に混入されている正極性、負極性
のノイズ、あるいは髭状パルスを検出する手段と、該手
段からの検出結果を表示する手段とを具備してなる構成
の可変形フィルタ付ロジックテスタ。 ２、ディジタル信号中に混入されている所定パルス幅以
下のノイズ、あるいは髭状パルスを検出・表示するため
のロジックテスタであって、試験対象としてのディジタ
ル信号を可変に遅延設定する手段と、該手段からのディ
ジタル信号の立上り時点、立下り時点各々でのディジタ
ル信号の信号状態を判定することによって、ディジタル
信号中に混入されている正極性、負極性のノイズ、ある
いは髭状パルスを検出する手段と、該手段からの検出結
果を表示する手段とを具備してなる構成の可変形フィル
タ付ロジックテスタ。 ３、ディジタル信号中に混入されている所定パルス幅以
下のノイズ、あるいは髭状パルスを検出・表示するため
のロジックテスタであって、試験対象としてのディジタ
ル信号の立上り時点、立下り時点各々を検出する立上り
・立下り手段と、該手段からの立上り、立下り検出結果
各々を可変に遅延設定する遅延手段と、該遅延手段から
の立上り、立下り検出結果各々でのディジタル信号の信
号状態を判定することによって、ディジタル信号中に混
入されている正極性、負極性のノイズ、あるいは髭状パ
ルスを検出するノイズ検出手段と、該ノイズ検出手段か
らの検出結果を表示する手段とを具備してなる構成の可
変形フィルタ付ロジックテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2329433A JPH04204067A (ja) | 1990-11-30 | 1990-11-30 | 可変形フイルタ付ロジックテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2329433A JPH04204067A (ja) | 1990-11-30 | 1990-11-30 | 可変形フイルタ付ロジックテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04204067A true JPH04204067A (ja) | 1992-07-24 |
Family
ID=18221326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2329433A Pending JPH04204067A (ja) | 1990-11-30 | 1990-11-30 | 可変形フイルタ付ロジックテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04204067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684838A (en) * | 1994-10-12 | 1997-11-04 | Nippondenso Co., Ltd. | Receiving device for sampling data bits at a preferred time |
-
1990
- 1990-11-30 JP JP2329433A patent/JPH04204067A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684838A (en) * | 1994-10-12 | 1997-11-04 | Nippondenso Co., Ltd. | Receiving device for sampling data bits at a preferred time |
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