JPH04204830A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、表示装置に関するものである。例えば、液晶
を用いた液晶表示装置の製造方法及び構造に関するもの
である。

（ロ）従来の技術 近年、マトリックス配置された多数の画業単位の表示電
極ごとにスイッチングトランジスタとして動作する薄膜
トランジスタ（以下ＴＰＴと称する）を結合し、このＴ
ＰＴを駆動回路としたアクティブマトリックス表示装置
が開発されている。

この装置は、非常に鮮明な表示が得られることから、Ｃ
ＲＴに代わる薄型表示装置として注目されている［日経
エレクトロニクス（１９８４年１月２日）の記事「文書
と画像表示をねらうフラットパネル・デイスプレィ」に
詳しい］。

第２２図（ａ）に従来のアクティブマトリｙクス型液晶
表示装置におけるＴＰＴアレーの画素単位の平面図を示
し、同図（ｂ）にＴＦＴ位置のＢ−Ｂ’線の断面図を示
す。

これらの同図のＴＰＴは、液晶セルの一方の絶縁基板１
上に形成され、ゲート配線２０の一部をなすゲート電極
２、基板全面に設けられたゲート絶縁膜３、島化された
半導体膜４、該半導体膜のソース並びにドレイン位置の
各々にオーミックコンタクトを形成する不純物半導体層
５、ソース電極７並びにドレイン電極６の積層体からな
るいわゆる逆スタガータイプをなし、このソースｔｉ７
に画素単位の表示電極８が結合され、ドレイン電極６は
表示信号を供給するドレイン配線６０と結合されている
。

（ハ）発明が解決しようとする課題 上述の如きアクティブマトリックス表示装置のＴＦＴア
レーの各電極は、電極構成用材料を堆積後フォトエツチ
ングにより微細加工することで形成される。その場合、
配線パターンの加工精度はフォトマスクと露光装置の能
力で決まる。一般的に現在のフォトマスクのトータルピ
ッチ誤差は±１μｍ、露光装置のアライメント誤差は±
１μｍであり、両者を用いて加工された配線パターンの
形成位置精度は少なくとも±２μｍとなる。従って、±
２μｍ即ち０〜４μｍのパターン位置のシフトが発生す
る。そのために、ＴＰＴの表示電極占有面積（開口率）
を決定する表示電極パターンは配線パターンとオーバラ
ップしないようにするために、前記パターン位置シフト
量を見込んだ寸法間隔で設計する必要がある。

画業寸法が小さくなると、例えば３０〜５０μｍ角程度
のハイビジョン対応の超高精細液晶表示装置の如き表示
装置を作製する場合、単位内素中の開口率が上述のパタ
ーン設計により大幅に減少するという不都合が生じてい
た。即ち、開口率が減少するということは、表示内面が
全体として暗くなり、表示品位が低下する欠点を招くこ
とになる。

（ニ）課題を解決するための手段 本発明の表示装置は、透光性基板上にゲート配線を形成
し、ゲート絶縁膜、半導体膜を順次堆積後、半導体膜上
にドレイン配線を形成し、基板背面からの露光により、
前記ゲート配線及びドレイン配線で遮光されている領域
上にレジストパターンを形成し、該レジストパターン及
び前記ドレイン配線をマスクとして前記半導体膜をエツ
チングし、さらに表示電極形成用導電材料を堆積し、前
記レジストパターンをリフトオフ法を用いて剥離するこ
とで、前記ゲート配線及びドレイン配線で遮光されてい
ない領域に表示電極形成用導電材料を残存させて表示電
極を形成する方法で製造するものである。

また、本発明の表示装置は、透光性基板上にゲート配線
を形成し、ゲート絶縁膜、半導体膜を順次堆積後、半導
体膜上にドレイン配線を形成し、基板背面からの露光に
より、前記ゲート配線及びドレイン配線で遮光されてい
る領域上にレジストパターンを形成し、該レジストパタ
ーン及び前記ドレイン配線をマスクとして前記半導体装
置エツチングし、さらに表示電極形成用透明導電材料を
堆積し、基板背面からの露光によりゲート配線及びドレ
イン配線で遮光されていない領域に形成したレジストパ
ターンをマスクとして前記透明導電材料をエツチングす
ることでゲート配線とドレイン配線で遮光されていない
領域に表示電極を形成する方法で製造するものである。

さらに、本発明の表示装置は、透光性基板上に形成され
た均一幅の複数のゲート配線と、該ゲート配線上に形成
したゲート絶縁膜と、該ゲート絶縁膜上に該ゲート配線
に対して多くとも同一幅で島化された半導体膜と、前記
ゲート配線と交差する均一幅の複数のドレイン配線と、
前記ゲート配線に局部的に備えられたゲート電極上にゲ
ート絶縁膜を介して前記ドレイン配線に局部的に備えら
れたドレイン電極領域と一定の間隔を有して相対向する
ソース電極と、隣接する前記ゲート配線及び隣接するド
レイン配線に囲まれた領域に配置され前記ソース電極と
電気的に接続された表示電極とからなるものである。

（ホ）作用 本発明によれば、基板上に形成された配線パターンをマ
スクとして自己整合的に表示電極を形成するので、従来
法のフォトマスクと露光装置に起因する誤差を排除でき
、各配線パターンに対して表示電極間隔を非常に微小な
間隔で形成できる。従って表示電極形成面積即ち開口率
を大幅に増加させた表示装置を得ることができる。

（へ）実施例 〈実施例１〉 第１図に本発明によって得られるアクティブマトリック
ス表示装置のＴＰＴアレーの画素単位の平面図を示す。

透光性基板上に形成された均一幅の複数のゲート配線６
０．６０．・・・と、該ゲート配線上に形成したゲート
絶縁膜と、該ゲート絶縁膜上に該ゲート配線６０．６０
・・・に対して多くとも同一幅で島化された半導体膜４
と、前記ゲート配線と交差する均一幅の複数のドレイン
配線２０．２０．　・と、前記ゲート配線に局部的に備
えられたゲート電極６０．６０．・・上にゲート絶縁膜
を介して前記ドレイン配＄　２０．２０、・・に局部的
に備えられたドレイン電極領域と一定の間隔を有して相
対向するソース電極６と、隣接する前記ゲート配線６０
．６０．・・・及び隣接するドレイン配線２０．２０．
・・・に囲まれた領域に配置され前記ソース電極６と電
気的に接続された表示電極８とからなる構造を有する表
示装置の製造方法について図を用いて説明する。

第１図のＡ−Ａ’線（ＴＦＴ部）に沿った各製造工程の
断面図を第２図（ｉ）乃至（ｖｉｉ　）に、第１図のＢ
−Ｂ”線（ゲート配線部）の各製造工程の断面図を第３
図（ｉ）乃至（ｖｉｉ）に、第１図のｃ−ｃ’線（ドレ
イン配線部）に沿った各製造工程の断面図を第４図（ｉ
）乃至（ｖｉｉ）に示し、それに従って説明する。

第１工程第２図（ｉ）、　３図（ｉ）、　４図　ｉ）］
ガラスからなる透光性基板上１にＭｏ、Ｃｒ。

Ｗ、Ｔｉ、Ｔａ、Ａ１等からなるゲート電極２が局部的
に備えられたゲート配線２０を形成する。

２工程［第２図（ｉｉ）、第３図（ｉ）、第４図（ｉｉ
）シリコン窒化膜あるいは酸化タンタル等からなるゲー
ト絶縁膜３、アモルファスシリコンあるいはポリシリコ
ン等からなる半導体膜４、金属膜とオーミックコンタク
トをとる目的で不純物半導体膜５を　Ｐ−ＣＶＤ装置等
を用いて順次形成する。

第３工程（第２図（ｉｉｉ）、第３図（ｉｉｉ）、第４
図（ｉｉｉ）］Ｍ　ｏ　＋　　Ｃｒ　＋　Ｗ　＊　Ｔ　
１＊　Ｔ　ａ　＋　Ａ　Ｉ等からなるドレイン電極６が
局部的に備えられたドレイン配線６０とソース電極７を
形成する。

第４工程（第２図（ｉｖ）、第３図（ｉｖ）、第４図（
ｉｖ）ポジレジストを塗布し、ゲート電極２が局部的に
備えられたゲート配線２０、ドレイン電極６が局部的に
備えられたドレイン配線６０及びソース電極７で遮光さ
れた領域上にレジストパターン３０を背面露光により形
成し、半導体膜４と不純物半導体膜５をエツチングする
。

第５工程（２図（Ｖ）、第３図（ｖ）、第４図（■））
ＩＴＯ，ＳｎＯ，等の表示電極材料８０を堆積する。

第６エ程［２図（カ）、第３図（φ）、第４図（ｖｉ）
１前記レジストパターンを、リフトオフ法を用いて剥離
することで表示電極８を形成する。この場合、半導体膜
４と不純物半導体膜５はリフトオフ用のスペーサーとし
て機能するので、表示電極材料８０の膜厚は前記半導体
膜４と不純物半導体膜５の膜厚よりも小さくする必要が
ある。この工程においてゲート配線２０．２０．・・と
ドレイン配線６０．６０、・　並びにソース電極７で遮
光されていない領域に表示電極材料８０が残り、この表
示領域には表示電極が高精度で且つ微小間隔で形成され
る。−方、端子領域においては、例えばＴＡＢ接続する
ときの端子間ショートを避けるために、端子領域のみメ
タルマスンで覆い表示電極材料８０が堆積しないように
するか、リフトオフ後に表示電極材料８０をエツチング
して除去する必要がある。

第７エ程（第２図（ｖｉｉ）、第３図（ｖｉｉ　）、第
４図（ｖｉｉ））ソース電極７と表示電極８を電気的に
接続する結合電極９を形成する。その後ゲートライン上
の半導体膜４と不純物半導体膜５を部分的にエツチング
し島化する。この半導体膜４と不純物半導体膜５のエツ
チング（島化）は、結合電極９を形成する前でもよい。

最後に、ドレイン電極６とソース電極７をマスクとして
チャネル部の不純物半導体膜５をエツチング除去する。

また、この工程において、結合電極９を形成するときに
、上記ドレイン配線６０上にこれと合致する補助ドレイ
ン配線９０を同時に形成すれば、ドレイン配線６０の断
線防止が図れる（第１図Ａ−Ａ’線を第５図に、第１図
ｃ−ｃ’線を第６図に図示］。

このように、本発明によれば表示電極は基板上に形成さ
れている自己パターン（ゲート配線、ドレイン配線、ソ
ース電極）をマスクとして形成するので、従来法のフォ
トマスクと露光装置によるパターン位置ずれによる不良
を排除でき、また前記自己パターンとの間隔が非常に微
小間隔で形成できるので、結果として表示電極形成面積
を最大限大きくできる。さらに、表示電極をリフトオフ
法で形成することにより異物がある領域には表示電極パ
ターンが形成される。そのため、表示電極と配線パター
ン間のショート不良は発生しにくいという作用もある。

〈実施例２〉 次に、本発明の第２の実施例の各製造工程における断面
図を第７図、第８図及び第９図に示す。

第１図のＡ−Ａ’線（ＴＦＴ部）に沿った各製造工程の
断面図を第７図（Ｖ）乃至（婦）に、第１図のＢ−Ｂ’
線（ゲート配線部）に沿った各製造工程の断面図を第８
図（ｖ）乃至（ｖｉｉ）に、第１図のＣ−Ｃ゛線（ドレ
イン配線部）に沿った各製造工程の断面図を第９図（Ｖ
）乃至（ｖｉｉ）に示す。

第７図乃至第９図の（ｉ）乃至（ｉｖ）は、各々前述の
本発明実施例１の第２図、第３図及び第４図の（ｉ）乃
至（ｉｖ）に同じであり、ここでは省略をする。以下第
７図、第８図及び第９図に従って説明する。

５工程（第７図（Ｖ）、第８図（ｖ）、　９図（ｖ）ゲ
ート配＠　２０．２０．・・・上の半導体膜４と不純物
半導体膜５を部分的にエツチングし島化する。しかし、
半導体膜４と不純物半導体膜５のエツチング（島化）は
この工程で必ずしも行う必要はなく、例えば表示電極形
成後若しくは結合電極形成後でもよい。

第６エ程［第７図（ｖｉ）、第８図（ｖｉ）、第９図（
ｖｉ）ＩＴＯ，ＳｎＯ，等の透明導電膜８１を堆積後ネ
ガレジスト３０を塗布し、ゲート電極２が局部的に備え
られたゲート配線２０と、ドレイン電極６が局部的に備
えられたドレイン配線６０と、ソース電極７で遮光され
ていない領域上にレジストパターン３０を背面露光によ
り形成する。尚、前記レジストパターン３０はポジレジ
ストのイメージリバーサル法でも形成可能である。

７エ程（７図（ｖｉｉ）、第８図（ｖｉｉ　）、　９図
（ｖｉｉ）］前記レジストパターンをマスクとして、Ｉ
ＴＯ１５ｎ　Ｏ＊等の透明導電膜８１をエツチングし、
表示電極８を形成する。この場合、透明導電膜材料８１
の膜厚は半導体膜４と不純物半導体膜５の膜厚よりも大
きくても小さくてもよい。配線パターンと表示電極の間
隔は、レジストパターン形成位置と該レジストパターン
形成位置に対するＩＴＯのサイドエッチ量で決定される
。この工程で、ゲート配＄２０、ドレイン配線６０及び
ソース電極７で遮光されていない領域にＩＴＯ，ＳｎＯ
，等の透明導電膜８１が残り、表示領域には表示電極８
が高精度で且つ微小間隔で形成される。一方、端子領域
においては、例えばＴＡＢ接続するときの端子間ショー
トを避けるために端子領域のみメタルマスクでＩＴＯ，
ＳｎＯ，等の透明導電膜８１が堆積されないようにする
か、リフトオフ後にＩＴＯｌＳｎＯ，等の透明導電膜８
１をエツチング除去する必要がある。

第８工程［第７図（偏）］ ソース電極７と表示電極８を電気的に接続する結合電極
９を形成する。最後に、ドレイン電極６とソース電極７
をマスクとしてチャネル部の不純物半導体膜５をエツチ
ング除去する。

また、この工程において、結合電極９を形成するときに
、前記ドレイン配線６０上にこれと合致する補助ドレイ
ン配線９０を同時に形成すれば、ドレイン配線６０の断
線防止が図れる［第１図Ａ−Ａ’線を第１０図に、第１
図ｃ−ｃ’線を第１１図に図示］。

このように、本発明によれば基板丑に形成されている自
己パターン（ゲート配線、ドレイン配線、ソース電極）
をマスクとして表示電極形成用エツチングレジストパタ
ーンを形成するので、従来法のフォトマスクと露光装置
に起因するパターン位置ずれによる不良を排除でき、ま
た、前記自己パターンとの間隔が非常に微小間隔で形成
できるので、結果として表示電極形成面積を最大限大き
くできる。さらに、異物がある領域には表示電極パター
ンが形成されるので、パターンが残った場合の不良であ
る表示電極と配線パターン間のショート不良は発生しに
くいという作用もある。

〈実施例３〉 本発明の第３の実施例を次に説明する。

第１２図にＴＰＴアレーの画素単位の平面図を示す。第
１２図のＡ−Ａ’　線（ＴＦＴ部）に沿った断面図を第
１３図（ａ）に、第１２図のＢ−Ｂ’　線（ゲート配線
部）に沿った断面図を第１３図（ｂ）に、第１２図のｃ
−ｃ’線（ドレイン配線部）に沿った断面図を第１３図
（ｃ）に示す。

実施例１と実施例２では、ドレイン配線、ドレイン電極
及びソース電極を同時に形成した。本実施例３の形成方
法は、表示電極と、ドレイン配線及びドレイン電極並び
にソース電極との間を微小間隔で形成するにもかかわら
ず、自己整合によりドレイン配線及びドレイン電極の反
転パターンとして表示電極を形成するので、パターン残
り等による表示電極と他のパターン間のショートが発生
しにくいという利点がある。しかし、必ずしもドレイン
配線、ドレイン電極及びソース電極を同時に形成する必
要はない。

そこで、ドレイン配線６０及びドレイン電極６を形成後
、実施例１または実施例２と同じ手法でドレイン配線６
０及びドレイン電極６の反転パターンで表示電極８を形
成し、その後ソース電極７を形成した実施例を第１２図
に示す、さらに、ソース電極７を形成するときに、前記
ドレイン配線６０上に該ドレイン配線と合致する補助ド
レイン配線９０を同時に形成することにより、ドレイン
配線６０の断線防止が図れる［第１２図ｃ−ｃ’線を第
１４図に図示）。

本実施例３は、実施例１と実施例２に比べて表示電極形
成面積をさらに大きくでき、結合！極を省略できるとい
う長所がある。

次に、第１５図と第１６図にドレイン配線６０形成後、
実施例１または実施例２と同じ手法で、ドレイン配線６
０の反転パターンで表示電極８を形成し、その後ドレイ
ン電極６とソース電極７を形成した実施例を示す。第１
５図にはＴＰＴアレーの画素単位の平面図を示すが、第
１５図のＡ−Ａ’線（ＴＦＴ部）に沿った断面図を第１
６図（ａ）に、第１５図のＢ−Ｂ’　線（ゲート配線部
）に沿った断面図ヲｌ！１６１Ｎ（ｂ）＋：、１１５図
のＣ−Ｃ’　線（）’レイン配線部）に沿った断面図を
第１６図（ｃ）に示す。

また、ドレイン電極６とソース電極７を形成するときに
、前記ドレイン配ｔｉＡ６０上にこれと合致する補助ド
レイン配線６０を同時に形成すれば、ドレイン配線６０
の断線防止が図れる（第１５図ｃ−ｃ’線を第１７図に
図示］、この方法においても、実施例１と実施例２に比
べて表示電極形成面積をさらに大きくでき、結合電極を
省略できるという長所がある。

〈実施例４〉 第１８図に本発明の製造方法によって得られるアクティ
ブマトリックス表示装置のＴＰＴアレーの画素単位の平
面図を示す。第１８図のＡ−Ａ’線（ＴＦＴ部）に沿っ
た各製造工程の断面図を第１９図（ｉ）乃至（ｖｉｉ　
）に、第１８図のＢ−Ｂ’線（ゲート配線部）に沿った
各製造工程の断面図を第２０図（ｉ）乃至（ｖｉｉ）に
、第１８図のｃ−ｃ’　線（ドレイン配線部）に沿った
各製造工程の断面図を第２０図（１）乃至（ｖｉｉ）に
示し、それに従って説明する。

第１工程（第１９図（１）、第２０図（ｊ）、第２１図
（１）］ガラスからなる透光性基板上にＭｏ、Ｃｒ。

Ｗ、Ｔｉ、Ｔａ、ＡＩ等からなるゲートｔｆｆｉ２が局
部的に備えられたゲート配線２０を形成し、シリコン窒
化膜あるいは酸化タンタル等からなるゲート絶縁膜３、
アモルファスシリコンあるいはポリシリコン等からなる
半導体膜４、パッシベーション絶縁膜３゛をＰ−ＣＶＤ
装置等を用いて順次形成する。

第２工程（第１９図（ｉｉ）、第２０図（ｉｉ）、第２
１図（ｉｉ））パッシベーション絶縁膜３゛をエンチン
グし、不純物半導体膜５を全面に堆積する。このパッシ
ベーション絶縁膜３“はチャネル部の不純物半導体５を
エツチングするときのエツチングストッパーとして機能
する。

第３工程（第１９図（ｉｉｉ）、第２０図（ｉｉｉ）、
第２１図（ｉｉｉ）：Ｍｏ、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ａ
Ｉ等からなるドレイン電極６が局部的に備えられたドレ
イン配線６０とソース電極７を形成する。

第４工程［第１９図（ｉｖ）、第２０図（ｉｖ）、第２
１図（■）１ポジレジストを塗布し、ゲート電極２が局
部的に備えられたゲート配線２０とドレイン電極６が局
部的に備えられたドレイン配線６ｏとソース電極７で遮
光された領域上にレジストパターン３ｏを背面露光によ
り形成する。

第５工程（第１９図（Ｖ）、第２０図（■）、第２１図
（Ｖ））該レジストパターン３０と、ドレイン電極６が
局部的に備えられたドレイン配線６ｏと、ソース電極７
とをエツチングのマスクとして、半導体膜４と不純物半
導体膜５をエツチングする。そのＭＴＴｏ、ＳｎＯ，等
の表示電極材料８０を堆積する。

第６エ程（第１９図（ｖｉ）、第２０図（■）、第２１
図（■））前記レジストパターンをリフトオフ法を用い
て剥離して表示電極８を形成する。この場合、ゲート配
線２０、ドレイン配線６０及びソース電極７で遮光され
ていない領域に表示電極材料８０が残り、表示領域は表
示電極８が高精度で且つ微小間隔で形成される。一方、
端子領域においては、例えばＴＡＢ接続するときの端子
間ショートを避けるために、表示電極材料８０が堆積し
ないように端子領域のみメタルマスクをするか、リフト
オフ後に表示ｔＳ材料８０をエツチング除去する必要が
ある。

第７エ程（第１９図（ｖｉｉ）、　２０図（ｖｉｉ）、
第２１図（ｖｉｉ）］ソース電極７と表示電極８を電気
的に接続する結合電極９を形成する。最後に、ドレイン
電極６、ソース電極７及びバッジベージジン絶縁膜３′
をマスクとしてチャネル部の不純物半導体膜５のエツチ
ングとゲート配線２０上の半導体膜４と不純物半導体膜
５の部分的エツチング（島化）を同時に行う。

この場合は、半導体膜５はドレイン電極６、ドレイン配
線６０、ソースｔｆｆｉ７及びパッシベーション絶縁膜
３゛で覆われた領域に残存し、不純物半導体＠４はドレ
イン電極６、ドレイン配線６ｏ及びソース電極７で覆わ
れた領域に残存する。このように、実施例１乃至実施例
３ではチャネル部の不純物半導体膜５のエツチングとゲ
ート配線２ｏ上の半導体膜４と不純物半導体膜５の部分
的エツチング（島化）を別の工程で実施していたが、パ
ッシベーション絶縁膜３゛を設けたことにより同時の工
程で実施できるという長所がある。

以上の実施例の説明の如く、表示電極８は実施例２で示
したように、背面露光で形成したレジストパターンによ
りエツチング法で形成してもよく、実施例３のように表
示電極形成後にドレイン電極又はソース電極を形成して
もよい。本発明の主旨は、ゲート配線とドレイン配線を
マスクとした背面露光法により、配線パターンと反転形
状の表示電極を形成することにあるので、例えば、ＴＰ
Ｔのオフ特性が問題ないのであれば、実施例１．２及び
３におけるゲート配線２０上の半導体膜４と不純物半導
体膜５の部分的エツチング（島化）工程は省略してもよ
く、また、半導体膜と金属膜がオーミックコンタクト可
能であれば、不純物半導体膜５は省略できる。

（ト）発明の効果 以上の説明から明らかなように、本発明によれば表示電
極を基板上に形成されている自己パターン（ゲート配線
、ドレイン配線、ソース電極）をマスクとして形成する
ので、従来法のフォトマスクと露光装置に起因したパタ
ーン位置ずれによる不良を排除でき、上記配線パターン
に対して表示電極を非常に微小間隔で且つショート不良
なしに形成できる。結果として、開口率を大きくでき、
液晶表示装置の表示品位の向上が図れる。

さらに、本発明の表示装置は、配線パターンを均一幅で
構成したので表示電極の形状を方形に近くできる。また
、それによりパターンの精度も高められるので配線パタ
ーン間のショートの発生が防止できるばかりでなく、開
口率の向上に寄与できる。

【図面の簡単な説明】

第１図は本発明の一実施例の表示装置のＴＰＴアレーの
画素単位の平面図、第２図は本発明の第１の実施例で第
】図のＡ−Ａ’線に沿った各製造工程の断面図、第３図
は本発明の第１の実施例で第１図のＢ−Ｂ’　線に沿っ
た各製造工程の断面図、第４図は本発明の第１の実施例
で第１図のｃ−ｃ’線に沿った各製造工程の断面図、第
５図は第１図のＡ−Ａ’線に沿った他の断面図、第６図
は第１図のｃ−ｃ’線に沿った他の断面図、第７図は本
発明の第２の実施例で第１図のｃ−ｃ’線に沿った各製
造工程の断面図、第８図は本発明の第２の実施例で第１
図のＡ−Ａ’線に沿った各製造工程の断面図、第９図は
本発明の第２の実施例で第１図のＡ−Ａ’線に沿った各
製造工程の断面図、第１０図は第１図のＡ−Ａ’　線に
沿った他の断面図、第１１図は第１図のｃ−ｃ’線に沿
った他の断面図、第１２図は本発明の他の実施例の表示
装置のＴＰＴアレーの画素単位の平面図、第１３図（ａ
）は本発明の第３の実施例で第１２図のＡ−Ａ“線に沿
った各製造工程の断面図、第１３図（ｂ）は本発明の第
３の実施例で第１２図のＡ−Ａ’線に沿った各製造工程
の断面図、第１３図（Ｃ）は本発明の第３の実施例で第
１２図のＡ−Ａ’線に沿った各製造工程の断面図。 第１４図は第１２図のｃ−ｃ’　線に沿った他の断面図
、第１５図は本発明のまた他の実施例の表示装置のＴＰ
Ｔアレーの画素単位の平面図、第１６図（、ａ）は本発
明の第３の他の実施例で第１５図のＡ−Ａ”線に沿った
他の断面図、第１６図（ｂ）は本発明の第３の他の実施
例で第１５図のＢ−Ｂ’線に沿った他の断面図、第１６
図（Ｃ）は本発明の第３の他の実施例で第１５図のｃ−
ｃ’線に沿った他の断面図、第１７図は第１５図のｃ−
ｃ’線に沿った他の断面図、第１８図は本発明のさらに
他の実施例の表示装置のＴＰＴアレーの画素単位の平面
図、第１９図は本発明の第４の実施例で第１８図のＡ−
Ａ’線に沿った各製造工程の断面図、第２０図は本発明
の第４の実施例で第１８図のＢ−Ｂ’線に沿った各製造
工程の断面図、第２１図は本発明の第４の実施例で第１
８図のＣ−Ｃ′線に沿った各製造工程の断面図、第２２
図は従来の表示装置のＴＰＴアレーの画業単位の平面図
。 １　・・透光性絶縁基板、２　・・ゲート電極、３・ゲ
ート絶縁膜、３′・・パッシベーション絶縁膜、４・・
・半導体膜、５　・不純物半導体膜、６　・・ドレイン
電極、７・・・ソース電極、８　　表示電極、９・・結
合電極、２０・・ゲート配線、３０・・・レジストパタ
ーン、６０・・・ドレイン配線、８０　　表示電極材料
、８１・・・透明導電膜、９０・・補助ドレイン配線。

Claims (3)

【特許請求の範囲】
1. （１）透光性基板上にゲート配線を形成し、ゲート絶縁
   膜、半導体膜を順次堆積後、半導体膜上にドレイン配線
   を形成し、基板背面からの露光により、前記ゲート配線
   及びドレイン配線で遮光されている領域上にレジストパ
   ターンを形成し、該レジストパターン及び前記ドレイン
   配線をマスクとして前記半導体膜をエッチングし、さら
   に表示電極形成用導電材料を堆積し、前記レジストパタ
   ーンをリフトオフ法を用いて剥離することで、前記ゲー
   ト配線及びドレイン配線で遮光されていない領域に表示
   電極形成用導電材料を残存させて表示電極を形成するこ
   とを特徴とした表示装置の製造方法。
2. （２）透光性基板上にゲート配線を形成し、ゲート絶縁
   膜、半導体膜を順次堆積後、半導体膜上にドレイン配線
   を形成し、基板背面からの露光により、前記ゲート配線
   及びドレイン配線で遮光されている領域上にレジストパ
   ターンを形成し、該レジストパターン及び前記ドレイン
   配線をマスクとして前記半導体膜をエッチングし、さら
   に表示電極形成用透明導電材料を堆積し、基板背面から
   の露光によりゲート配線及びドレイン配線で遮光されて
   いない領域に形成したレジストパターンをマスクとして
   前記透明導電材料をエッチングすることで前記ゲート配
   線及びドレイン配線で遮光されていない領域に表示電極
   を形成することを特徴とした表示装置の製造方法。
3. （３）透光性基板上に形成された均一幅の複数のゲート
   配線と、該ゲート配線上に形成したゲート絶縁膜と、該
   ゲート絶縁膜上に該ゲート配線に対して多くとも同一幅
   で島化された半導体膜と、前記ゲート配線と交差する均
   一幅の複数のドレイン配線と、前記ゲート配線に局部的
   に備えられたゲート電極上にゲート絶縁膜を介して前記
   ドレイン配線に局部的に備えられたドレイン電極領域と
   一定の間隔を有して相対向するソース電極と、隣接する
   前記ゲート配線及び隣接するドレイン配線に囲まれた領
   域に配置され前記ソース電極と電気的に接続された表示
   電極とからなることを特徴とする表示装置。