JPH04205192A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は既存の回路モジュールに新たな回路モジュール
を組み合わせて半導体集積回路を構成する技術、ことに
複数の回路モジュールに対するチップ内部での接続技術
に関し、例えばネットワークプロセッシングユニット（
ＮＰＵ）をコアとして形成されるＬＳＩに適用して有効
な技術に関する。゛ 〔従来の技術〕 半導体集積回路の開発コスト低減や開発期間の短縮など
を目的としたＡＳＩＣ（アプリケーション・スペシフィ
ック・インテグレーテッド・サーキット）もしくはスタ
ンダードセルのような方式に鑑み、独立した半導体集積
回路としても構成可能な若しくはもともと独立した一個
の半導体集積回路として構成可能なマクロセルを複数個
組み合わせて、又は標準品として提供されているマクロ
セルとともに、ユーザの個別使用に応じて設計されるカ
スタムモジュールを同一半導体基板に形成して新たな半
導体集積回路を形成する技術がある。

尚、このような技術については、東芝レビュー４２巻１
０号（１９８７年）第７４１頁乃至第７４４頁において
も報告されている。

ところで、従来のＮＰＵ応用システムにおいては、共有
メモリをＮＰＵにアクセスさせるかあるいは上位ＣＰＵ
にアクセスさせるかの調停制御を行う共有メモリ制御モ
ジュールが、当該ＮＰＵの周辺モジュールとして当該Ｎ
ＰＵの外部に配置され、システムバス及びローカルバス
に結合されている。このような共有メモリ制御モジュー
ルを、ユーザの個別使用に応じて設計されるカスタムモ
ジュールとして、ＮＰＵモジュールとともに同一の半導
体基板に形成することが、本発明者によって試みられた
。

〔発明が解決しようとする課題〕

しかしながら、上記共有メモリ制御モジュールをＮＰＵ
モジュールとともに同一の半導体基板に単に形成する場
合には、外部端子数やチップ面積の増大を余儀なくされ
るのが、本発明者によって明かとされた。

本発明の目的は、共有メモリ制御モジュールなどのユー
ザカスタム論理部を、ＮＰＵモジュールなどのコア論理
部とともに同一の半導体基板に形成する場合に、外部端
子数やチップ面積の増大を抑えることができる技術を提
供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるで゛あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、コア論理部とユーザカスタム論理部とで共有
される出力バッファを含み、かつ、上記コア論理部とユ
ーザカスタム論理部と外部との間でのデータのやり取り
を可能とする制御回路を設けることにより、上記コア論
理部とユーザカスタム論理部とで外部端子を共有させる
ようにして半導体集積回路を構成するものである。この
場合において、ユーザカスタム論理部のフローテング対
策についての考慮を不要とするには、上記制御回路にお
ける、上記ユーザカスタム論理部との結合部側に、両者
を結合するラインのフローティング状態を防止するため
のクランプ用Ｍ　ＯＳ　−Ｆ　Ｅ　Ｔを設けるようにす
るとよい、また、より具体的な態様として、上記コア論
理部をマイクロコンピュータとするとき、上記ユーザカ
スタム論理部を、当該マイクロコンピュータを利用する
システムに応じて個別的に設計され、若しくは個別的な
機能が設定されるモジュールとすることができる。

〔作　用〕

上記した手段よれば、コア論理部とユーザカスタム論理
部とで出力バッファを共有することは、コア論理部にユ
ーザカスタム論理部を追加して新たな半導体集積回路が
形成されるとき、そのチップ面積の増大を抑え、またこ
のように共有される出力バッファを含む制御部を設ける
ことにより、コア論理部とユーザカスタム論理部とで外
部端子を共有させることができ、このことは、外部端子
数の増大を抑える。

〔実施例〕

第２図には本発明の一実施例に係るＮＰＵ−ＡＳＩＣを
用いた通信制御システムの一例が示される。

同図において６０は、本実施例のＮＰＵ−ＡＳＩＣであ
り、このＮＰＵ−ＡＳＩＣ６０は、ＮＰＵモジュール１
２と、共有メモリ制御モジュール６とを、シリコンなど
の一つの半導体基板に含んで成る。

ココテ、上記ＮＰＵ−ＡＳ　ＩＣ６０１７）詳細な構成
を説明する前に、通信制御システムを全体的に説明する
。３０はシステムバスであり、これに上位ＣＰＵ７０、
メインメモリ８０．及び本実施例のＮＰＵ−ＡＳ　ＩＣ
６０などが結合されている。

このＮＰＵ−ＡＳ　ＩＣ６０は、上記システムバス３０
のほかにローカルバス２０や共有メモリ１３ともインタ
フェースされる。ローカルバス２０には、例えばローカ
ルメモリ５ｏやｌ５ＤＮ用コントローラ４０などが結合
されている。

上記共有メモリ１３は、ＮＰＵモジュール１２と上位Ｃ
ＰＵ７０とによって共有されるバッファメモリとされ、
例えばＮＰＵモジュール１２に含まれるシリアル・コミ
ュニケーション・インタフェースによる受信データや送
信データの一時記憶領域などとして利用される。共有メ
モリ制御モジュール６は、共有メモリ１３をＮＰＵモジ
ュール１２にアクセスさせるかあるいは上位ＣＰＵ７０
にアクセスさせるかの調停制御を行う。

第１図には、上記ＮＰＵモジュール１２の詳細な構成が
示される。

ＮＰＵモジュール１２は、特に制限されないが、シリア
ル・コミュニケーション・インタフェース機能を備えた
汎用マイクロコンピュータとしての機能を備え、ＣＰＵ
Ｉを中心に、これによって制御されるＭＳＣＩ　　（マ
ルチ・プロトコル・シリアル・コミュニケーション・イ
ンタフェース）４やＡＳＣＩ／Ｃ３ｌＯ（調歩同期式シ
リアル・コミュニケーションインタフェース／クロック
同期式■／○ポート）５、そしてこのＭＳＣＩ４．ＡＳ
ＣＩ／Ｃ８Ｉ○５に対応して設けられたＤＭＡＣ（ダイ
レクト・メモリ・アクセス・コントローラ）３及びタイ
マ２が設けられ、それらがアドレスバス（２０ビツト）
２０Ａやデータバス（８ビツト）２０Ｄに結合される。

さらに、ＮＰＵモジュール１２と共有メモリ制御モジュ
ール６とＮＰＵ−ＡＳＩＣ６０の外部との間での情報の
やり取りを可能とするバス切換制御部７やアドレス信号
ＡＯ〜Ａ１９の外部出力を可能とするアドレスバッファ
８、ＮＰＵモジュール１２の内部又は外部の選択状態を
判別可能とするためアドレスＡＯ〜Ａ１９をデコードす
ることによってセレクト信号ＳＥＬを得るアドレスデコ
ーダ９が設けられる。上記バス切換制御部７には、アド
レスデコーダ９からのセレクト信号ＳＥＬ、ＣＰＵＩか
らのメモリイネーブル信号ＭＥや、　Ｉｌｏ　（インプ
ット・アウトプット）イネーブル信号ＩＯＥ、読込み指
示信号ＲＤ、書込み指示信号ＷＲ，バスアクノーリッジ
信号ＢＵＳＡＣＫなどが取り込まれるようになっている
。

次に、上記バス切換制御部７の詳細な構成について説明
する。

第３図には上記バス切換制御部７における主要部の詳細
な構成が示される。尚、第３図に示される論理回路はデ
ータバス２０Ｄの構成１ビツトに対応するものとされ、
実際には、同図に示される論理回路がデータバス２０Ｄ
のビット数（本実施例では８ビツト）に対応する数だけ
配置される。

４２はＮＰＵ−ＡＳ　ＩＣ６０におけるデータ入出力の
ための外部端子とされ、この外部端子４２には、２人力
オアゲート３２の一方の入力端子、トライステートバッ
ファ３６の入力端子、及びトライステートバッファ３９
の出力端子が共通接続される。ここでこのトライステー
トバッファ３９は、ＮＰＵモジュール１２と共有メモリ
制御モジュール６とで共有される出力バッファとされる
。

トライステートバッファ３９の前段には、２人力アンド
ゲート３８が配置され、さらにナントゲート３５，３７
が配置されており、これによりＮＰＵモジュール１２か
らの出力データはナントゲート３５．アンドゲート３８
．トライステートバッファ３９を介して外部送出可能と
され、共有メモリ制御モジュール６からの出力データは
、ナントゲート３７．アンドゲート３８．トライステー
トバッファ３９を介して外部送出可能とされる。また、
ＮＰＵモジュール１２から共有メモリ制御モジュール６
へのデータ伝達は、ナントゲート３５゜アンドゲート３
８．トライステートバッファ３９゜及びトライステート
バッファ３６を介することにより可能とされ、これとは
逆に共有メモリ制御モジュール６からＮＰＵモジュール
１２へのデータ伝達は、ナントゲート３７．アンドゲー
ト３８゜トライステートバッファ３９．及びオアゲート
３２を介することにより可能とされる。さらに、外部か
らＮＰＵモジュール１２へのデータ取り込みはオアゲー
ト３２を介して、また、外部がら共有メモリ制御モジュ
ール６へのデータ取り込みはトライステートバッファ３
６を介することによりそれぞれ可能とされる。

上記バスアクノーリッジ信号ＢＵＳＡＣＫは。

インバータ４９を介して２人カアンドゲート５１の一方
の入力端子に伝達され、ここで上記読込み指示信号ＲＤ
との論理積が得られるようになっている。この論理積出
力は後段のインバータ５２を介してオアゲート３２に入
力されるようになっており、この論理積出力状態によっ
て、ＮＰＵモジュール１２へのデータ伝達が制御される
。

また、上記バスアクノーリッジ信号ＢＵＳＡＣＫは、イ
ンバータ４６を介して２人カアントゲート４７の一方の
入力端子に伝達され、ここで、上記書込み指示信号ＷＲ
との論理積が得られるようになっている。この論理積出
力は、後段のインバータ４８を介して２人力ナンドゲー
ト４４の一方の入力端子、さらにはインバータ３３を介
してナントゲート３５に伝達される。

そして、上記セレクト信号ＳＥＬ、Ｉ１０イネーブル信
号ＩＯＥ、メモリイネーブル信号ＭＥ。

書込み指示信号ＷＲは、４人カアンドゲート４５に入力
され、ここでそれらの論理積が得られる。

この論理積出力は、ナントゲート４４に伝達されるとと
もに、後段のインバータ３４を介してナントゲート３７
に伝達される。

また、当該バス切換制御部７の、共有メモリ制御モジュ
ール６側には、間者を結合するラインのフローティング
を防止するためのクランプ用ＭＯＳＦＥＴ５１が設けら
れている。

次に、上記共有メモリ制御モジュール６の詳細な構成に
ついて第４図を参照しながら説明する。

共有メモリ制御モジュール６は、特に制限されないが、
ＮＰＵモジュール１２との間で情報をやり取りするため
の入出力回路２７、並びにシステムバス３０との間で情
報をやり取りするための入出力回路２９を有するととも
に、入出力回路２７゜２９を選択的に共有メモリ１３に
接続制御するバススイッチ回路３１、そしてこのバスス
イッチ回路３１の切り換え状態をＮＰＵモジュール１２
側からのアクセス要求及びシステムバス３０側からのア
クセス要求に従って調停制御する調停回路２８を備えて
なる。尚、図示されていないが、この共有メモリ制御モ
ジュール６には、外部からアクセス可能とされるレジス
タが内蔵されている。

次に、上記バス切換制御部７の作用について第５図を参
照しながら説明する。

インバータ５２の出力Ａ、インバータ４８の出力Ｂ、ア
ンドゲート４５の出力Ｃがそれぞれロウレベル（０）　
、ハイレベル（１）、ロウレベル（０）とされるとき、
ＮＰＵモジュール１２内のＣＰＵＩによる共有メモリ制
御モジュール６のアクセスが可能とされる。ここで、Ｃ
ＰＵＩがローカルバス２０のバス使用権を有している場
合に、バスアクノーリッジ信号ＢＵＳＡＣ，にはロウレ
ベルにネゲートされ、このとき読込み指示信号ＲＤがハ
イレベルにアサートされることによりアンドゲート５１
はロウレベルとされ、それによりインバータ５２の出力
状態Ａがロウレベルとされる。

また、上記読込み指示信号ＲＤがハイレベルの場合、書
込み指示信号はロウレベルとされるのでアンドゲート４
７の出力状態はロウレベルとされ、それによりインバー
タ４８の出力Ｂはハイレベルとされる。されに、セレク
ト信号ＳＥＬがロウレベル（内部選択を意味する）とさ
れ、Ｉ１０イネーブル信号ＩＯＥ、メモリイネーブル信
号ＭＥ。

書込み指示信号がハイレベルとされるとき、アンドゲー
ト４５の出力Ｃがロウレベルとされる。

上記アンドゲート４５の出力Ｃがロウレベルとされると
き、それがインバータ３４により反転されることにより
ナントゲート３７の一方の入力端子レベルはハイレベル
とされ、また上記インバータ４８の出力Ｂがハイレベル
とされるとき、それがインバータ３３により反転される
ことによりナントゲート３５の一方の入力端子レベルが
ロウレベルとされるので、当該ナントゲート３５の出力
はハイレベルとされ、さらにこのときナントゲート４４
の出力がハイレベルとされるので、インバータ４３の出
力がロウレベルとされ、それによりトライステートバッ
ファ３９がオン状態（データ通過可能状態）とされる。

このような状態において、共有メモリ制御モジュール６
の出力データはナントゲート３７．アントゲート３８．
トライステートバッファ３９．オアゲートバッファ３２
を介してＮＰＵモジュール１２へ伝達可能とされる。

つまり、ＮＰＵのジュール１２内ＣＰＵＩによる共有メ
モリ制御モジュール６からのデータ読込みが可能とされ
る。

また、インバータ５２の出力Ａ、インバータ４８の出力
Ｂ、アンドゲート４５の出力Ｃがそれぞれロウレベル（
０）、ハイレベル（１）、ハイレベル（１）とされると
き、ＮＰＵモジュール１２内ＣＰＵＩによる外部レジス
タ若しくはメモリへのデータ書込みが可能とされる。こ
こで、上記の信号状態においてセレクト信号ＳＥＬがハ
イレベルとされ（ＣＰ　Ｕ　１による外部選択を意味す
る）、さらに工／○イネーブル信号ＩＯＥ、メモリイネ
ーブル信号ＭＥ、書込み指示信号がハイレベルとされる
とき、アンド条件成立によりアンドゲート４５の出力Ｃ
がハイレベルとされる。

アンドゲート４５の出力Ｃがハイレベルとされ、さらに
インバータ４８の出力Ｂがハイレベルとされるとき、ナ
ントゲート４４の出力はナンド条件成立によりロウレベ
ルとされ、それによってインバータ４３の出力レベルが
ハイレベルとされるので、トライステートバッファ３９
はオフ状態（データ通過不能状態）とされ、外部へのデ
ータ送出が禁止される。この状態で、インバータ５２の
出力Ａがロウレベルとされる場合には、外部端子４２及
びオアゲート３２を介して外部からＮＰＵモジュール１
２内部へのデータ取り込みが可能とされる。つまり、Ｎ
ＰＵ−ＡＳ　ＩＣ６０の外部に配置されたローカルメモ
リ５０などからのデータ読込みが可能とされる。

次に、インバータ５２の出力Ａ、インバータ４８の出力
Ｂ、アンドゲート４５の出力Ｃがそれぞれハイレベル（
１）、ロウレベル（０）、ハイレベル（１）とされると
き、ＮＰＵモジュール１２内ＣＰＵＩから共有メモリ制
御モジュール６又は外部レジスタへのデータ書込みが可
能とされる。

ここで、読込み指示信号ＲＤがロウレベルにネゲートさ
れることによってアンドゲート５１の出力がロウレベル
とされ、それによりインバータ５２の出力Ａがハイレベ
ルとされる。また、読込み指示信号ＲＤがロウレベルに
ネゲートされるのと同時に書込み指示信号はハイレベル
にアサートされるので、アンドゲート４７の出力はハイ
レベルとされ、それによりインバータ４８の出力Ｂがロ
ウレベルとされる。尚、セレクト信号ＳＥＬ、Ｉ１０イ
ネーブル信号ＩＯＥ、メモリイネーブル信号ＭＥ、書込
み指示信号ＷＲがハイレベルとされることにより、アン
ドゲート４５の出力Ｃがハイレベルとされる。

上記インバータ５２の出力Ａがハイレベルとされるとき
、オアゲート３２を介してのＮＰＵモジュール１２内へ
のデータ取り込みは禁止される。

また、インバータ４８の出力Ｂがロウレベルのとき、そ
れがインバータ３３により反転されることによってナン
トゲート３５の一方の久方端子レベルがハイレベルとさ
れ、これによってナントゲート３５はＮＰＵモジュール
１２からのデータを出力可能状態とされる。さらに、ア
ンドゲート４５の出力Ｃがハイレベルとされるとき、そ
れがインバータ３４によって反転されることによってナ
ントゲート３７の一方の入力端子レベルはロウレベルと
され、それによってこのナントゲート３７の出力端子レ
ベルがハイレベルとされるので、アンドゲート３８は上
記ナントゲート３５がらのデータを出力可能状態とされ
る。そしてこのときナントゲート４４の出力がハイレベ
ルとされ、それがインバータ４３により反転されてトラ
イステートバッファ３９に入力されることによりこのト
ライステートバッファ３９がオン状態とされる。従って
このような状態において、ＮＰＵモジュール１２からの
出力データは、ナントゲート３５．アンドゲート３８．
トライステートバッファ４２及び外部端子４２を介して
外部出方可能とされる。また上記アンドゲート４５の出
力Ｃがハイレベルの場合、それがインバータ３４で反転
されてトライステートバッファ３６に伝達されることに
よりこのトライステートバッファ３４はオン状態とされ
、ナントゲート３５．アンドゲート３８．トライステー
トバッファ３９及び３６を介してＮＰＵモジュール１２
から共有メモリ制御モジュール６へのデータ伝達も可能
とされる。つまり、この状態においては、ＮＰＵモジュ
ール１２から共有メモリ制御モジュール６の内部レジス
タなどへのデータ書込み、若しくは外部端子４２を介し
てローカルメモリ５０などへのデータ書込みが可能とさ
れる。

次に、インバータ５２の出力Ａ、インバータ４８の出力
Ｂ、アンドゲート４５の出力Ｃがそれぞれハイレベル（
１）、ハイレベル（１）、ロウレベル（０）とされると
き、外部バスマスタ例えばｌ５ＤＮ用コントローラ４０
による共有メモリ制御モジュール６からのデータ読込み
が可能とされる。ここで、ｌ５ＤＮ用コントローラ４０
によってローカルバス２０のバス使用権が獲得されてい
る場合にはバスアクノーリッジ信号ＢＵＳＡＣＫはハイ
レベルにアサートされ、従ってこのときインバータ４９
の出力はロウレベルとされ、アンドゲート５１の出力は
ロウレベルとされ、それによってインバータ５２の出力
Ａはハイレベルとされる。また同様にインバータ４６の
出力がロウレベルとされ、アンドゲート４７の出力がロ
ウレベルとされることによってインバータ４８の出力Ｂ
がハイレベルとされる。データ読込みの場合、読込み指
示信号ＲＤがハイレベルにアサートされるのに対して書
込み指示信号はロウレベルにネゲートされるから、アン
ドゲート４５の出力Ｃはロウレベルとされる。

インバータ４８の出力Ｂがハイレベルとされると、それ
がインバータ３３により反転されることによりナントゲ
ート３５の一方の入力端子レベルはロウレベルとされ、
ＮＰＵモジュール１２から外部などへのデータ伝達がこ
のナントゲート３５において阻止されるとともに、当該
ナントゲート３５の出力がハイレベルに固定される。こ
のとき、アンドゲート４５のロウレベル出力がインバー
タ３４で反転されることによりナントゲート３７の一方
の入力端子レベルがハイレベルとされ、それにより、共
有メモリ制御モジュール６からの出力データがナントゲ
ート３７さらにはアンドゲート３８を介してトライステ
ートバッファ３９に伝達される。さらにこのとき、ナン
トゲート４４の出力がハイレベルとされ、それがインバ
ータ４３によって反転されて上記トライステートバッフ
ァ３９に伝達されることによって当該トライステートバ
ッファ３９がオン状態とさ九、それによって、上記共有
メモリ制御モジュール６からナントゲート３７及びアン
ドゲート３８を介して伝達されたデータが、トライステ
ートバッファ３９さらには外部端子４２を介して外部送
出可能とされる６つまり、ｌ５ＤＮ用コントローラ４０
などの外部バスマスタによる共有メモリ制御モジュール
６からのデータ読込みが可能とされる。尚、このときイ
ンバータ５２の出力Ａがハイレベルとされるので、上記
トライステートバッファ３９の出力はオアゲート３２を
通過することができず、それがＮＰＵモジュール１２に
伝達されることはない。

そしてインバータ５２の出力Ａ、インバータ４８の出力
Ｂ、アンドゲート４５の出力Ｃがともにハイレベル（１
）とされるとき、ｌ５ＤＮ用コントローラ４０などの外
部バスマスタから共有メモリ制御モジュール６へのデー
タ書込みが可能とされる。ここで、上記の信号状態にお
いて書込み指示信号がハイレベルにアサートされること
によりアンドゲート４５の出力Ｃがハイレベルとされる
。

アンドゲート４５の出力Ｃがハイレベルとされ。

それがインバータ３４により反転されてトライステート
バッファ３６に伝達されることによってこのトライステ
ートバッフ７３６がオン状態とされ、それによって、外
部端子４２を介して外部から取り込まれたデータがトラ
イステートバッファ３６を介して共有メモリ制御モジュ
ール６へ伝達可能とされる。つまり、ｌ５ＤＮ用コント
ローラなどの外部モジュールから共有メモリ制御モジュ
ール６の内部レジスタなどへのデータ書込みが可能とさ
れる。このとき、ナントゲート４４の出方がロウレベル
とされ、それがインバータ４３によって反転されてトラ
イステートバッファ３９に伝達されることがら、当該ト
ライステートバッファ６はオフ状態とされ、上記データ
書込みに悪影響を与えることはない。

本実施例によれば以下の作用効果がある。

（１）コア論理部とされるＮＰＵモジュール１２と、ユ
ーザカスタム論理部とされる共有メモリ制御モジュール
６とで、出力バッファとしてのトライステートバッフ７
３９が共有されるため、ＮＰＵモジュール−１２に共有
メモリ制御モジュール６を追加することによってＮＰＵ
−ＡＳＩＣ６０を形成する場合において、ＮＰＵモジュ
ール１２と共有メモリ制御モジュール６とで個別的に出
力バッファを備えるのに比してチップ面積の増大を抑え
ることができる。尚、出力バッファは、バス駆動能力が
重視されることからその構成素子としては比較的大きな
ものを採用せざるを得ないため。

上記のようにトライステートバッファ３９を共有するこ
とは、チップ面積の増大を抑える上で効果的とされる。

（２）また同様に、ＮＰＵモジュール１２と、共有メモ
リ制御モジュール６とで外部端子４２力１共有されこと
は、上記ＮＰＵ−ＡＳ　ＩＣ６０の外部端子数の増大を
防げる点で有利とされる。

（３）バス切換制御部７において、共有メモリ制御モジ
ュール６との結合部側に、両者を結合するラインのフロ
ーティング状態を防止するためのクランプ用ＭＯ５ＦＥ
Ｔ５１が設けられているため、共有メモリ制御モジュー
ル６などのユーザカスタム論理部を設計する際に、上記
ラインのフローティング防止回路を個別的に設ける必要
がなし１ので有利とされる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれしこ限定されるもの
ではなく、その要旨を逸脱しな（λ範囲において種々変
更することができる。

例えば上記実施例ではＮＰＵモジュール、共有メモリ制
御モジュールを含むＡＳＩＣを一例としたが、本発明は
それに限定されず、汎用マイクロコンピュータとその他
の周辺コントローラ、さらには、専用プロセッサなどと
いうように、半導体集積回路全体に要求される機能に応
じて構成モジュールを適宜に変更することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となったＮＰＵに適用した場合について説明
したが、本発明はそれに限定されるものではなく、汎用
マイクロコンピュータや専用プロセッサ、そして周辺コ
ントローラなどにも適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、コア論理部とユーザカスタム論理部とで出力
バッファを共有するようにしているので、コア論理部に
ユーザカスタム論理部を追加して新たな半導体集積回路
が形成されるとき、そのチップ面積の増大を抑えること
ができる。また、このように共有される出力バッファを
含む制御部を設けてコア論理部とユーザカスタム論理部
とで外部端子を共有することにより、外部端子数の増大
を抑えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＮＰＵモジュールの
構成ブロック図、 第２図は本発明の一実施例に係るＮＰＵ−ＡＳＩＣを用
いた通信制御システムのブロック図、第３図は上記ＮＰ
Ｕモジュールに含まれるバス切換制御部の詳細な論理回
路図。 第４図は上記ＮＰＵに含まれる共有メモリ制御モジュー
ルの構成ブロック図。 第５図は上記バス制御部の動作説明図である。 １・・・ＣＰＵ、６・・・共有メモリ制御モジュール、
７・・・バス切換制御部、１２・・・ＮＰＵモジュール
、１３・・・共有メモリ、２０・・・ローカルバス、３
９・・・トライステートバッファ、４０・・・ｌ５ＤＮ
用コントローラ、５０・・・ローカルメモリ、５１・・
・クランプ用ＭＯ５ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、一つの半導体基板に、コア論理部とユーザカスタム
   論理部とが含まれて成る半導体集積回路において、上記
   コア論理部と上記ユーザ論理部とで共有される出力バッ
   ファを含み、かつ、上記コア論理部とユーザカスタム論
   理部と外部との間でのデータのやり取りを可能とする制
   御回路を設け、この制御回路を介することにより、上記
   コア論理部とユーザカスタム論理部とで外部端子を共有
   させるようにして成ることを特徴とする半導体集積回路
   。 ２、上記制御回路における、上記ユーザカスタム論理部
   との結合部側には、両者を結合するラインのフローティ
   ング状態を防止するためのクランプ用ＭＯＳＦＥＴが設
   けられて成る請求項１記載の半導体集積回路。 ３、上記コア論理部はマイクロコンピュータとされ、上
   記ユーザカスタム論理部は、当該マイクロコンピュータ
   を利用するシステムに応じて個別的に設計され、若しく
   は個別的な機能が設定されるモジュールとされる請求項
   １又は２記載の半導体集積回路。