JPH04206570A - Ｅｃｌ信号又はｔｔｌ信号とコンパチブルな半導体ゲートアレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体ゲートアレイ装置に関し、例えば、
ゲートアレイ等のようなセミカスタムＬＳＩに利用して
有効な技術に関するものである。

〔従来の技術〕

ゲートアレイに関しては、日経マグロウヒル社発行「日
経エレクトロニクスＪ　　１９８８５年、６月３日号９
頁１５１〜頁１７７があり、ゲートアレイ等に用いられ
るＢｉ−ＣＭＯ５回路に関しては、雑誌「ブイ・エル・
ニス・アイ　デザイン（ＶＬＳＩ　　ＤＥＳＩＧＮ）Ｊ
１９８４年８月号頁９８〜頁１００がある。

〔発明が解決しようとする課題〕

ゲートアレイ等の半導体ゲートアレイ装置は、一般的に
少量多品種になる。そのため、半導体装置の製造メーカ
ーは、ユーザーのさまざまな要求に対応するために、複
数のゲートを作り込んだゲートアレイ用のペースチップ
を用意する。製造メーカーは、ユーザの要求する回路を
上記ペースチップ上に実現するため、ユーザーの回路を
作るための複数のフォトマスクを形成し、そのマスクを
用いてペースチップ上のゲート間の配線を作ることによ
って、ユーザーの要求するゲートアレイを作成する。　
したがって、１つのペースチップは、相いに異なる機能
を有する複数の半導体装置を作成するために、利用され
る。

本願発明者らは、ゲートアレイ自体の汎用性をさらに高
める為、ゲートアレイの入出力インターフェイス（入出
力可能な信号レベル）を複数の中から選択できる様にす
る技術を検討してきた。

入出力インターフアイスの部分は、ＴＴＬインターフェ
イス及び、ＥＣＬインターフェイスがあり、上記ＥＣＬ
インターフェイスにおいては、出力信号が温度依存性を
有する１０Ｋ仕様のインターフェイスと温度依存性を持
たない１００Ｋ仕様のインターフェイスとの２通りを用
意する必要がある。したがって、上記インターフェイス
に対応できる様に、ゲートアレイの入出力バッファを設
計する必要があることがわかった。

そこで、本ｊ１１発明者らは、入出力インターフ工′イ
スに汎用性を持たせ、かつ、効率的な人出力バッファの
レイアウトを検討し、本発明をなすに至った。

この発明の目的は、入出力インターフアイスの選択の自
由度を大きくした半導体ゲートアレイ装置を提供するこ
とにある。

この発明の他の目的は、高速化と回路の簡素化を実現し
たレベル変換回路を備えた半導体ゲートアレイ装置を提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

本発明に従うゲートアレイの入力バッファ部は、ＴＴＬ
レベルの入力信号をＥＣＬレベルの信号に変換する第１
入力段と、ＥＣＬレベルの信号を受けてＥＣＬレベルの
出力信号を発生するところの第２入力段と、入力インタ
ーフェイスの仕様に応じて上記第１又は第２入力段と択
一的に接続されるべき出力段とを有する。上記出力段は
、たとえば、ＥＣＬ回路を含むバッファ回路と上記バッ
ファ回路の出力信号（ＥＣＬレベル）をＣＭＯＳレベル
などのＥＣＬレベルと異なる信号レベルに変換するため
のレベル変換回路を含む。

一方、出力バッファ回路部は、内部回路の出力を受ける
入力段と、上記入力段から出力されるＥＣＬレベルの出
力信号をＴＴＬレベルに変換し出力する第１出力段及び
上記入力段から出力されるＥＣＬレベルの出力信号を受
けてＥＣＬレベルの出力信号を出力する第２出力段を含
む。上記入力段は、内部回路から出力された、ＣＭＯＳ
レベルの様な出力信号をＥＣＬレベルに変換するレベル
変換回路を含み、このレベル変換回路の出力は、出力イ
ンターフェイスの仕様に応じ、択一的に第１出力段の入
力又は第２出力段のいずれかに接続される。ＥＣＬイン
ターフェイスにおける１０Ｋ仕様の出力信号及び１００
に仕様の出力信号を選択する為、１つの抵抗素子の両端
と中間部とにコンタクト部を形成可能にして、２種類の
抵抗値を得ることができるようにする。そして、上記抵
抗素子がＥＣＬレベルの出力信号を受ける差動トラ　″
ンジスタのコレクタに設けられた負荷抵抗素子と、上記
差動トランジスタの共通エミッタに設けられる定電流源
のエミッタ抵抗素子及び上記定電流源に供給される定電
圧を形成する電源回路の混炭特性を決定する抵抗素子を
構成するために利用される。

そして、その抵抗筐が１０Ｋ仕様と１００に仕様とで変
更できる様にされる。

また、１００に仕様に対応する場合、温度補償回路が、
上記差動トランジスタの両コレクタ間に接続可能にされ
る。

上記出力バッファ部において、ＥＣＬ信号とそれに対応
した基準電圧とを受ける差動トランジスタのコレクタ負
荷抵抗が、出力仕様に応じてＥＣＬ出力回路に対応した
接地電位又はＴＴＬ出力回路に対応した正の電源電圧に
接続され、このレベル変換回路の出力信号に応じてＥＣ
Ｌ出力回路又はＴＴＬ出力回路を選択的に接続させる。

上記入力バッファ部のレベル変換回路は、互いに逆相に
されたＥＣＬレベルの信号をそのケートに受ける一対の
ＰチャンネルＭＯＳＦＥＴと、上記一対のＰチャンネル
ＭＯＳＦＥＴのうち一方のＰチャンネルＭＯＳＦＥＴの
ドレインからの出力を受ける電流ミラー形態にされた一
対のＮチャンネル入力及び出力ＭＯＳＦＥＴＳと、上記
Ｎチャンネル出力ＭＯＳＦＥＴのソースから出力される
信号及び上記他方のＰチャンネルＭＯＳＦＥＴのドレイ
ンから出力される信号によって駆動されるトーテンポー
ル型プッシュプルバイポーラ出力トランジスタを含む。

上記入力バッファ部の第１入力段（ＴＴＬ入力バッファ
）を通した入力信号及び／又はレベル変換回路によりＥ
ＣＬレベルからＴＴＬレベルに変換された信号を受ける
第１の内部ゲート回路と上記入カバソファ部の第２入力
段（ＥＣＬＣ六人ソファ）を通した入力信号及び／又は
レベル変換回路により、ＴＴＬレベルからＥＣＬレベル
にレベ”ル変換された信号を受ける第２の内部ゲート回
路のうち、上記ＴＴＬ入力信号とＥＣＬ入力信号の両信
号を受ける内部論理回路は、ＴＴＬ入力信号がクリティ
カルパスになっているときには第１の内部ゲートに構成
し、ＥＣＬ入力信号がクリティカルパスになっていると
きには第２の内部ゲートに構成する。

〔作　用〕

上記した手段によれば、１つの半導体ゲートアレイ装置
において、ユーザーの仕様に応じたＴＴＬ又はＥＣＬの
いずれか一方又は両方の入力インターフェイスの選択が
できる。さらにＥＣＬの出力インターフェイスにおいて
は、抵抗素子を実質的に増加させることなく、温度依存
性を持つ１０Ｋ又は温度依存性を持たない１００に仕様
を選択できる。

また、ＥＣＬ信号とそれに対応した基準電圧とを受ける
差動トランジスタのコレクタ負荷抵抗を、出力仕様に応
じてＥＣＬ出力回路に対応した接地電位又はＴＴＬ出力
回路に対応した正の電源電圧に接続することにより、同
じ差動回路によりＥＣＬレベルとＴＴＬレベルの出力信
号を選択的に形成することができる。

また、一対のＰチャンネルＭＯ９ＦＥＴのうち一方のＰ
チャンネルＭＯ８ＦＥＴのドレイン出力を受ける電流ミ
ラー形態にされた出力側ＭＯＳＦＥＴと、他方のＰチャ
ンネルＭＯＳＦＥＴとによりカスケード接続されたトー
テンポール型プッシュプル出力トランジスタを駆動する
ことより、レベル変換動作と駆動動作とが共用できるか
ら回路の簡素化、レイアウト面積の低減と、高速化が可
能になる。

ＴＴＬ入力とＥＣＬ入力とが混在させつつ、クリティカ
ルパスに応じて論理回路がＴＴＬ側又はＥＣＬ側に配置
されるから高速化を実現できる。

〔実施例〕

第１図は、この発明に係る半導体ゲートアレイ装置にお
ける入力インターフェイス部の一実施例の具体的回路図
を示している。同図の回路素子は、特に制限されないが
、公知のＢｉ−ＣＭＯ５技術によって、単結晶シリコン
のような１個の半導体基板上において形成される。同図
において、ＰチャンネルＭＯＳＦＥＴは、そのチャンネ
ル部分（バックゲート）部に矢印が付加されることによ
って、ＮチャンネルＭＯＳＦＥＴと区別される。

このことは、以下の他の回路図においても同様である。

この実施例の半導体ゲートアレイ装置においては、入力
インターフェイスの自由度を大きくするために、ＴＴＬ
用入力インターフエイスとして第１入力段としてのＴＴ
Ｌ／ＥＣＬレベル変換入力段１００が設けられ、ＥＣＬ
用入力インターフエイスとして第２入力段としてのＥＣ
Ｌ入力段２００が設けられる。

ＴＴＬ／ＥＣＬレベル変換段１００は、ＴＴＬ入力段と
ＥＣＬレベルの出力信号を形成するレベル変換段から構
成される。ＴＴＬ入力段は、ショットキーダイオードＳ
ＤＩと、抵抗Ｒ１から構成される。ショットキーダイオ
ードＳＤＩは、入力信号のアンダーシュートに対してレ
ベルクランプ作用を行なう。上記ＴＴＬ入力段の出力信
号は、ＮＰＮ　トランジスタＴＯのベースに供給される
。

このトランジスタＴＯのコレクタ抵抗Ｒ２と、上記抵抗
Ｒ１には、正の電源電圧Ｖ　ｃ　ｃが供給される。

このトランジスタＴＯのエミッタには、ＥＣＬレベルの
信号に変換するため、レベルシフト用ダイオードＤ１、
抵抗Ｒ３及び定電流源を構成するトランジスタＴ１、そ
のエミッタ抵抗Ｒ４が直接に接続される。また、ダイオ
ードＤ１と抵抗Ｒ３の接続点とＥＣＬレベルの基準電位
である接地電位点との間に、ダイオードＤ２及びショッ
トキーダイオードＤ３が設けられる。上記定電流トラン
ジスタＴ１のベースにはＥＣＬ用定電圧ＶＣ８が供給さ
れる。そして、トランジスタＴ１のコレクタに接続され
た端子Ｔからレベル変換されたＥＣＬ信号が出力される
。上記レベル変換されたＥＣＬレベルが、正の電源電圧
Ｖｃｃの変動によって変動するのを防止するために、Ｅ
ＣＬレベルと同様な接地電位を基準にしたレベルリッミ
ンクとしてのダイオードＤ２、ショットキーダイオード
ＳＤ３′が設けられている。これにより、後述するスル
ーバッファにおけるレベルマージンを充分に確保するこ
とができる。

ＥＣＬ入カ段２００は、ショットキーダイオードＳＤ４
と、それに並列形態に接続された抵抗Ｒ５及びＥＣＬ入
力信号経路に直列に挿入される抵抗Ｒ６とから構成され
る。

この実施例では、上記２つの入力段を半導体ゲートアレ
イ装置の１つの外部入力端子に対応じて作り込むもので
ある。上記の一対の入力段に対応じて共通に設けられる
バッファ回路３００と、ＥＣＬレベルの信号をＢＣＬレ
ベル（ＣＭＯＳレベル）に変換するレベル変換回路４０
０を含む共通後段回路５００が共通に設けられる。バッ
ファ回路３００は、基本的にはＥＣＬ回路から構成され
る。すなわち、差動トランジスタＴ４のベースには、入
力トランジスタＴ２と、そのエミッタに設けられた定電
流源としてのＭＯＳＦＥＴＱＩとからなるエミッタフォ
ロワ回路を介して入力信号が供給される。特に制限され
ないが、上記定電圧ＶＣ８を受けるトランジスタＴ６と
エミッタ抵抗Ｒ１０からなる定電流源により形成された
定電流を抵抗Ｒ９に流すことによって基準電圧ＶＢＢを
形成し、この基準電圧ＶＢＢを上記同様な構成とされた
入力トランジスタＴ３と定電流源としてのＭＯＳＦＥＴ
Ｑ２からなるエミッタフォロワ回路を介して差動トラン
ジスタＴ５のベースに供給する。

上記差動トランジスタＴ４．Ｔ５のエミッタには、定電
流トランジスタＴ７とエミッタ抵抗Ｒ１１からなる定電
流源が設けられる。上記定電流源を構成するトランジス
タＴ６．Ｔ７のベース及びＭＯＳＦＥＴＱＩ、Ｑ２のゲ
ートには、定電圧ＶＣ５が共通に供給される。

上記差動トランジスタＴ４．Ｔ５のコレクタには負荷抵
抗Ｒ７，Ｒ８が設けられる。差動トランジスタＴ４．Ｔ
５のコレクタ出力は、出力トランジスタＴ８．Ｔ９とエ
ミッタ抵抗Ｒ１２，Ｒ１３からなるエミッタフォロワ出
力回路を介して、次のレベル変換回路４００に供給され
る。

レベル変換回路４００は、上記ＥＣＬレベルの信号をＣ
ＭＯＳレベル、又はＢＣＬ　（Ｂ　ｉ　−ＣＭＯ８−複
合ゲート）レベルに変換する。すなわち、この実施例で
は、特に制限されないが、後述される様に内部論理ゲー
ト回路は、高集積化と低消費電力化を図りつつ、高速化
が可能なりｉ−ＣＭＯ８回路により構成する。レベル変
換回路４００は、レベル増幅段回路４０１により構成さ
れる。上記バッファ回路３００により形成された相補信
号は、Ｐチャンネル増幅ＭＯＳＦＥＴＱ３とＱ４のそれ
ぞれのゲートに供給される。上記一方の増幅ＭＯＳＦＥ
ＴＱ３のドレインは、電流ミラー形態のＮチャンネル入
力及び出力ＭＯＳＦＥＴＱ５及びＱ６の内の入力ＭＯＳ
ＦＥＴＱ５のドレインに結合される。一方、出力ＭＯＳ
ＦＥＴＱ６のドレインは上記他方の増幅ＭＯＳＦＥＴＱ
４のドレインに接続され、その接続点から増幅出力信号
が次段の出力回路４０１の入力に供給される。

例えば、トランジスタＴ８のエミッタ出力がＥＣＬレベ
ルのローレベルとされ、トランジスタＴａのエミッタ出
力をＥＣＬレベルのハイレベルとされる場合、ＭＯＳＦ
ＥＴＱ３に流れる電流がＭＯＳＦＥＴＱ４に流れる電流
より相対的に大きくされる。この場合には、上記ＭＯＳ
ＦＥＴＱ３により形成されたドレイン電流に応じて電流
ミラー形態のＮチャンネルＭｏ５ＦＥＴＱ５．Ｑ６とに
も大きな電流が流れる。したがって、ＰチャンネルＭｏ
５ＦＥＴＱ４とＮチャンネルＭｏ３ＦＥＴＱ６とが相補
的に動作させられる。したがって、共通接続されたドレ
インから出力されるべき出力信号はそのコンダクタンス
比に対応したほぼ負の電源電圧ｖ０のようなロウレベル
の出力信号とされる。逆に、ＭＯＳＦＥＴＱ４に流れる
電流がＭＯＳＦＥＴＱ３に流れる電流より相対的に大き
くされると、はぼ回路の接地電位のようなハイレベルの
信号が形成される。

この実施例では、出力電流を大きくするために、言い換
えるならば、その出力に結合されるＣＭＯ８回路等の入
力容量や配線容量等からなる負荷容量を高速に駆動する
ために、バイポーラＣＭＯＳ論理回路（ＢＣＬ）よりな
るＢＣＬ出力回路４０”２が設けられる。上記レベル変
換出力は、ＰチャンネルＭｏ５ＦＥＴＱ７とＮチー？７
ネ＃ＭＯＳＦＥＴＱ８のゲートに供給される。Ｐチャン
ネルＭＯＳＦＥＴＱ７のドレインは、一方においてハイ
レベルの出力信号を形成するための出力トランジスタＴ
１０のベースに結合される。上記出力トランジスタＴ１
０のベースとエミッタとの間にはベース電荷引き抜きの
ための抵抗Ｒ１４が設けられる。ＮチャンネルＭＯＳＦ
ＥＴＱ８のドレインが出力端子Ｏに接続され、そのソー
スがロウレベルの出力信号を形成する出力トランジスタ
Ｔｌｌのベースに結合される。出力トランジスタＴｌｌ
のベースとエミッタとの間には、ベース電荷引き抜き用
抵抗Ｒ１５が設けられる。図の様にトランジスタＴｌｌ
のエミッタは負の電源電圧ｖ０に結合される。

この実施例においては、上記のようにＴＴＬレベル用の
第１入力段１００と、ＥＣＬレベル用の第２入力段２０
０が用意されているため、ユーザーの仕様に応じてＴＴ
Ｌ入カイカインターフェイスＥＣＬ入カイカインターフ
ェイスずれにも適用できる。例えば、ＴＴＬ入カイカイ
ンターフェイスるときには、同図に実線で示したように
、ＴＴＬ／Ｅ　ＣＬ変換段１００の出力端子Ｔと、バッ
ファ回路３００の入力端子ＩＮとを接続する。また、Ｅ
ＣＬ入カイカインターフェイスるときには、同図に点線
で示したようにＥＣＬ入力段２００の出力端子Ｅと、上
記バッファ回路３００の入力端子ＩＮとを接続する。同
様に、外部端子Ｐは、ＴＴＬインターフェイスの場合、
実線で示される様にＴＴＬ／ＥＣＬ変換回路１００の入
力に結合され、ＥＣＬインターフェイスの場合、点線で
示される様に、ＥＣＬ入カ段２００の入力に結合される
。

この場合、内部ゲート回路としては、ＴＴＬ用の正電圧
Ｖ。０と回路の接地電位ＧＮＤにより動作するＢＣＬ回
路を利用することもできる。しかし、ＥＣＬ用のインタ
ーフェイスのために負電圧Ｖ。

を用いるものであるため、Ｐ型の半導体基板には負電圧
ｖ０のようなバイアス電圧が印加される。

このため、ＮチャンネルＭＯＳＦＥＴのバックゲート部
に低い電圧が供給される結果となり、その耐圧が厳しく
なり、ＮチャンネルＭＯＳＦＥＴの耐圧に格別な配慮を
行う必要がある。したがって、ＴＴＬ／ＥＣＬの両イン
ターフェイスを持つ半導体ゲートアレイ装置では、第７
図に示される様に内部ゲートを負電圧ｖ、ｌｌとＧＮＤ
との間で動作するＢＣＬ回路の様に構成すると、このよ
うなＮチャンネルＭＯＳＦＥＴの耐圧に対して格別の配
慮が不要になるものである。

第２図は、上記ＥＣＬ回路に用いられる電源回路の一実
施例の回路図を示している。この実施例の電源回路５０
２は、いわゆる１００にタイプのＥＣＬ回路に用いられ
る電源回路と同様であり抵抗Ｒ１６とＲ１７及びＲ１７
とＲ１９との比を適当に設定することによって、定電圧
ＶＣ８の温度特性を相殺させるようにするものである。

なお、上記回路５０２において、トランジスタＴ１４と
トランジスタＴ１６のベース、エミッタ間電圧は等しい
ものとする。このような抵抗比等の設定によって、定電
圧ｖＣ８が電源及び温度依存性を持たないようにするこ
とができる。この電源回路５０２は、次に説明する出力
回路の温度特性を決定するためにも利用される。

第３図は、ＥＣＬ出力回路の一実施例の回路図を示して
いる。この実施例のＥＣＬ回路は、上記のようなりＣＬ
構成の内部論理回路により形成された出力信号をＥＣＬ
レベルの信号とするために、出力回路の前段にＢ　ＣＬ
／Ｅ　ＣＬレベル変換回路６００が設けられる。このレ
ベル変換回路６００は、入力信号ＩＮを受けるＰチャン
ネルＭＯＳＦＥＴＱ１０とＮチャンネルＭＯＳＦＥＴＱ
ＩＩに、ＮチャンネルＭＯＳＦＥＴＱ１２を直列接続し
、更に、スピードアップコンデンサの働きをする容量素
子Ｔ２０を上記ＭＯＳＦＥＴＱ１２と並列接続に接続し
ている。上記ＭＯ８ＦＥＴＱ１０，Ｑ１１を含むＣＭＯ
５回路の出力部にダイオードＤ５と抵抗Ｒ２１を接続し
、エミッタフォロワ出力トランジスタＴ２１を通してＥ
ＣＬレベルの出力信号を形成する。出力トランジスタＴ
２１のエミッタは、定電流源としてのＭＯＳＦＥＴＱ１
３に′接続される。上記のような定電流源として動作さ
せられるＭＯＳＦＥＴＱ１２．Ｑ１３のゲートは、定常
的に接地電位点ＧＮＤに接続されている。

この実施例では、特に制限されないが、上記出力信号は
抵抗Ｒ２２を通して端子ｅに出力される。

たとえば、第２図の電源回路から出力され基準電圧ＶＢ
Ｂが端子ｆには供給され、ＥＣＬ差動トランジスタＴ２
２とＴ２３のベースに対応した端子りとｇとの間で選択
的に接続される。すなわち。

これらの端子の接続の組み合わせにより、言い換えるな
らば、トランジスタＴ２２とＴ２３のそれぞれのベース
に、上記レベル変換された入力信号と基準電圧ＶＢＢを
選択的に供給することによって、ＥＣＬ出力回路６０１
がスルーバッファ（非反転バッファ）として動作するか
、反転バッファとして動作するかの切り換えが可能にな
る。

また、この実施例の出力回路６０１では、出力レベルと
して温度依存性を持たない１００Ｋ仕様にするか、一定
の温度依存性を持つ１０Ｋ仕様にするかの選択機能が設
けられる。

すなわち、差動トランジスタＴ２２．Ｔ２３のそれぞれ
のコレクタは、コレクタ負荷抵抗Ｒ２３゜Ｒ２４に結合
され、それぞれのエミッタは（定電圧ＶＣ８がそのベー
スに供給され、エミッタ抵抗Ｒ２５がそのエミッタに設
けられた）定電流トランジスタＴ２４に結合される。上
記トランジスタＴ２３のコレクタは、特に制限されない
が、ＥＣＬ出力回路７０２とされるオープンエミッタ構
成の出力トランジスタＴ２５のベースに接続される。

この実施例では、前記のように１０Ｋタイプ又は１００
Ｋタイプの出力回路を選択的に得るようにするため、温
度補償用のダイオードＤ６．Ｄ７（温度補償回路６０３
）上記差動トランジスタＴ２２とＴ２３のそれぞれのコ
レクタ間に用意されている。

例えば、１００に仕様の出力回路を得る場合、接続端ｊ
及びｋが接続されて、温度補償回路６０３が差動トラン
ジスタＴ２２とＴ２３のコレクタ間に接続される。また
、前記第２図の電源回路５０２は、出力定電圧ＶＣ８が
温度依存性を持たないようにされる。これに対して、１
０Ｋ仕様の出力回路を得る場合、上記端子ｊ及びｋの結
線が行われない。また第２図の電源回路５０２の抵抗Ｒ
２０の抵抗箪が変えられて、定電圧ＶＣ５に一定の温度
依存性が持たせられる。さらにコレクタ負荷抵抗Ｒ２３
，Ｒ２４及びエミッタ抵抗Ｒ２５の抵抗値が変えられる
。

上記１００に仕様と１０Ｋ仕様とのそれぞれの各抵抗値
は、例えば次の表−１のように決められる。

表　　−１ 上記１０に仕様と１００に仕様に応じてそれぞれの抵抗
値を持つように二種類の抵抗素子を作り込むのでは１回
路の素子数が多くなる。

第４図（ａ）は、上記抵抗素子の一実施例のパターンを
示している。また、第４図（ｂ）は、第４図（ａ）のｂ
−ｂ−に沿う断面図を示している。上記表−１に示され
た各抵抗素子は、２つの抵抗値を持つ。例えば抵抗Ｒ２
０は、１００に仕様の時、２００Ωの値を持つような長
さＲ２の抵抗素子とされる。すなわち、図中のコンタク
トＣ１及びＣ２が利用される。しかし、１０Ｋ仕様とす
るために１９０Ωの抵抗素子として利用されるとき上記
抵抗Ｒ２０はその抵抗値に対応じて中間点にコンタクト
Ｃ３が設けられて、上記１９０Ωに対応した長さＬｌの
抵抗素子として利用される。すなわち、図中のコンタク
トＣ１及びＣ３が利用される。

この場合、コンタクトＣ２は設けられない。

第４図（ｂ）に示される様に、抵抗素子はＮ−ウェル領
域（Ｎ−Ｗｅｌｌ）内に設けられたＰ＋型抵抗層Ｒで形
成されている。上記Ｎ−Ｗｅｌｌは、Ｐ型シリコン基板
（Ｐ　　５ｕｂ）　　上に形成されたＮ型エピタキシャ
ル層にＮ型不純物を導入することによって形成される。

また、素子分離領域Ｌ１及びＲ２は、Ｓｉｎｇからなり
、ローカル、オキサイプ−ジョン、オフ。シリコン（Ｌ
ＯＧＯ５）法によって形成される。この様に抵抗層Ｒが
Ｐ１型の半導体領域で形成されることによって、上記の
様な抵抗値の変更が簡単に実施できる様になる。尚、Ｗ
ｌ、Ｗ２はたとえばアルミニュームＡＱの配線層を示し
ている。Ｃ３で示される部分が利用される時は、その部
分の５ｉＯｚ膜がエツチングで除去されることによって
露出されたＰ＋抵抵抗層軸、アルミニュームなどの配線
が接続される。この場合、コンタクトＣ２は設けられな
い。このことは、他の抵抗素子Ｒ２３，Ｒ２４及びＲ２
５においても同様である。第４図（ｃ）は、第３図のＥ
ＣＬ出カバッファ回路６０１を１００に仕様とした場合
のレイアウト図を示し、第４図（ｄ）は、第３図のＥＣ
Ｌ出力回路６０１を１０Ｋ仕様とする場合のレイアウト
図を示している。尚、図中において、Ｃ，Ｂ及びＥは、
バイポーラトランジスタ（Ｔ２２、Ｔ２３．Ｔ２４）の
コレクタ、ベース及びエミッタをそれぞれ示す。又、図
中において、第３図と同様な参照符号は同一のものを示
していると見なされる。この様に、抵抗Ｒ２３，Ｒ２４
及びＲ２５は第４図（Ｃ）においては、コンタクトＣ１
及びＣ２が利用されて、１００Ｋ仕様の抵抗値とされて
おり、第４図（ｄ）においては、コンタクトＣ１及びＣ
３が利用されて、１０に仕様の抵抗値とされる。このよ
うな構成を取ることによって、実質的な抵抗素子を増加
させることなく、上記１０に仕様と１００に仕様からな
る二種類の出力特性を持つ回路をその結線の変更、言い
換えるならば、配線パターンのマスク変更のみにより実
現できるものである。言い換えるならば、回路の大半を
共通に用いつつ、顧客用の配線フォトマスクにより１０
Ｋ仕様と１００に仕様との２つの出力インターフェイス
を選択することが可能になる。

第５図は、この発明に係る半導体ゲートアレイ装置にお
ける入力インターフェイス部の他の一実施例の具体的回
路図を示している。

第１図のＴＴＬレベル／ＥＣＬレベル変換及びＥＣＬレ
ベル／ＢＣＬレベル変換を行なう半導体ゲートアレイ装
置においては、入カバソファ部の回路段数が多くなり、
それによって、動作速度が遅くなってしまうと考えられ
る。これを解決するためには、ＥＣＬレベル／ＢＣＬレ
ベル変換回路４００によって、レベル増幅段４０１が、
直接ト−テンボール型プッシュプル出力回路Ｔ１０．Ｔ
１１を駆動するようにすると、回路段数が少なくできる
。すなわち、第１図との比較でいうと、駆動段を構成す
るＣＭＯ５構成のＰチャンネルＭＯＳＦＥＴＱ７のゲー
トが、上記増幅ＭＯＳＦＥＴＱ４のドレインに結合され
るのに代えて直接に／くッファ回路３００のバイポーラ
トランジスタＴ９のエミッタに結合される。そして、駆
動段を構成するＣＭＯ５構成のＮチャンネルＭＯＳＦＥ
ＴＱ８が、ＭＯ８ＦＥＴＱ６に代えてＭＯＳＦＥＴＱ５
と電流ミラー形態にされる。逆にいうと、上記ＭＯＳＦ
ＥＴＱ７とＱ８においてＭＯＳＦＥＴＱ７の作用が増幅
ＭＯＳＦＥＴＱ４で行なわれ、ＭＯＳＦＥＴＱ８の作用
が電流ミラーＭＯＳＦＥＴＱ６により行われるようにす
るものであってもよい。ただし、このように増幅ＭＯＳ
ＦＥＴＱ４とＱ６で、トランジスタＴ１０やＴｌｌを直
接駆動する場合でもトランジスタＴ１０，Ｔｌｌのベー
ス電荷引き抜き用の抵抗Ｒ１４，Ｒ１５が設けられる。

　　この構成では、上記のようにＭＯＳＦＥＴの数を減
らすことができるとともに、上記駆動段を省略できるか
ら、その分信号伝達経路が短くなり高速化が可能になる
。特に、半導体ゲートアレイ装置の上記ＴＴＬ／ＥＣＬ
入力インターフエイスは、上記入力ＴＴＬレベル変換部
１００、ノくッファ回路３００及びＢＣＬレベル変換部
４００のように多段構成になるから、第５図の様に回路
段数の削減されたレベル変換回路４００の持つ意義が大
きくなる。

第６図は、出力回路の一実施例の回路図を示している。

上記のようなＴＴＬ／ＥＣＬレベルの入力インターフェ
イスを持つ半導体ゲートアレイ装置では、ＴＴＬ／ＥＣ
Ｌレベルの出力インターフェイスを用意することが必要
である。この実施例では、簡単な構成により、上記２つ
の出力インターフェイスを選択できるようにするため、
次の構成にされる。

特に制限されないが、内部ゲート回路により形成された
出力すべきＢＣＬレベル又はＣＭＯＳレベル信号は、前
記第３図と同様なりＣＬ／ＥＣＬレベル変換回路６００
によりＥＣＬレベルに変換される。このＥＣＬレベル信
号は、差動トランジスタＴ３０のベースに供給される。

この差動トランジスタＴ３０と対にされた差動トランジ
スタＴ３１のベースは、基準電圧ＶＢＢを供給される。

上記差動トランジスタＴ３０．Ｔ３１の共通エミッタは
：定電圧ＶＣ８を受けるトランジスタＴ３２とエミッタ
抵抗Ｒ３０とを定電流源に接続される。上記差動トラン
ジスタＴ３０．Ｔ３１のコレクタは、それぞれ負荷抵抗
Ｒ３１，Ｒ３２と接続される。そして、ＥＣＬレベル出
力機能と、ＴＴＬレベル出力機能との同機能を選択でき
るようにするため、抵抗Ｒ３１，Ｒ３２の電源端子側は
、接地電位ＧＮＤ又は正の電源電圧ＶＣＣに選択的に接
続される。すなわち、抵抗Ｒ３１，Ｒ３２を接続点０側
に結線すると、接地電位ＧＮＤが動作電圧として与えら
れるから、上記差動トランジスタ回路は、接地電位を基
準にしたＥＣＬレベルの出力信号を形成することになる
。これに対して、抵抗Ｒ３１，Ｒ３２を接続点ｐ側に結
線すると、正の電源電圧Ｖ　ＣＣが動作電圧として与え
られるから、上記差動トランジスタ回路は、ＴＴＬレベ
ルの出力信号を形成することになる。差動トランジスタ
回路は、上記定電流トランジスタＴ３２により形成され
た定電流を抵抗Ｒ３１，３２に流すことによって、ハイ
レベルとロウレベルの出力信号を形成する。このため、
上記のように電源電圧を切り換えただけでは、その基準
電位が接地電位ＧＮＤから正の電圧Ｖｃｃに変わるだけ
で、信号振幅が同じになる。そこで、抵抗Ｒ３１とＲ３
２は、前記第４図に示したような抵抗素子を用い、その
コンタクト部の変更により抵抗値を大きくして、上記電
圧Ｖｃｃに接続したとき信号振幅がＴＴＬレベルに対応
した大きなレベルを形成できる様にされる。

これに代えて、エミッタ抵抗Ｒ３０の抵抗値を上記同様
に代えてＴＴＬレベルの信号を形成しても良い。この時
には差動回路６０１の動作電流が大きくされる。また、
ＥＣＬレベル出力時とＴＴＬレベル出力時では上記負荷
抵抗とエミッタ抵抗の両方の抵抗値を変えて、それぞれ
に対応したレベルの出力信号を形成するものであっても
よい。上記のようなレベル変換部の結線の選択に伴い、
レベル変換回路６０１の出力端子ＣＯは、ブラックボッ
クスで示したＴＴＬ出力回路７０１の入力端子ｒ又はＥ
ＣＬ出力回路７０２の入力端子ｇに接続される。

この実施例においては、上記のようにＴＴＬレベル用の
出力回路７０１と、ＥＣＬレベル用の出力回路７０２と
が用意されているため、ユーザーの仕様に応じてＴＴＬ
出力インターフェイス又はＥＣＬ出力インターフエイス
のいずれにも適用できる。例えば、ＥＣＬ出力インター
フエイスにするときには、レベル変換部の負荷抵抗Ｒ３
１，Ｒ３２が端子０に接続されてＥ’　ＣＬレベルの出
力信号が形成されるとともに、その出力端子ＣＯがＥＣ
Ｌ出力回路７０２の入力端子ｇに接続する。ＴＴＬ出力
インターフェイスにするときには、レベル変換部の６０
１の負荷抵抗Ｒ３１，Ｒ３２が端子ｐに接続されて、Ｔ
ＴＬレベルの出力信号が形成されるとともに、その出力
端子ＣＯがＴＴＬ出力回路７０１の入力端子ｒに接続す
る。

第７図は、前記第１図に示した入力インターフェイスと
第６図に示した出力インターフェイスを持つ半導体ゲー
トアレイ装置の一実施例の全体のブロック図を示してい
る。

この実施例の半導体ゲートアレイ装置ＩＣは、前記ＥＣ
Ｌ／ＴＴＬの入力インターフェイスＥＩＴ及びＴＩＩと
、負電圧を用いた内部ゲート回路ＩＧＣ及びＥＣＬ／Ｔ
ＴＬ出力インターフエイスＴＯＩ及びＥＯＩが作り込ま
れている。上記ＴＴＬ入力インターフエイスＴＩＩは、
ＴＴＬレベルをＥＣＬレベルに変換するレベル変換回路
により実現される。また、ＴＴＬ出力インターフエイス
ＴＯＩは、内部ゲート回路ＩＧＣにより形成された信号
をＴＴＬレベルに変換するレベル変換回路とＴＴＬ出力
回路とにより実現される。例えば、入力インターフェイ
ス部ＴＩ１．ＥＩＩに用いられるレベル変換回路等は、
第１図又は第５図のような回路（１００，２００，３０
０，４００）により実現され、出力インターフェイス部
ＴＯＩ。

ＥＯＩに用いられるレベル変換回路は、第６図のような
回路（６００，６０１，７０１，７０２）により実現さ
れる。また、上記ＥＣＬ出力回路は、第３図に示した実
施例のように１０Ｋ仕様又は１００に仕様の選択を可能
にするものであってもよい。尚、上記ＩＣは、５ボルト
の様な電源を受ける端子Ｐｖｃｃ＋Ｏボルトの様な接地
電位を受ける端子Ｐ。、Ｄ、５．２又は５．４ボルトの
様な負電源を受ける端子Ｐｖ□、　及び入出力用端子Ｐ
ｉｌ。

Ｐｉ２．Ｐｏｌ、Ｐｏ２を含む。図中では端子Ｐｉ１．
Ｐｉ２．Ｐｏｌ、Ｐｏ２はそれぞれ１つしか記載されて
いないが実際は数１００ｍ設けられている。

特に制限されないが、内部ゲート回路ＩＧＣは、複数の
ＢＣＬゲート回路を含む。おのおのの内部ゲートは、ゲ
ート部がＣＭＯ８回路により構成され、出力部がバイポ
ーラ型トランジスタにより構成される。

第９図は、その基本回路の一実施例の回路図を示してい
る。この実施例では、単位ゲート回路、言い換えるなら
ば、インバータ回路の例が示されている。ＣＭＯ３部は
、入力信号ＩＮを受けるＰチャンネルＭＯＳＦＥＴＱ２
０とＮチャンネルＭＯＳＦＥＴＱ２１からなるＣＭＯＳ
インバータ回路によりハイレベル側の出力トランジスタ
Ｔ３５を駆動する。入力信号ＩＮがロウレベルのとき、
ＰチャンネルＭＯＳＦＥＴＱ２０がオン状態になり、出
力トランジスタＴ３５にベース電流を供給して、ハイレ
ベルの出力信号ＯＵＴを形成する。

入力信号ＩＮがロウレベルからハイレベルに変化すると
、ＮチャンネルＭＯＳＦＥＴＱ２１がオン状態になり、
出力トランジスタＴ３５のベース電荷を引き抜いて高速
にトランジスタＴ３５を高速にオン状態からオフ状態に
切り換える。

また、入力信号ＩＮを受けるＮチャンネルＭＯＳＦＥＴ
Ｑ２３は、ロウレベル側の出力トランジスタＴ３６のベ
ースとコレクタ闇に設けられ、このトランジスタＴ３６
を駆動する。すなわち、上記のように入力信号ＩＮがロ
ウレベルからハイレベルに変化すると、このＭＯＳＦＥ
ＴＱ２３がオン状態になり、出力信号ＯＵＴの７Ｘイレ
ベルをトランジスタＴ３６のベースに供給して、このト
ランジスタＴ３６をオン状態にする。このトランジスタ
Ｔ３６のベースとエミッタ間には、上記ＣＭＯＳインバ
ータ回路（Ｑ２０．Ｑ２１）の出力信号を受けるＮチャ
ンネルＭＯＳＦＥＴＱ２４が設けられる。これにより、
入力信号ＩＮがノ１イレベルからロウレベルに変化した
とき、上記ＣＭＯＳインバータ回路（Ｑ２０．Ｑ２１）
の出力信号のハイレベルによりＭＯＳＦＥＴＱ２４がオ
ン状態になり、トランジスタＴ３６のベース電荷を高速
に引き抜き、トランジスタＴ３６をオフ状態にする。そ
して、上記ＣＭＯＳインバータ回路（Ｑ２０、Ｑ２１）
の出力信号のハイレベルによりトランジスタＴ３５がオ
ン状態になり、出力信号０ＵＴｔ−１：！　ウレベルか
らハイレベルに切り換える。

上記構成に変え、ＭＯＳＦＥＴＱ２４のゲートは、出力
信号ＯＵＴを供給する構成としてもよい。

このときには、ＭＯＳＦＥＴＱ２４のコンダクタンスを
ＭＯＳＦＥＴＱ２３のコンダクタンスに比べて小さく設
定し、トランジスタＴ３６をオン状態にするときのベー
ス電流を確保するものとしてもよい。

例えば、ナンド（ＮＡＮＤ）ゲート回路を構成するとき
には、上記トランジスタＴ３５のベースには、Ｐチャン
ネルＭＯ９ＦＥＴを並列形態にし、Ｎチャンネル間Ｏ３
ＦＥＴを直列形態にしたナントゲート回路を設け、トラ
ンジスタＴ３６のコレクタとベース間には、Ｎチャンネ
ル間Ｏ３ＦＥＴを直列形態に設けるようにすればよい。

一方、ノア（ＮＯＲ）ゲート回路を構成するときには、
上記トランジスタＴ３５のベースには、ＰチャンネルＭ
ＯＳＦＥＴを直列形態にし、Ｎチャンネル間Ｏ３ＦＥＴ
を並列形態にしたノアゲート回路を設け、トランジスタ
Ｔ３６のコレクタとベース間には、ＮチャンネルＭＯＳ
ＦＥＴを並列形態に設けるようにすればよい。トランジ
スタＴ３６のベースとエミッタ間に設けられるベース電
荷引き抜き用のＭＯＳＦＥＴＱ２４のゲートは、上記ナ
ントゲート回路及びノアゲート回路を構成するときにも
第９図に示したインバータ回路と同様にトランジスタＴ
３５のベース側又は前記説明したようにそのコンダクタ
ンスを小さく設定することを条件として出力端子側に接
続すればよい。

この実施例では、上記のような２通りの入力及び出力イ
ンターフェイス回路が作り込まれているから、配線マス
クを変更するだけでユーザーの仕様に応じてＴＴＬ入力
インターフエイス、ＥＣＬ入出力インターフエイスの選
択が可能になる。そして、ＥＣＬ出力インターフェイス
は、１０Ｋ仕様と１００に仕様の選択が可能になる。こ
れにより、ユーザにとっては、インターフェイスの自由
度を大きくでき、メーカーにとっては、ベースチップの
量産性の向上を図ることができる。

第７図において、入力インターフェイスをＥＣＬ又はＴ
ＴＬのいずれか一方に統一する必要はない。ＥＣＬレベ
ルの信号とＴＴＬレベルの信号が混在するシステムにあ
っては、複数の入力信号のうちＴＴＬレベルに対応した
ものは、ＴＴＬ入力インターフエイスＴＩＩを選択し、
ＥＣＬレベルに対応したものはＥＣＬ入カインターフエ
イスＥＩＩを選択する。このことは、出力インターフェ
イスの選択においても同様である。すなわち、複数の出
力信号のうちＴＴＬレベルに対応したものは、ＴＴＬ出
力インターフエイスＴＯＩを選択し、ＥＣＬレベルに対
応したものはＥＣＬ出力インターフエイスＥＯＩを選択
する。

なお、上記内部ゲート回路ＩＧＣは、前記のようなりＣ
Ｌ回路又はＣＭＯ５回路により構成するもの他、ＥＣＬ
ゲート回路により構成するものであってもよいことはい
うまでもない。

第１０図は、ＴＴＬ又はＥＣＬインターフエイヌの為の
出力バッファの回路の他の一実施例を示している。尚、
図中に示されるレベル変換回路６００、ＥＣＬ差動出力
回路６０１．温度補償回路６０３及びＥＣＬ出力回路７
０２は、第３図に示されているので、それらの詳細な説
明は行なわれない。

ＥＣＬ／ＴＴＬレベル変換回路６０２は、図示される様
に差動対バイポーラトランジスタＴ３７とＴ３８、上記
トランジスタＴ３７．Ｔ３８の共通エミッタノードに結
合されるところの電流源（ＴＢＧ及びＲ３５）、上記ト
ランジスタＴ３７７Ｔ３８のそれぞれのコレクタにそれ
ぞれのエミッタが結合されるショットキ型バイポーラト
ランジスタＴ４０．Ｔ４１、及び上記トランジスタＴ４
０、Ｔ４１のそれぞれのコレクタと電源端子ｖｃｃとの
間に結合された負荷抵抗素子Ｒ３３及びＲ３４を含む。

上記電流源は、定電圧ＶＣ５を受けるベース、上記トラ
ンジスタＴ３７．Ｔ３８の共通エミッタノードに結合さ
れるコレクタとエミッタを持つバイポーラトランジスタ
Ｔ３９、及び上記トランジスタＴ３９のエミッタと負電
源端子Ｖ０との間に結合されたエミッタ抵抗Ｒ３５を含
む。

上記トランジスタＴ４０及びＴ４１は、レベルクランプ
トランジスタとされ、それぞれのベースは接地電圧端子
ＧＮＤに結合される。上記変換回路６０２は、その入力
ノード１１に上記変換回路６００の出力ノードｏｕｔか
ら出力されたＥＣＬレベルの入力信号に応答し、その出
力ノード０１及び０２にＴＴＬレベル（又はＣＭＯＳレ
ベル）の相補出力信号を出力する様に動作する。したが
って、入力ノード！１の信号が参照電位Ｖ　Ｂ　Ｂより
高いＥＣＬレベルのハイレベルなら、出力ノード０１及
び０２はＶ　ｅ（電位の様なハイレベルの信号とＧＮＤ
電位の様なローレベルの信号をそれぞれ出力する。入力
ノード１１の信号が参照電位■Ｉ１６より低いＥＣＬレ
ベルのローレベルなら、出力ノード０１及び０２は、Ｇ
ＮＤ電位の様なローレベルの信号及びｖｃｃ電位の様な
ハイレベルの信号を、それぞれ出力する。

ＴＴＬ出力回路７０１は上記レベル変換回路６０２の出
力ノード０１及び０２にそれぞれ結合された入力ノード
ｉ３及びｉ４と、外部出力端子（ピン）ＰＯに結合され
た出力ノード０３を有する。上記ＴＴＬ出力回路７０１
の出力段は、ショットキー型出力バイボーラトランジス
タＴ４２及びＴ４３、上記トランジスタＴ４２のコレク
タと電源端子Ｖｃｏとの間に接続された抵抗Ｒ３６、上
記トランジスタＴ４２のエミッタと出力ノード０３との
間に接続されたレベルシストダイオードＤ１０、及び出
力ノード０３と電源端子ＧＮＤとの間に結合された出力
トランジスタ保護素子としてのショットキーダイオード
ＳＤ７を含む。上記トランジスタＴ４３のコレクターエ
ミッタ経路は出力ノード０３と電源端子ＧＮＤとの間に
接続される。上記ＴＴＬ出力回路７０１の駆動段は、上
記電源端子ｖｃｏと上記トランジスタＴ４２のベースと
の間に結合されるソース・ドレイン経路及び入力ノード
ｉ３に結合されたゲートを有するＰチャンネルＭＯＳＦ
ＥＴＱ２７、上記電源端子ｖｃｏと上記トランジスタＴ
４３のベースとの間に結合されるソース・ドレイン経路
及び入力ノードｉ４に結合されたゲートを有するＰチャ
ンネルＭＯＳＦＥＴＱ２５、上記トランジスタＴ４２の
ベースと上記トランジスタＴ４３のベースとの間に結合
されたソース・ドレイン経路及び上記入力ノード０４に
結合されたゲートを有するＰチャンネルＭＯＳＦＥＴＱ
２８、及び上記トランジスタＴ４３のベースと電源端子
Ｖ。どの間に結合された抵抗Ｒ３７を含む。上記ＭＯＳ
ＦＥＴＱ２５及びＱ　２７はそれぞれ、上記トランジス
タＴ４３及びＴ４２のベース電荷供給用トランジスタと
され、上記ＭＯＳＦＥＴＱ２８及び抵抗Ｒ３７はそれぞ
れベース電荷引き抜き用素子として動作する。したがっ
て、入力ノードｉ３及びｉ４がそれぞれハイレベル及び
ローレベルとされると、出力ノード０３上の信号レベル
はＴＴＬレベルのローレベル（たとえば、０．３Ｖ）と
される。一方、入力ノード１３及びｉ４がそれぞれロー
レベル及びハイレベルとされると、出力ノード０３はＴ
ＴＬレベルのハイレベル（たとえば、２．４Ｖ）とされ
る。

このＴＴＬ出力回路７０１は、図示の様に、Ｐチャンネ
ルＭＯＳＦＥＴＱ２５．Ｑ２７．Ｑ２８を含み、Ｎチャ
ンネルＭＯＳＦＥＴを含まない。

すなわち、第４図（ｂ）の断面図に示すにように、この
ＴＴＬ出力回路を含む半導体ゲートアレイ装置は、　Ｐ
型半導体基板（Ｐ−ｓｕｂ）を用いて形成される。した
がって、ＰチャンネルＭＯＳＦＥＴが上記Ｐ型半導体基
板（Ｐ−ｓｕｂ）に形成される場合、上記Ｐ−ｓｕｂ上
にＮ型エピタキシャル層が形成され、ＰチャンネルＭＯ
ＳＦＥＴが形成されるべき領域にＮ型ウェル（Ｎ　　ｗ
ｅｌｌ）層が形成され、このＮ　　ｗｅｌ１層内にＰチ
ャンネルＭＯＳＦＥＴのソース・ドレイン領域とされる
べきＰ型層が形成される。　ここで上記Ｐ−ｓｏｂは、
負電位ＶＢｚ（−５ボルト程度）にバイアスされ、Ｎ　
　ｗｅｌｌ層は正電位Ｖｃｃ（＋５ボルト）にバイアス
される。したがって、ＰチャンネルＭＯＳＦＥＴのチャ
ネル部（Ｎ−ｗｅｌｌ）　とソース（ドレイン）領域と
の間の電位差は最大でも５ボルトであり、耐圧に関する
問題は発生しない。一方、ＮチャンネルＭＯＳＦＥＴが
上記Ｐ−ｓｕｂ上に形成される場合、Ｐ型ウェル（Ｐ−
ｗｅｌｌ）層がＰ−ｓｕｂ上のＮ型エピタキシャル層に
上記Ｐ−ｓｕｂに達する様に形成されＮチャンネルＭＯ
ＳＦＥＴのソース・ドレイン領域とされるべきＮ型層が
上記ｐ−ｗｅｌ１層内に形成される。上述の様に、上記
Ｐ−ｓｕｂは負電位にＶ。

にバイアスされるので、上記Ｐ−ｗｅｌ１層も負電位ｖ
０にバイアスされる。したがって、ＰチャンネルＭＯＳ
ＦＥＴのソース（ドレイン）領域とチャネル部（Ｐ　　
ｗｅｌｌ）との間の電位差は最大で１０ボルト程度とさ
れるため、ＮチャンネルＭＯＳＦＥＴの耐圧に関する問
題が発生してしまう。

この様な理由から、ＴＴＬ出力回路７０１はＮチャンネ
ルＭＯＳＦＥＴを使用しない回路で構成されている。

第１０図において、内部回路から出力される信号を、Ｔ
ＴＬレベルの出力信号として端子Ｐａから出力する場合
、回路６００の出力ノードｏｕｔと回路６０１の入力ノ
ード１１との間、回路６０１の出力ノード０１，０２と
回路７０１の入力ノードｉ３．ｉ４との間、及び回路７
０１の出カッー′ド０３と外部端子Ｐｏとの間が実線で
示される様にアルミニュームなどの配線で結合される。

一方、内部回路から出力される信号をＥＣＬレベルの出
力信号として端子Ｐｏから出力する場合、回路６００の
出力ノードｏｕｔ　　と回路６０１の入力ノード１５と
の間、回路６０１の出力ノード０４と回路７０２の入力
ノード１６との間、及び回路７０２の出力ノード０２と
外部端子Ｐｏとの間が、点線で示される様に、アルミニ
ュームなどの配線で結合される。

第１１図は、半導体ゲートアレイのベーアチップのレイ
アウト図を示している。四角形のチップのほぼ中央部に
、第９図に示される様な基本ゲートセル（Ｂ　Ｃ）を複
数含む内部ゲート回路部ＩＧＣＰが配置される。上記チ
ップのエツジ近傍に、信号入出力用の外部端子Ｐ１〜Ｐ
ＬＯ及び電源供給用の外部端子Ｐ　ＶＣＣ＋　Ｐ　ＧＮ
ＤＩ　　Ｐ　ｖｙ、ｍが配置される。一方、人出力バッ
ファ形成領域Ｉ、Ｏは上記外部端子Ｐ１〜ＰＬＯと内部
ゲート回路部との間に配置される。この半導体ゲートア
レイのベーアチップにおいて、図示の様に、入出力用端
子Ｐ１（Ｐ２〜Ｐ１０）は、一対とされる入カバソファ
部■と出力バッファ部Ｏに対して１つ設けられている。

第１２図は、第１１図の入出力バッファ部■。

０の拡大されたレイアウト図を示している。入力バッフ
ァ部Ｉ内には、第１図に示されたＴＴＬ／ＥＣＬレベル
変換入力段１００、ＥＣＬ入カ段２００、及び共通出力
段５００が図示の様に配置される。すなわち、入力段１
００及び２００がチップエツジに沿うように入出力用端
子Ｐ１近傍に配置され、出力段５００は上記入力段１０
０及び２００と内部ゲート回路部ＩＧＣＰとの間に配置
される。一方、出力バッファ部０には、たとえば第６図
に示されるＴＴＬ出力段７０１、ＥＣＬ出力段７０２及
び共通入力段６００，６０１が図示の様に配置される。

すなわち、ＴＴＬ出力段７０１及びＥＣＬ出力段７０２
がチップエツジに沿うように入出力用端子Ｐ１近傍に配
置され、共通入力段６００，６０１は上記出力段７０１
及び７０２と内部ゲート回路部ＩＧＣＰとの間に配置さ
れる。

この様に人出力バッファ部Ｉ、Ｏ内のレイアウトに制限
を与えることによって、ユーザーの要求する入出力イン
ターフェイスを効率的に行なうことができる様になる。

尚、図中では、入出力端子Ｐ１は比較的小さく記載され
ているが、実際の端子Ｐｉは、はぼ入出力バッファｆ、
０の幅Ｗの半分が１辺とされる四角形とされる。したが
って、端子Ｐ１から入力段１００への配線、端子Ｐ１か
ら入力段２００への配線、出力段７０１から端子Ｐ１へ
の配線、及び出力段７０２から端子Ｐ１への配線はそれ
ぞれ短い長さとされる。

また、図中には、それぞれの形成領域１００゜２００．
５００，７０１，７０２，６００　（６０１）はブラッ
クボックスの様に示されるが、実際には、それぞれの回
路を形成するための回路素子（バイポーラ、トランジス
タ、抵抗、ダイオード。

ＰチャンネルＭｏ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｎチャネ７／ｌ
／ＭＯＳＦＥＴ）などが未結線の状態で作り込まれてい
ると見なされる。

さらに、上記基本ゲートヤルＢＣは、日立製作所に譲渡
され、１９８９．５月２日に発行された米国特許第４，
８２７．３６８の第９図（ａ）。

（ｂ）、（ｃ）、第１０図（ａ）、（ｂ）及びそれに関
連する記載を利用して形成できる。

第１３図は、人出力バッファ部Ｉ及びＯの他の実施例を
示している。上記入力バッファ部■は、第１図に示され
るＥＣＬ／ＴＴＬ入力インターフェイス回路を効率的に
形成するための最小限の回路素子を含み、上記出力バッ
ファ部Ｏは、第１０のＥＣＬ／ＴＴＬ出力インターフエ
イス回路を効率的に形成するための最小限の回路素子を
含む。

すなわち、ＥＣＬ／ＴＴＬ入カインターフェイス回路に
おいては、第１図の入力段１００内のショットキーダイ
オードＳＤＩと入力段２００内のショットキーダイオー
ドＳＤ４とが１つのダイオードＳＤＣとして入力バッフ
ァ部に形成され、このダイオードＳＤＣがＥＣＬ／ＴＴ
Ｌ入カインターフカインターフェイスフェイス時に共通
使用さ′れる。さらに、第１３図の５００で示される二
点鎖線内の素子、第１図の出力段５００内の回路素子（
Ｒ７−Ｒ１５，Ｔ２〜Ｔｌｌ、Ｑｌ〜Ｑ８）も同様にＥ
ＣＬ／ＴＴＬ入力インターフェイスのインターフェイス
時に共通使用される。第１４図は、ＴＴＬ入カインター
フェイス時の入力バッファ部Ｉ内回路素子結線状態を示
しており、点線で示される様にアルミニウム配線などで
結合される。

一方、第１５図は、ＥＣＬ入カインターフェイス時の入
カバッファ部■内回路素子結線状態を示しでおり、点線
で示される様にアルミニウム配線などで結合される。

第１３図の出力バッファ部Ｏにおいて、第１０図のＴＴ
Ｌ出力回路７０１内の出力トランジスタＴ４３とＥＣＬ
出力回路７０２内の出力トランジスタＴ２５が１つの出
力トランジスタＳＴＣとして出力バッファ部Ｏ内に形成
されて、上記トランジスタＳＴＣが両インターフェイス
時に共通利用される。さらに、第１０図の変換回路６０
２内のトランジスタＴ３７〜Ｔ３９と回路６０１内のト
ランジスタＴ２２〜Ｔ２４とが第１３図内の点線で囲ま
れた共通トランジスタ群ＤＴＣとして出力バッファ０内
に形成され、上記共通トランジスタ群ＤＴＣが両インタ
ーフェイス時に共通使用される。さらにまた、第１３図
の６００で示される二点鎖線内の素子、第１０図内のレ
ベル変換回路６００（第６図の回路６００と同一）の回
路素子（Ｒ２１，Ｒ２２，Ｄ５．Ｔ２Ｏ，Ｔ２１．Ｑｌ
Ｏ−Ｑ１３）も両インターフェイス時に共通利用される
。

第１６図はＴＴＬ出力出力インタ−イエ４フカバッファ
部０内回路素子の結線状態を示し、第１７図は１０Ｋ仕
様ＥＣＬ出力インターフェイス時の出力バッファ部Ｏ内
回路素子の結線状態を示し、第１８図は１００に仕様Ｅ
ＣＬ出力出力インタ−イエ４フ 状態を示している。第１４図又は第１５図同様、点線が
アルミニウム配線を示している。

第８図は、この発明に係る半導体ゲートアレイの他の一
実施例のブロック図を示している。この実施例では、Ｔ
ＴＬ入カイカインターフェイスＣＬ入力インターフェイ
スが混在する半導体ゲートアレイにおいて、その電源電
圧の有効利用と高速化のために、２種類の内部ゲート回
路が設けられる。すなわち、内部ゲート回路部ＩＧＣＰ
は、正の電源電圧Ｖｃｃと接地電位ＧＮＤとの間に設け
られる第１内部ゲート回路ＩＧＣＩと、接地電圧ＧＮＤ
と負の電源電圧ＶＩ！！との間に設けられる第２内部ゲ
ート回路ＩＧＣ２との２通りのゲート回路を含む。ＴＴ
Ｌ入力インターフエイスは、ＴＴＬレベルの入力信号を
受けてＴＴＬレベル（又はＣＭＯＳレベル）の出力信号
を第１内部ゲート回路ＩＧＣＩに供給する第１ＴＴＬ入
力回路ＴＴＩと、ＴＴＬレベルの入力信号を受けてＥＣ
Ｌレベルの出力信号を第２内部ゲート回路ＩＧＣ２に供
給する第２ＴＴＬ入力回路ＴＴ２を含む。上記ＴＴＩは
一般的なＴＴＬ回路又は第２５図の入力回路で構成され
る。上記ＴＴ２は、第５図に示される回路１００及び３
００を用いて構成される。ＥＣＬ入カイカインターフェ
イスＣＬレベルの入力信号を受けて、ＥＣＬレベルの出
力信号を第２内部ゲート回路ＩＧＣ２に供給する第１Ｅ
ＣＬ入力回路ＥＣＩと、ＥＣＬレベルの入力信号を受け
て、ＴＴＬレベル又はＣＭＯＳレベルの出力信号を第１
内部ゲート回路ＩＧＣＩに供給する第２ＥＣＬ入力回路
ＥＣ２とを含む。上記ＥＣＩは第５図の回路２００及び
３００を用いて形成され、上記ＥＣ２は第５図の回路２
００．３００及び４００を用いて形成される。ＥＣＬ出
力インターフエイスは、第１内部ゲート回路ＩＧＣＩに
より形成された出力すべき出力信号をＥＣＬレベルに変
換して出力する第１ＥＣＬ出力回路ＥＯＩと、第２内部
ゲート回路ＩＧＣ２から出力されるＥＣＬレベルの出力
信号を受け、ＥＣＬレベルの外部出力信号を形成する第
２ＥＣＬ出力回路ＥＯ２を含む。上記Ｅ０１は、第１図
の回路１００と第３図の回路６０１及び７０２を用いて
形成される。上記ＥＯ２は第３図の回路６０１及び７０
２を用いて構成される。ＴＴＬ出力インターフエイスは
、第２内部ゲート回路ＩＧＣ２により形成された出力す
べき出“力信号をＴＴＬレベルに変換して出力する第１
ＴＴＬ出力回路ＴＯＩと、第１内部ゲート回路ＩＧＣ１
から出力されるＴＴＬレベル又はＣＭＯＳレベルの出力
信号を受けて、ＴＴＬレベルの外部出力信号形成する第
２ＴＴＬ出力回路ＴＯ２を含む。

上記ＴＯＩは、第１０図の回路６０２，７０１を利用し
て形成される。上記ＴＯ２は、第１０図の回路７０１に
おいて、Ｑ２５及びＱ２８をＮチャンネルＭＯＳＦＥＴ
に置換し、入力ノード１３とｉ４を接続した回路が利用
される。

内部ゲート回路部において、ＴＴＬ入力信号とＥＣＬ入
力信号の論理等を採るとき、どの内部ゲート回路ＩＧＣ
Ｉ又はＩＧＣ２内に論理を採る論理回路を含ませるか否
かを選ぶかは動作速度を決めるときに重要となる。なぜ
なら、必ず一方の入力レベルが他方の論理レベルに変換
され、このレベル変換動作に伴い信号の伝達速度が遅く
なるからである。例えば、ＴＴＬ入力信号の入力から内
部ゲート回路部ＩＧＣＰに形成されるべきフリップフロ
ップ回路を含む論理ブロックに到達するまでがクリティ
カルパスになっている場合、その論理ブロックは、内部
ゲート回路ＩＧＣ２を用いて形成される。逆に、ＥＣＬ
入力信号の入力から内部ゲート回路部ＩＧｃＰに形成さ
れるフリップフロップ回路を含む論理ブロックに到達す
るまでがクリティカルパスになっている場合、その論理
ブロックは、内部ゲート回路ＩＧＣ２を用いて形成され
る。また、ＴＴＬ入力信号が内部で処理されてＴＴＬ信
号として出力される場合、言い換えるならば、入力から
出力までの論理がＴＴＬ系で閉じている場合、それらを
処理する回路ブロックは内部ゲート回路ＩＧＣＩを用い
、ＥＣＬ入力信号が内部で処理されてＥＣＬ信号として
出力される場合、言い換えるならば、入力から出力まで
の論理がＥＣＬ系で閉じている場合、それらを処理する
回路ブロックは内部ゲート回路ＩＧＣ２を用いる。

内部ゲート回路部ＩＧＣＰは、上記のようにＴＴＬゲー
ト及び／又はＥＣＬゲートを用いるもの他、ＢＣＬ回路
により構成してもよい。すなわち、内部ゲート回路ＩＧ
ＣＩに設けるＢＣＬ回路は、正の電源電圧ｖｃｃとＧＮ
Ｄ−との間で動作するようにし、内部ゲート回路ＩＧＣ
２内のＢＣＬ回路は、前記実施例のようにＧＮＤと負の
電源電圧■。との閏で動作するようにすればよい。

次に前出の第２５図について説明される。

このＴＴＬ入力回路ＴＴＩは、図示の様に、第１図の回
路１００の一部及び回路４００の一部の回路素子を用い
て、入カバッファＩ内に形成可能とされている。

入力ノードｉがＴＴＬレベルのノ１イレペルとされると
、抵抗Ｒ１を介してベース電流がショットキートランジ
スタＴＯのヘースに供給されて、トランジスタＴｏが導
通し、トランジスタＴＯのコレクタ電位が抵抗Ｒ２の電
圧降下によってローレベルとされる。したがって、１Ｐ
チャンネルＭＯＳＦＥＴＱ７が導通とし、Ｎチャンネル
ＭＯＳＦＥＴＱ６．Ｑ８が非導通となる。そして、出力
トランジスタＴ１０が導通し、出力トランジスタＴ１１
が非導通となる。その結果、出力ノード０はＶｃｃの様
なハイレベルとされる。

逆に、入力ノードｌがＴＴＬレベルのローレベルとされ
ると、ショットキーダイオードＳＤ２が導通し、ショッ
トキートランジスタＴｏが非導通とされる。したがって
、トランジスタＴＯのコレクタ電位はハイレベルとされ
、ＮチャンネルＭＯＳＦＥＴＱ６．Ｑ８が導通し、Ｐチ
ャンネルＭＯＳＦＥＴＱ７が非導通となる。そして、ト
ランジスタＴ１０が非導通となり、トランジスタＴｌｌ
が導通ずる。その結果、出力ノードＯはＧＮＤの様なロ
ーレベルとされる。

次に、第８図のゲートアレイの他の特徴を説明する。す
なわち、内部ゲート回路部ＩＧＣＰ内には、内部ゲート
回路ＩＧＣＩからのＴＴＬ又はＣＭＯＳレベルの出力信
号をＥＣＬレベルに変換し内部ゲート回路ＩＧＣ２に供
給する第ルベル変換回路Ｌｌ、及び内部ゲート回路ｌ０
Ｃ２から出力されたＥＣＬレベルの出力信号をＴＴＬ又
はＣＭＯＳレベルに変換し内部ゲート回路ＩＧＣＩに供
給する第２レベル変換回路Ｌ２が設けられており、必要
に応じて内部ゲート回路部ＩＧＣＰ内でＥＣＬ／ＴＴＬ
又はＴＴＬ／ＥＣＬレベルの変換が行なえる様になって
いる。その為、内部ゲート回路部ＩＧＣＰ内に形成可能
な回路システムの種類を多くでき、ゲートアレイの汎用
性が拡大される。

上記レベル変換回路Ｌ１及びＬ２は内部ゲート回路部Ｉ
ＧＣＰ内の基本ゲートセルＢＣを用いて形成される。こ
の基本ゲートセルＢＣのレイアウト図が第１９図に示さ
れる。第１９図は２つの基本ゲートセルＰＣＩ及びＢＯ
２のレイアウト図を示している。上記セルＢＣＩ及びＢ
Ｏ２は同一の回路素子を含む。すなわち、セルＢＣ１は
ＰＭＯＳＦＥＴＭＰＩ及びＭＰ２、ＮＭＯＳ　Ｆ　Ｅ　
ＴＭＮｌ及びＭＮ２、抵抗Ｒ１−Ｒ５、バイポーラトラ
ンジスタＱ１及びＱ２、及びショットキーバイポーラト
ランジスタＱＳＩを含む。セルＢＣ２はセルＢＣＩ内の
回路素子の参照記号に印を付して表わされており、たと
えば、ＭＰＩ’はＭＰＩと同一の素子であることを示し
ている。

このセルＢＣＩ　（ＢＯ２）を用いて形成される各種回
路が、第２０図〜第２３図に示されている。

第２０図は、セルＢＣＩ内の回路素子を結線して形成さ
れた２入力ＮＡＮＤ回路を示している。

この２入力ＮＡＮＤ回路の回路動作自体は当業者にとっ
て容易に理解されるので、ここでは説明されないが、こ
の２入力ＮＡＮＤは、第１内部ゲート回路ＩＧＣＩ内の
回路として利用され、入力信号は共にＣＭＯＳレベルと
され、出力信号はＣＭＯＳレベルとされる。

第２１図は、セルＢＣ１及びＢＯ２の回路素子を結線し
て形成されるＥＣＬ回路を示しており、このＥＣＬ回路
は第２内部ゲート回路ＩＧＣ２内の回路として利用され
る。二のＥＣＬ回路の動作は、一般的なＥＣＬ回路のそ
れと同一であり、ここでは説明されない。

第２２図は、セルＢＣＩ及びＢＯ２の回路素子を結線し
て形成されるレベル変換回路Ｌ１を示している。回路動
作は、第１図の回路１００とほぼ同じである。

第２３図は、セルＢＣＩ及びＢＯ２の回路素子を結線し
て形成されるレベル変換回路Ｌ２を示している。回路動
作は、第１０図の回路６０２とほぼ同じである。

以上の様に、第１９図に示されるセルＢＣＩ（ＢＯ２）
とすることによって、第２０図から第２３図の様な種々
の回路が形成できるので、ゲートアレイの汎用性が拡大
される。

第２４図は、第８図、第１８図〜第２３図を利用するた
めのＰチャンネル及びＮチャンネルＭＯＳＦＥＴに関す
るデバイス断面図を示している。

このデバイス断面図で、特に注目すべき事項は、Ｎチャ
ンネルＭＯＳＦＥＴ　（たとえば、第１８図のＱ６．Ｑ
８又は第２０図のＭＮＩ、ＭＮ２）のＮ＋型ソースＳ及
びＮ＋型ドレインＤ領域の形成されるＰ−ｗｅｌ１層及
びＰ＋型埋込層（Ｐ”ＢＬ）がＶ。０電位にバイアスさ
れたＮ−ｗ６１１．Ｎ”型埋込層（Ｎ＋ＢＬ）及びＮ型
分離層（Ｎｉｓｏ）で、ｖＫ１１電位にバイアスされる
Ｐ型基板と電気的に分離されていることである。したが
って、ＮチャンネルＭＯＳＦＥＴのチャンネルを構成す
るＰ−ｗｅｌ１層及びＰ”ＢＬ層のバイアス電位がＧＮ
Ｄ電位に設定可能であり、その耐圧に関する問題が発生
しないようにされている。尚、Ｐチャンネ＃ＭＯＳＦＥ
ＴのＰ＋型７−ス（ｓ）及びＰ＋型ドレイン（Ｄ）＠域
は図示の様にＮ−ｗｅｌ１層内に形成されで良い。上記
にはバイポーラトランジスタの断面図が記載されないが
、ＮＰＮバイポーラトランジスタは、そのＰ型ベース領
域がＮ−ｗｅｌ１層内に形成され、そのＮ＋型エミッタ
領域が上記Ｐ型ヘース領域内に形成されるとともに、そ
のコレクタ領域はＮ−ｗｅｌ１層及びＮ”ＢＬ層とされ
ることによって、形成される。

二の実施例の半導体ゲートアレイ装置のように入力と出
力とのインターフェイスとをＥＣＬ／ＴＴＬ混在させた
場合、前記実施例のようなレベル変換回路を用いること
によって、回路の簡素化が可能になるとともに、配線マ
スクの変更のみによって回路選択が可能になるものであ
る。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）ＴＴＬレベルの入力信号をＥＣＬレベルの信号に
変換するの入力段と、ＥＣＬ回路の入力段とを形成して
おき、入力の仕様に応じて配線マスクの設定によりＥＣ
Ｌレベルの信号を受けるスルーバッファに接続できるか
ら、回路の簡素化を図りつつ、設計の自由度を大きくで
きるという効果が得られる。

（２）１つの抵抗素子の両端と中間部にコンタクトを用
意して２種類の抵抗値を得るようにして、１０Ｋ又は１
００にの仕様に応じて、ＥＣＬレベルの出力信号を受け
る差動トランジスタのコレクタに設けられた負荷抵抗と
、上記差動トランジスタの共通エミッタに設けられる定
電流源のエミッタ抵抗及び上記定電流源に供給される定
電圧を形成する電源回路の温度特性を決定する抵抗素子
の各抵抗値を設定し、１００に仕様に対応した上記温度
補償回路を差動トランジスタの両コレクタ間に接続する
ことにより、実質的な素子数を増加させることなく、２
通りの出力インターフェイスを実現できるという効果が
得られる。

（３）ＥＣＬ信号とそれに対応した基準電圧とを受ける
差動トランジスタのコレクタ負荷抵抗を、出力仕様に応
じてＥＣＬ出力回路に対応した接地電位又はＴＴＬ出力
回路に対応した正の電源電圧に接続し、このレベル変換
回路の出力信号に応じてＥＣＬ出力回路又はＴＴＬ出力
回路を選択的に接続させることにより、簡単な構成によ
り２通りの出力インターフェイスを実現できるという効
果が得られる。

（４）互いに逆相にされたＥＣＬレベルの信号を受ける
一対のＰチャンネルＭＯＳＦＥＴと、上記一対のＰチャ
ンネルＭＯＳＦＥＴのうち一方のＰチャンネルＭＯＳＦ
ＥＴのドレイン出力を受ける電流ミラー形態にされたＮ
チャンネルＭＯＳＦＥＴと、この電流ミラー形態にされ
たＮチャンネル出力ＭＯＳＦＥＴと、上記他方のＰチャ
ンネルＭＯＳＦＥＴとによりカスケード接続されたトー
テンポール型プッシュプル出力トランジスタを駆動する
ようにすることにより、駆動段とレベル変換段の共通化
が図られ、素子数の低減化と動作の高速化とを図ること
ができるという効果が得られる。

（５）ＴＴＬ人カバカバッファした入力信号及び／又は
レベル変換回路によりＥＣＬレベルがらＴＴＬレベルに
変換された信号を受ける第１の内部ゲート回路又はＥＣ
Ｌ人カバカバッファした入力信号及び／又は入力側レベ
ルＴＴＬレベルからＥＣＬレベルにレベル変換された信
号を受ける第２の内部ゲート回路のうち、上記ＴＴＬ入
力信号とＥＣＬ入力信号の画親号を受ける内部論理回路
は、ＴＴＬ入力信号がクリティカルパスになっていると
きには第１の内部ゲートに構成し、ＥＣＬ入力信号がク
リティカルパスになっているときには第２の内部ゲート
に構成することにより、電源電圧の有効利用と動作の高
速化が可能になるという効果が得られる。

（６）上記（１）〜（５）により、配線マスクの変更の
みによって多様な入力インターフェイスを持つ半導体ゲ
ートアレイ装置を形成できるから少量多品種の半導体ゲ
ートアレイ装置の量産性の向上を図ることができるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図ないし
第６図の各実施例回路は、第７図又は第８図に示したよ
うな半導体ゲートアレイ装置の各回路ブロツクに用いら
れるもの他、それぞれ独立した回路として広く利用でき
る。例えば、第３図に示した１０Ｋ仕様と１００に仕様
の選択が可能な出力インターフェイス回路は、ＥＣＬ構
成の各種半導体ゲートアレイ装置やバイポーラ型ＲＡＭ
の出力部に利用でき、第５図に示したＥＣＬ／ＢＣＬレ
ベル変換回路は、ゲートアレイ等の他、ＥＣＬコンパチ
ブルなりｉ−ＣＭＯ３構成のスタティック型ＲＡＭ等の
ようにＥＣＬレベルをＢＣＬレベルに変換する回路を持
つ各種半導体ゲートアレイ装置に広く利用できる。

この発明は、ＴＴＬ、ＢＣＬ及びＢＣＬ回路を内蔵する
半導体ゲートアレイ装置に広く利用でき′るものである
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＴＴＬレベルの入力信号をＥＣＬレベルの
信号に変換する入力段と、ＥＣＬ回路の入力段を形成し
ておくこと、１つの抵抗素子の両端と中間部にコンタク
トを用意して２種類の抵抗値を得るようにして、ＥＣＬ
レベルの出力信号を受ける差動トランジスタのコレクタ
に設けられた負荷抵抗と、上記差動トランジスタの共通
エミッタに設けられる定電流源のエミッタ抵抗及び上記
定電流源に供給される定電圧を形成する電源回路の温度
特性を決定する抵抗素子を形成しておくこと、ＥＣＬ信
号とそれに対応した基準電圧とを受ける差動トランジス
タのコレクタ負荷抵抗を形成しておくことにより、それ
ぞれの入力仕様や出力仕様に応じた配線の変更により多
様な入力／出力インターフェイスが実現できる。また、
ＥＣＬレベルの信号をＣＭＯＳレベルに変換するレベル
増幅段とトーテンポール型プッシュプル出力トランジス
タの駆動段を共用化して回路の簡素化と高速化が可能に
なる。ＴＴＬとＥＣＬとが混在した半導体ゲートアレイ
装置において、クリティカルパスに応じて内部ゲートを
選ぶことにより高速化が可能になる。

【図面の簡単な説明】

第１図は、この発明に係る半導体ゲートアレイ装置の入
力インターフェイスの一実施例を示す回路図、 の出力ノード０２と外部端子Ｐｏとの間が、点線で示さ
れる様に、アルミニュームなどの配線で結合される。 第２図は、電源回路の一実施例を示す回路図、第３図は
、出力インターフェイス部の一実施例を示す回路図、 第４図（ａ）は、第３図の出力回路に用いられる抵抗素
子の一実施例を示すパターン図、第４図（ｂ）は、第４
図（ａ）のｂ−ｂ’に沿う断面図、 第４図（ｃ）は、第４図（ａ）の抵抗を用いた１００に
仕様のレイアウト図、 第４図（ｄ）は、第４図（ａ）の抵抗を用いた１０に仕
様のレイアウト図、 第５図は、上記入力インターフェイス部の他の一実施例
を示す回路図。 第６図は、出力インターフェイス部の他の一実施例を示
す回路図、 第７図は、この発明に係る半導体ゲートアレイ装置の一
実施例を示す回路図、 第８図は、この発明に係る半導体ゲートアレイ装置の他
の一実施例を示すブロック図、第９図は、上記半導体ゲ
ートアレイ装置の内部ゲート回路に用いられるＢＣＬ回
路の一実施例を示す回路図、 第１０図は、出力インターフェイス部の他の回路図、 第１１図は、本発明に従うゲートアレイのチップレイア
ウト図、 第１２図は、第１１図の人出力バッファ部のレイアウト
図、 第１３図は、第１１図の人出力バッファ部の他のレイア
ウト図、 第１４図は、第１３図の入カバソファ部に形成されたＴ
ＴＬ入カイカインターフェイス線を示す図、 第１５図は、第１３図の入力バッファ部に形成されたＥ
ＣＬ入カイカインターフェイス線を示す図、 第１６図は、第１３図の出力バッファ部に形成されたＴ
ＴＬ出力インターフェイスの結線を示す図、 第１７図は、第１３図の出力バッファ部に形成された１
０Ｋ仕様仕様ＥＣ力出力インターフェイス線を示す図、 第１８図は、第１３図の出力バッファ部に形成された１
００に仕様ＥＣＬ出力インターフェイスの結線を示す図
、 第１９図は、第８図に用いられる基本ゲートセルのレイ
アウト図、 第２０図は、第１９図の基本セルを用いて作られた２入
力ＮＡＮＤ回路図、 第２１図は、第１９図の基本セルを用いて作られたＥＣ
Ｌ回路図、 第２２図は、第１９図の基本セルを用いて作られたＴＴ
Ｌ／ＥＣＬレベル変換回路図、第２３図は、第１９図の
基本セルを用いて作られたＥＣＬ／ＴＴＬレベル変換回
路図、第２４図は、ＮチャネンルＭＯＳＦＥＴに関する
デバイス断面図、 第２５図は、第８図のＴＴＬ入力回路の回路図である。 １００−ＴＴＬ／ＥＣＬ変換入力段、２ｏｏ・・・ＥＣ
Ｌ入力段、３００・・・バッファ回路、４００・レベル
変換回路、５００・・・出力段、５０２・・・電源回路
、６００・ＢＣＬ／ＥＣＬ変換回路、６０１・・ＥＣＬ
差動出力回路、６０２・・・レベル変換回路、７０１・
・・ＴＴＬ出力回路、７０２・・・ＥＣＬ出力回路。 第　　２ＦｇＪ ノ 第　　１　図 ＣＩ　　　Ｃ３Ｃ２ ｖＩＥε 第　　４　図 （ｃ）　　　　　　　　　（ｄ） ＶＥＥ　　　　　ＶＥＥ （１００Ｋ）　　　　（１０Ｋ） 第１０図 ＶＥＥ 第１９図 第２０図

Claims (1)

1. 【特許請求の範囲】 １、ＴＴＬレベルの入力信号をＥＣＬレベルの信号に変
   換する入力段と、ＥＣＬ回路の入力段と、ＥＣＬレベル
   の信号を受けるスルーバッファと、このスルーバッファ
   の出力信号を受けてＣＭＯＳレベルの信号に変換するレ
   ベル変換回路と、上記レベル変換された信号により動作
   する論理回路とを備え、上記２つの入力段は選択的にス
   ルーバッファに接続されることを特徴とする半導体ゲー
   トアレイ装置。 ２、ＥＣＬレベルの出力信号を受ける差動トランジスタ
   と、差動トランジスタのコレクタに設けられた負荷抵抗
   と、上記差動トランジスタの共通エミッタに設けられ、
   かつ、定電圧を受けるトランジスタとエミッタ抵抗から
   なる定電流源と、差動トランジスタのコレクタ間に設け
   られるべき温度補償回路及び上記定電流源に供給される
   定電圧を形成する電源回路とを備え、電源回路の抵抗素
   子、コレクタ負荷抵抗及び定電流源のエミッタ抵抗素子
   の抵抗値の設定と、上記温度補償回路を差動トランジス
   タの両コレクタ間に接続するか否かとにより、１０Ｋ仕
   様又は１００Ｋ仕様のＥＣＬ出力信号を形成することを
   特徴とする半導体ゲートアレイ装置。 ３、上記抵抗素子は、上記１０Ｋ仕様又は１００Ｋ仕様
   に対して共通に形成しておき、大きい抵抗値を得るとき
   は、抵抗素子の両端からコンタクトを取り、それより小
   さい抵抗値を得るときは、その抵抗値に対応した中間点
   からコンタクトを取るものであることを特徴とする特許
   請求の範囲第１項記載の半導体ゲートアレイ装置。 ４、ＥＣＬ信号とそれに対応した基準電圧とを受ける差
   動トランジスタ及び差動トランジスタのコレクタに一端
   が接続され、他端が出力仕様に応じてＥＣＬ出力回路に
   対応した接地電位又はＴＴＬ出力回路に対応した正の電
   源電圧に接続される負荷抵抗とを備えたレベル変換回路
   と、上記レベル変換回路の出力信号に応じて選択的に接
   続されるＥＣＬ出力回路又はＴＴＬ出力回路とを含むこ
   とを特徴とする半導体ゲートアレイ装置。 ５、ＴＴＬレベルの入力信号をＥＣＬレベルの信号に変
   換する入力段と、ＥＣＬレベルの入力段と、入力の仕様
   に応じて上記いずれか一方の入力段に接続されるＥＣＬ
   回路によるスルーバッファと、このスルーバッファの出
   力信号を受けてＣＭＯＳレベルの信号に変換するレベル
   変換回路と、上記レベル変換された信号により動作する
   内部論理回路と、この内部論理回路により形成された出
   力すべき信号をＥＣＬレベルに変換するレベル変換回路
   と、このレベル変換されたＥＣＬ信号とそれに対応した
   基準電圧とを受ける差動トランジスタ及び差動トランジ
   スタのコレクタに一端が接続され、かつ、他端が出力仕
   様に応じてＥＣＬ出力回路に対応した接地電位又はＴＴ
   Ｌ出力回路に対応した正の電源電圧に接続される負荷抵
   抗とを備えたレベル変換回路と、上記レベル変換回路の
   出力信号に応じて選択的に接続されるＥＣＬ出力回路又
   はＴＴＬ出力回路とを含むことを特徴とする半導体ゲー
   トアレイ装置。 ６、互いに逆相にされたＥＣＬレベルの信号を受ける一
   対のＰチャンネルＭＯＳＦＥＴと、上記一対のＰチャン
   ネルＭＯＳＦＥＴのうち一方のＰチャンネルＭＯＳＦＥ
   Ｔのドレイン出力を受ける電流ミラー形態にされたＮチ
   ャンネルＭＯＳＦＥＴと、上記他方のＰチャンネルＭＯ
   ＳＦＥＴのドレインと、かつ、電流ミラー形態にされた
   出力側ＮチャンネルＭＯＳＦＥＴのソースにそれぞれベ
   ースが結合されたトーテンポール型プッシュプル出力ト
   ランジスタと、上記出力トランジスタのベースとエミッ
   タ間に設けられたベース引き抜き用抵抗素子とを含むレ
   ベル変換回路を備えることを特徴とする半導体ゲートア
   レイ装置。 ７、ＴＴＬ入力バッファと、ＥＣＬ入力バッファと、上
   記ＴＴＬ入力バッファとＥＣＬ入力バッファを通して入
   力された入力信号を受けて、ＥＣＬ信号とＴＴＬレベル
   の信号にそれぞれ変換する入力側レベル変換回路と、上
   記ＴＴＬ入力バッファを通した入力信号及び／又は上記
   入力側レベル変換回路によりレベル変換されたＴＴＬレ
   ベルの信号を受ける第１の内部ゲート回路と、上記ＥＣ
   Ｌ入力バッファを通した入力信号及び／又は上記入力側
   レベル変換回路によりレベル変換されたＥＣＬレベルの
   信号を受ける第２の内部ゲート回路と、上記第１の内部
   ゲート回路により形成された出力信号及び第２の内部ゲ
   ート回路により形成された出力信号を受けてＥＣＬレベ
   ルとＴＴＬレベルの信号にそれぞれ変換する出力側レベ
   ル変換回路と、上記第１の内部ゲート回路により形成さ
   れた出力信号及び／又は上記出力側レベル変換回路によ
   りレベル変換されたＴＴＬレベルの信号を受けるＴＴＬ
   出力バッファと、上記第２の内部ゲート回路により形成
   された出力信号及び／又は上記出力側レベル変換回路に
   よりレベル変換されたＥＣＬレベルの信号を受けるＥＣ
   Ｌ出力バッファとを備えることを特徴とする半導体ゲー
   トアレイ装置。 ８、上記第１及び第２の内部ゲートにおいて、ＴＴＬ入
   力信号とＥＣＬ入力信号の両信号を受ける内部論理回路
   は、ＴＴＬ入力信号がその動作速度を決めるクリティカ
   ルパスになっているときには第１の内部ゲートに構成し
   、ＥＣＬ入力信号がその動作速度を決めるクリティカル
   パスになっているときには第２の内部ゲートに構成する
   ことを特徴とする特許請求の範囲第７項記載の半導体ゲ
   ートアレイ装置。