JPH04207051A - ウエハスケールインテグレーションデバイスの製造方法 - Google Patents
ウエハスケールインテグレーションデバイスの製造方法Info
- Publication number
- JPH04207051A JPH04207051A JP2340125A JP34012590A JPH04207051A JP H04207051 A JPH04207051 A JP H04207051A JP 2340125 A JP2340125 A JP 2340125A JP 34012590 A JP34012590 A JP 34012590A JP H04207051 A JPH04207051 A JP H04207051A
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- Japan
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- element chip
- communication path
- manufacturing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ウェハスケールインテグレーションデバイスに関し、
通信経路の欠陥を原因としては製造工程に無駄がでない
ようにし、製造作業の効率化を図ることができるように
することを目的とし、 ウェハに、複数の要素チップと、それらの間の通信経路
となる信号配線とを形成した後、機能試験を行う前に、
隣接する要素チップ間の通信経路の試験を行う。
ようにし、製造作業の効率化を図ることができるように
することを目的とし、 ウェハに、複数の要素チップと、それらの間の通信経路
となる信号配線とを形成した後、機能試験を行う前に、
隣接する要素チップ間の通信経路の試験を行う。
［産業上の利用分野］
本発明は、ウェハの全領域をひとつのデバイスとして回
路を集積して構成される、いわゆるウェハスケールイン
テグレーションデバイスく以下、ｗｓ’ｒという）の製
造方法に関する。
路を集積して構成される、いわゆるウェハスケールイン
テグレーションデバイスく以下、ｗｓ’ｒという）の製
造方法に関する。
［従来の技術］
従来、ＷＳＩとして、第２図にその概略的な平面図、第
３図に信号配線の電気的内部結線を示すようなものが提
案されている。
３図に信号配線の電気的内部結線を示すようなものが提
案されている。
このＷＳＩは、ウェハスケールメモリの例であり、第２
図において、１はボード、２はボード１に接着されたウ
ェハ、３はウェハ２に配列された要素チップ、４はボー
ド１に形成されたＶｃｃ電源（例えば、＋５ ［Ｖ］電
源）用の端子、５はＶｓｓ電源（例えば、接地）用の端
子、６は電源用のワイヤ、７は入力信号用の端子、８は
入力信号用のワイヤ、９は出力信号用の端子、１０は出
力信号用のワイヤ、１１はコネクタであって、このＷＳ
Ｉはワイヤ６を介して各要素チップ３に電源を供給しよ
うとするものである。
図において、１はボード、２はボード１に接着されたウ
ェハ、３はウェハ２に配列された要素チップ、４はボー
ド１に形成されたＶｃｃ電源（例えば、＋５ ［Ｖ］電
源）用の端子、５はＶｓｓ電源（例えば、接地）用の端
子、６は電源用のワイヤ、７は入力信号用の端子、８は
入力信号用のワイヤ、９は出力信号用の端子、１０は出
力信号用のワイヤ、１１はコネクタであって、このＷＳ
Ｉはワイヤ６を介して各要素チップ３に電源を供給しよ
うとするものである。
ここに、各要素チップ３は、第３図に示すように、要素
チップ３の主たる機能を果たすべき主機能回路部として
のＤＲＡＭ１２と、要素チップ３の再構成、即ち、通信
経路を構成するためにＤＲＡＭ１２に付随して設けられ
た要素チップ再構成用回路部、いわゆるコンフィグレー
ションロジック（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｌｏｇ
ｉｃ、以下、Ｃｏｎｌｏｇという）１３とを設けて構成
されている。
チップ３の主たる機能を果たすべき主機能回路部として
のＤＲＡＭ１２と、要素チップ３の再構成、即ち、通信
経路を構成するためにＤＲＡＭ１２に付随して設けられ
た要素チップ再構成用回路部、いわゆるコンフィグレー
ションロジック（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｌｏｇ
ｉｃ、以下、Ｃｏｎｌｏｇという）１３とを設けて構成
されている。
各Ｃｏｎｌｏｇｌ ３は、四方の隣り合ったＣｏｎｌｏ
ｇｌ Ｂと信号配線１４でつながっており、外部から供
給される相互結線命令信号に応答したスイッチ制御によ
り、四方の隣り合ったＣｏｎｌｏｇｌ ３のうち、いず
れか−のＣｏｎｌｏｇｌ ３と結線できるように構成さ
れており、例えば、第３図に二重線で示すような双方向
の通信経路１５が形成される。この通信経路１５は隣接
した四方のＣｏｎｌｏｇｌ３のどのＣｏｎｌｏｇｌ３が
正常であるかを試験しながら形成される。
ｇｌ Ｂと信号配線１４でつながっており、外部から供
給される相互結線命令信号に応答したスイッチ制御によ
り、四方の隣り合ったＣｏｎｌｏｇｌ ３のうち、いず
れか−のＣｏｎｌｏｇｌ ３と結線できるように構成さ
れており、例えば、第３図に二重線で示すような双方向
の通信経路１５が形成される。この通信経路１５は隣接
した四方のＣｏｎｌｏｇｌ３のどのＣｏｎｌｏｇｌ３が
正常であるかを試験しながら形成される。
なお、ＸＭＩＴは入力線、ＲＥＣＶは出力線である。
また、Ｃｏｎｌｏｇｌ ３は、ＤＲＡＭインタフェース
部を含んでおり、このＤＲＡＭインタフェース部を介し
てＤＲＡＭを動作させることができるようにされている
。
部を含んでおり、このＤＲＡＭインタフェース部を介し
てＤＲＡＭを動作させることができるようにされている
。
かかるＷＳＩは、従来、第４図Ａ〜Ｃに示すようにして
製造されていた。
製造されていた。
即ち、まず、第４図Ａに示すように、ウェハ２を用意し
、このウェハ２に要素チップ３及び隣接する要素チップ
３を相互に接続する信号配線１４（第４図Ａには図示せ
ず。第３図参照）を形成し、続いて、ＤＲＡＭ１２（第
４図Ａには図示せず。
、このウェハ２に要素チップ３及び隣接する要素チップ
３を相互に接続する信号配線１４（第４図Ａには図示せ
ず。第３図参照）を形成し、続いて、ＤＲＡＭ１２（第
４図Ａには図示せず。
第３図参照）について試験を行う。
次に、第４図Ｂに示すように、このウェハ２をボード１
に接着し、電源用のワイヤ６をボンディングし、続いて
、第４図Ｃに示すように、双方向の通信経路１５を形成
する。ここに、ＷＳＩを得ることができる。
に接着し、電源用のワイヤ６をボンディングし、続いて
、第４図Ｃに示すように、双方向の通信経路１５を形成
する。ここに、ＷＳＩを得ることができる。
［発明が解決しようとする課題］
ここに、例えば、第５図に示すように、ボード１に形成
された入力信号用の端子７及び出力信号用の端子９が接
続される要素チップ３Ａが、通信経路の欠陥を原因とし
て、図上、上側の要素チップ３Ｂ及び図上、左側の要素
チップ３Ｃのいずれとも結線できない場合、このＷＳＩ
は不良品として取り扱う必要があるが、前述した第４図
従来例のＷＳＩの製造方法においては、かかる通信経路
１５の欠陥の存在はウェハ２をボード１に接着した後、
通信経路１５を形成する工程でしか知ることができず、
このため、第５図例のような場合、ウェハ２をボード１
に接着し、電源用のワイヤ６をボンディングする工程及
びボード１が全く無駄になってしまうという問題点があ
った。
された入力信号用の端子７及び出力信号用の端子９が接
続される要素チップ３Ａが、通信経路の欠陥を原因とし
て、図上、上側の要素チップ３Ｂ及び図上、左側の要素
チップ３Ｃのいずれとも結線できない場合、このＷＳＩ
は不良品として取り扱う必要があるが、前述した第４図
従来例のＷＳＩの製造方法においては、かかる通信経路
１５の欠陥の存在はウェハ２をボード１に接着した後、
通信経路１５を形成する工程でしか知ることができず、
このため、第５図例のような場合、ウェハ２をボード１
に接着し、電源用のワイヤ６をボンディングする工程及
びボード１が全く無駄になってしまうという問題点があ
った。
本発明は、かかる点に鑑み、通信経路の欠陥を原因とし
ては製造工程に無駄がでないようにし、製造作業の効率
化を図ることができるようにしたＷＳＩの製造方法を提
供することを目的とする。
ては製造工程に無駄がでないようにし、製造作業の効率
化を図ることができるようにしたＷＳＩの製造方法を提
供することを目的とする。
［課題を解決するための手段］
本発明によるＷＳＩの製造方法は、ウェハに、複数の要
素チップと、それらの間の通信経路となる信号配線とを
形成した後、機能試験を行う前に、隣接する要素チップ
間の通信経路の試験を行うことを、その特徴とする。
素チップと、それらの間の通信経路となる信号配線とを
形成した後、機能試験を行う前に、隣接する要素チップ
間の通信経路の試験を行うことを、その特徴とする。
［作用］
本発明によれば、機能試験を行う前に隣接する要素チッ
プ間の通信経路の試験が行われるので、通信経路に欠陥
があり、このために使用できないウェハについては、こ
の時点で不良品として除くことができ、従来例のように
無駄な工程を行わないで済む。
プ間の通信経路の試験が行われるので、通信経路に欠陥
があり、このために使用できないウェハについては、こ
の時点で不良品として除くことができ、従来例のように
無駄な工程を行わないで済む。
［実施例コ
以下、第１図を参照して、本発明の一実施例につき説明
する。
する。
本実施例は、第４図従来例のＷＳＩの製造方法と同様、
第２図にその概略的な平面図、第３図に信号配線の電気
的内部結線を示すようなＷＳＩを製造する場合を例とす
るものである。したがって、第１図において、第２図〜
第４図に対応する部分には同一符号を付している。
第２図にその概略的な平面図、第３図に信号配線の電気
的内部結線を示すようなＷＳＩを製造する場合を例とす
るものである。したがって、第１図において、第２図〜
第４図に対応する部分には同一符号を付している。
本実施例においては、まず、第１図Ａに示すように、ウ
ェハ２を用意し、このウェハ２に第４図Ａに示すと同様
にして要素チップ３及び隣接する要素チップ３を相互に
接続する信号配線１４（第１図Ａには図示せず。第３図
参照）を形成する。
ェハ２を用意し、このウェハ２に第４図Ａに示すと同様
にして要素チップ３及び隣接する要素チップ３を相互に
接続する信号配線１４（第１図Ａには図示せず。第３図
参照）を形成する。
次に、第１図Ｂに示すように、要素チップ３Ｄに着目し
、この要素チップ３Ｄと、この要素チップ３Ｄに図上、
上下左右において隣接する要素チップ３Ｅ〜３Ｈについ
て、Ｖｃｃ電源用のプローブ１６〜２０及びＶｓｓ電源
用のプローブ２１〜２５を介して電源電圧を供給すると
共に、信号用のプローブ（図示せず）を介して要素チッ
プ３Ｄ〜３Ｈの機能試験を行い、続いて、要素チップ３
Ｄ〜３Ｈの間の相互の通信経路（信号配線及びＣｏｎｌ
ｏｇ）の試験を行う。これをウェハ２上の全要素チップ
３について行う。
、この要素チップ３Ｄと、この要素チップ３Ｄに図上、
上下左右において隣接する要素チップ３Ｅ〜３Ｈについ
て、Ｖｃｃ電源用のプローブ１６〜２０及びＶｓｓ電源
用のプローブ２１〜２５を介して電源電圧を供給すると
共に、信号用のプローブ（図示せず）を介して要素チッ
プ３Ｄ〜３Ｈの機能試験を行い、続いて、要素チップ３
Ｄ〜３Ｈの間の相互の通信経路（信号配線及びＣｏｎｌ
ｏｇ）の試験を行う。これをウェハ２上の全要素チップ
３について行う。
次に、第１図Ｃに示すように、試験をパスしたウェハ２
をボード１に接着し、電源用のワイヤ６をボンディング
し、続いて、第１図りに示すように、双方向の通信経路
１５を形成する。ここに、ｗｓｒを得ることができる。
をボード１に接着し、電源用のワイヤ６をボンディング
し、続いて、第１図りに示すように、双方向の通信経路
１５を形成する。ここに、ｗｓｒを得ることができる。
かかる本実施例においては、ウェハ２をボード１に接着
する前に、通信経路の試験を行っているので、通信経路
に欠陥があり、このために使用できないウェハについて
は、この時点で不良品として除くことができ、この場合
には全く無駄であるウェハ２のボード１への接着工程、
電源用のワイヤ６のボンディング工程を行わないで済み
、また、ボード１を無駄にすることもない。
する前に、通信経路の試験を行っているので、通信経路
に欠陥があり、このために使用できないウェハについて
は、この時点で不良品として除くことができ、この場合
には全く無駄であるウェハ２のボード１への接着工程、
電源用のワイヤ６のボンディング工程を行わないで済み
、また、ボード１を無駄にすることもない。
したがって、本実施例によれば、通信経路の欠陥を原因
としては、製造工程及びボード１に無駄がでないように
することができ、製造作業の効率化と、歩留まりの向上
化を図ることができる。
としては、製造工程及びボード１に無駄がでないように
することができ、製造作業の効率化と、歩留まりの向上
化を図ることができる。
なお、上述の実施例においては、ＷＳＩ中、ＤＲＡＭと
Ｃｏｎ Ｉ ｏｇとを要素とするウェハスケールメモリ
の製造に本発明を適用した場合につき述べたが、その他
、本発明は、プロセッサとＣｏｎｌｏｇとを要素とする
ウェハスケールプロセッサ等、およそＣｏｎｌｏｇを使
用して要素チップを再構成するように構成される全ての
ＷＳＩの製造に適用することができるものである。
Ｃｏｎ Ｉ ｏｇとを要素とするウェハスケールメモリ
の製造に本発明を適用した場合につき述べたが、その他
、本発明は、プロセッサとＣｏｎｌｏｇとを要素とする
ウェハスケールプロセッサ等、およそＣｏｎｌｏｇを使
用して要素チップを再構成するように構成される全ての
ＷＳＩの製造に適用することができるものである。
［発明の効果］
本発明によれば、機能試験を行う前に、隣接する要素チ
ップ間の通信経路の試験を行うようにしたことにより、
通信経路に欠陥があり、このために使用できないウェハ
については、この時点で不良品として除くことができ、
従来例のように無駄な工程を行わないで済むので、製造
作業の効率化を図ることができる。
ップ間の通信経路の試験を行うようにしたことにより、
通信経路に欠陥があり、このために使用できないウェハ
については、この時点で不良品として除くことができ、
従来例のように無駄な工程を行わないで済むので、製造
作業の効率化を図ることができる。
第１図は本発明によるウェハスケールインテグレーショ
ンデバイス（ｗｓＢの製造方法の一実施例を示す図、 第２図はＷＳＩの一例を示す概略的な平面図、第３図は
第２図例のＷＳＩにおける信号配線の電気的内部結線を
示す図、 第４図は従来のＷＳＩの製造方法を示す図、第５図は第
４図従来例のＷＳＩの製造方法が有する問題点を説明す
るための図である。 １・・・ボード ２・・・ウェハ ３・・・要素チップ ４・・・Ｖｃｃ電源用の端子 ５・・・Ｖｓｓ電源用の端子 ６・・・電源用のワイヤ ７・・・入力信号用の端子 ８・・・入力信号用のワイヤ ９・・・出力信号用の端子 １０・・・出力信号用のワイヤ １２・・・ＤＲＡＭ １３−−−ＣｏｎＩｏｇ １４・・・信号配線 １５・・・通信経路 第１図 ＷＳＩの一例を示す概略的な平面図 第２図 □・通信経路 第２図例のＷＳＩにおける信号配線 の電気的内部結線を示す図 第３図 （Ｂ） 従来のＷＳＩの製造方法を示す図 第４図
ンデバイス（ｗｓＢの製造方法の一実施例を示す図、 第２図はＷＳＩの一例を示す概略的な平面図、第３図は
第２図例のＷＳＩにおける信号配線の電気的内部結線を
示す図、 第４図は従来のＷＳＩの製造方法を示す図、第５図は第
４図従来例のＷＳＩの製造方法が有する問題点を説明す
るための図である。 １・・・ボード ２・・・ウェハ ３・・・要素チップ ４・・・Ｖｃｃ電源用の端子 ５・・・Ｖｓｓ電源用の端子 ６・・・電源用のワイヤ ７・・・入力信号用の端子 ８・・・入力信号用のワイヤ ９・・・出力信号用の端子 １０・・・出力信号用のワイヤ １２・・・ＤＲＡＭ １３−−−ＣｏｎＩｏｇ １４・・・信号配線 １５・・・通信経路 第１図 ＷＳＩの一例を示す概略的な平面図 第２図 □・通信経路 第２図例のＷＳＩにおける信号配線 の電気的内部結線を示す図 第３図 （Ｂ） 従来のＷＳＩの製造方法を示す図 第４図
Claims (2)
- （１）ウェハに、複数の要素チップと、それらの間の通
信経路となる信号配線とを形成した後、機能試験を行う
前に、隣接する要素チップ間の通信経路の試験を行う工
程を含むことを特徴とするウェハスケールインテグレー
ションデバイスの製造方法。 - （２）ウェハに、要素チップの主たる機能を果たす主機
能回路部及び要素チップを再構成するための要素チップ
再構成用回路部を有してなる要素チップと、隣接する要
素チップの要素チップ再構成用回路部間を相互に接続す
る信号配線とを形成した後、 このウェハをボードに固定し、各要素チップに共通して
配線されるべき電源線の形成と、相互結線命令信号によ
る要素チップ再構成用回路部を介した双方向の通信経路
の形成とを行う前に、 隣接する要素チップにつき、プローブを介して電源電圧
を供給し、信号配線及び要素チップ再構成用回路部から
なる通信経路の試験を行う工程を含むことを特徴とする
ウェハスケールインテグレーションデバイスの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340125A JPH04207051A (ja) | 1990-11-30 | 1990-11-30 | ウエハスケールインテグレーションデバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340125A JPH04207051A (ja) | 1990-11-30 | 1990-11-30 | ウエハスケールインテグレーションデバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207051A true JPH04207051A (ja) | 1992-07-29 |
Family
ID=18333964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340125A Pending JPH04207051A (ja) | 1990-11-30 | 1990-11-30 | ウエハスケールインテグレーションデバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347373A (ja) * | 2002-05-24 | 2003-12-05 | Agilent Technol Inc | ウエハ上の回路を試験するシステム及び方法 |
-
1990
- 1990-11-30 JP JP2340125A patent/JPH04207051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347373A (ja) * | 2002-05-24 | 2003-12-05 | Agilent Technol Inc | ウエハ上の回路を試験するシステム及び方法 |
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