JPH04207065A - 電子回路基板 - Google Patents
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- JPH04207065A JPH04207065A JP2340480A JP34048090A JPH04207065A JP H04207065 A JPH04207065 A JP H04207065A JP 2340480 A JP2340480 A JP 2340480A JP 34048090 A JP34048090 A JP 34048090A JP H04207065 A JPH04207065 A JP H04207065A
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- film circuit
- circuit
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Landscapes
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- Combinations Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体を搭載した半導体パッケージに係り、
特に実装密度が高くしかも高接続信頼性を有し、高歩留
りであるパッケージ構成、並びにこの半導体パッケージ
を搭載する電子回路基板の構成に関する。
特に実装密度が高くしかも高接続信頼性を有し、高歩留
りであるパッケージ構成、並びにこの半導体パッケージ
を搭載する電子回路基板の構成に関する。
電子計算機等の電子機器の高密度、高機能、高性能化の
要求は高く、このため、半導体自体及び半導体を含めた
各種電子部品を搭載した基板との両面から種々の改善の
試みがなされている。
要求は高く、このため、半導体自体及び半導体を含めた
各種電子部品を搭載した基板との両面から種々の改善の
試みがなされている。
半導体パッケージは、基本的には、半導体を搭載し、そ
の半導体の電気端子とそのパッケージを搭載する電子回
路基板表面の端子との電気的接続を容易とし、更には半
導体の一時的または永久的な封止機能を合わせ持ったも
のである。
の半導体の電気端子とそのパッケージを搭載する電子回
路基板表面の端子との電気的接続を容易とし、更には半
導体の一時的または永久的な封止機能を合わせ持ったも
のである。
この半導体の高機能、高密度化に対応して半導体の接続
パッドの径及びピッチも縮小する動向にある。また、半
導体パッケージや各種の電子部品を搭載する電子回路基
板も高密度化されており、配線幅、ピッチも同様に縮小
の方向にある。このことから、半導体パッケージの基板
配線も急速に高密度化に向かっている。
パッドの径及びピッチも縮小する動向にある。また、半
導体パッケージや各種の電子部品を搭載する電子回路基
板も高密度化されており、配線幅、ピッチも同様に縮小
の方向にある。このことから、半導体パッケージの基板
配線も急速に高密度化に向かっている。
ところで、この様な半導体パッケージの基板は上記した
ように封止機能を兼ねるため、機密性が高く強固な基板
、通常はセラミック基板が使用される。
ように封止機能を兼ねるため、機密性が高く強固な基板
、通常はセラミック基板が使用される。
このセラミック基板は、−船釣には、未焼成のセラミッ
クシートの表面及びスルーホールに印刷等により配線を
形成してからシートを積層後、焼結させることにより製
造されている。この焼結の際のセラミックスの収縮率の
バラツキは比較的大きく、セラミック基板上の接続パッ
ドとこの上に搭載する半導体のパッドの間に位置ずれが
生じる。
クシートの表面及びスルーホールに印刷等により配線を
形成してからシートを積層後、焼結させることにより製
造されている。この焼結の際のセラミックスの収縮率の
バラツキは比較的大きく、セラミック基板上の接続パッ
ドとこの上に搭載する半導体のパッドの間に位置ずれが
生じる。
また同様に、半導体パッケージを搭載すべき基板上の接
続パッドとこれと接続すべきセラミック基板上の接続パ
ッド間でも位置ずれが生じる。このため、半田等で接続
をする場合に、位置ずれのために接続できなかったり、
逆に隣のパッドと接続してしまったりの接続不良が生じ
、その結果歩留りの低下が起こる。これを避ける上では
、接続パッド径やパッドのピッチを広げたり、半導体や
基板の寸法を低減する方法がとられる。しかし、これは
基板の高密度化に沿わない方法である。
続パッドとこれと接続すべきセラミック基板上の接続パ
ッド間でも位置ずれが生じる。このため、半田等で接続
をする場合に、位置ずれのために接続できなかったり、
逆に隣のパッドと接続してしまったりの接続不良が生じ
、その結果歩留りの低下が起こる。これを避ける上では
、接続パッド径やパッドのピッチを広げたり、半導体や
基板の寸法を低減する方法がとられる。しかし、これは
基板の高密度化に沿わない方法である。
この対策としては、セラミック多層基板上にポリイミド
から成る薄膜回路を形成し、その上に半導体を搭載する
方法がある（例えば、特開昭６２−１２２２５８号）。
から成る薄膜回路を形成し、その上に半導体を搭載する
方法がある（例えば、特開昭６２−１２２２５８号）。
薄膜回路は半導体と同様にフォトリソ工程を経て回路を
作成するため、微細で寸法精度の高いパターンを形成す
ることが可能である。このため、半導体を搭載するパッ
ドの平面的な位置精度を高め、平面的な位置ずれを低減
する効果がある。しかし、この構成のパッケージの欠点
は、有機物であるポリイミドの線膨張係数がセラミック
基板より大幅に大きいため、基板全体が反ってしまうと
いう点である。この結果、半導体との搭載・接続におい
て、基板表面での平面的な位置のずれはある程度改善さ
れるが、基板と半導体との間隔が場所により異なるとい
う新たな問題が発生する。この反りのために、基板裏面
の電子回路基板に接続する部分も半導体パッケージと電
子回路基板との間隔が場所により異なるという同様の欠
点が生じる。更に、この裏面側は、平面的な位置ずれも
解消されないままである。
作成するため、微細で寸法精度の高いパターンを形成す
ることが可能である。このため、半導体を搭載するパッ
ドの平面的な位置精度を高め、平面的な位置ずれを低減
する効果がある。しかし、この構成のパッケージの欠点
は、有機物であるポリイミドの線膨張係数がセラミック
基板より大幅に大きいため、基板全体が反ってしまうと
いう点である。この結果、半導体との搭載・接続におい
て、基板表面での平面的な位置のずれはある程度改善さ
れるが、基板と半導体との間隔が場所により異なるとい
う新たな問題が発生する。この反りのために、基板裏面
の電子回路基板に接続する部分も半導体パッケージと電
子回路基板との間隔が場所により異なるという同様の欠
点が生じる。更に、この裏面側は、平面的な位置ずれも
解消されないままである。
このことから、上記の方法では半導体パッケージと半導
体間及び半導体パッケージとそれを搭載する電子回路基
板間の接続部の位置ずれを防止し、高密度の半導体パッ
ケージ、更には、電子回路基板を実現することは不可能
である。
体間及び半導体パッケージとそれを搭載する電子回路基
板間の接続部の位置ずれを防止し、高密度の半導体パッ
ケージ、更には、電子回路基板を実現することは不可能
である。
以上のような状況下にあって、本発明においては、半導
体搭載側の位置整合及び搭載電子回路基板の位置整合を
容易とし、位置ずれによる接続不良の発生を防止するこ
とによって、実装密度が高く、シかも鴬歩留り、高接続
信頼性の半導体パッケージを実現することを目的として
なされたちのである。
体搭載側の位置整合及び搭載電子回路基板の位置整合を
容易とし、位置ずれによる接続不良の発生を防止するこ
とによって、実装密度が高く、シかも鴬歩留り、高接続
信頼性の半導体パッケージを実現することを目的として
なされたちのである。
本発明は、半導体と該半導体を搭載する基板とから成る
半導体パッケージにおいて、該基板が、セラミック配線
基板からなる厚膜回路を中心層として前記半導体との接
続側表面及び外部回路との接続側表面の両面に、耐熱性
樹脂と導電材料で形成される薄膜回路を有することを特
徴とする半導体パッケージに関する。
半導体パッケージにおいて、該基板が、セラミック配線
基板からなる厚膜回路を中心層として前記半導体との接
続側表面及び外部回路との接続側表面の両面に、耐熱性
樹脂と導電材料で形成される薄膜回路を有することを特
徴とする半導体パッケージに関する。
また、本発明は、上記の半導体パッケージを外部回路基
板に搭載した電子回路基板に関し、望ましくは、当該外
部回路基板が、厚膜回路と薄膜回路とで構成され、該薄
膜回路が前記半導体パッケージとの接続側表面に配置さ
れた構成をとることである。
板に搭載した電子回路基板に関し、望ましくは、当該外
部回路基板が、厚膜回路と薄膜回路とで構成され、該薄
膜回路が前記半導体パッケージとの接続側表面に配置さ
れた構成をとることである。
さらに望ましくは、半導体パッケージを搭載した外部回
路基板が、厚膜回路と薄膜回路とで構成され、該薄膜回
路が前記半導体パッケージとの接続側表面並びに前記厚
膜回路裏面に配置されることである。ここで、厚膜回路
はセラミック配線基板からなり、薄膜回路は耐熱性樹脂
と導電材料で形成されるものである。
路基板が、厚膜回路と薄膜回路とで構成され、該薄膜回
路が前記半導体パッケージとの接続側表面並びに前記厚
膜回路裏面に配置されることである。ここで、厚膜回路
はセラミック配線基板からなり、薄膜回路は耐熱性樹脂
と導電材料で形成されるものである。
上記の半導体パッケージ内の厚膜回路を形成するセラミ
ック配線基板及び半導体パッケージを搭載する外部回路
における厚膜回路を形成するセラミック配線基板の材料
は、セラミック材料と導電材料とから製造されるもので
あり、セラミック材料としては、ムライト、アルミナな
どの耐熱セラミック材料、耐熱セラミック粉末とガラス
からなるガラスセラミック、あるいはガラスなど各種の
セラミック材料を用いることができる。また、導電材料
としては、タングステン、綱、モリブデン、ニッケル、
銀／パラジウム、金、白金等を用いることができる。
ック配線基板及び半導体パッケージを搭載する外部回路
における厚膜回路を形成するセラミック配線基板の材料
は、セラミック材料と導電材料とから製造されるもので
あり、セラミック材料としては、ムライト、アルミナな
どの耐熱セラミック材料、耐熱セラミック粉末とガラス
からなるガラスセラミック、あるいはガラスなど各種の
セラミック材料を用いることができる。また、導電材料
としては、タングステン、綱、モリブデン、ニッケル、
銀／パラジウム、金、白金等を用いることができる。
上記半導体パッケージ内の薄膜回路及び外部回路内の薄
膜回路は、耐熱性樹脂及び上記と同様な導電材料から薄
膜技術により形成されるものである。耐熱性樹脂として
は、ポリイミド、テフロンなど耐熱性の有機絶縁材料を
用いることができる。
膜回路は、耐熱性樹脂及び上記と同様な導電材料から薄
膜技術により形成されるものである。耐熱性樹脂として
は、ポリイミド、テフロンなど耐熱性の有機絶縁材料を
用いることができる。
薄膜技術とは、電子ビームや光を用いて所定の高精細な
パターンを転写または描画技術により形成するものであ
り、半導体と同様に高精度の位置ずれのないパターン形
成ができる。回路基板上の薄膜回路は、最も単純には、
形成した導体膜を電子ビームまたは光によるパターンの
転写または描画技術によりパターニングしてもよいし、
有機絶縁膜を電子ビームまたは光によるパターンの転写
または描画技術によりパターニングしてもよい。
パターンを転写または描画技術により形成するものであ
り、半導体と同様に高精度の位置ずれのないパターン形
成ができる。回路基板上の薄膜回路は、最も単純には、
形成した導体膜を電子ビームまたは光によるパターンの
転写または描画技術によりパターニングしてもよいし、
有機絶縁膜を電子ビームまたは光によるパターンの転写
または描画技術によりパターニングしてもよい。
また、半導体パッケージ内において、半導体と薄膜回路
との接続は、半導体チップの接続パッドと薄膜回路の接
続パッドとを半田などを用いて接続する。また、半導体
パッケージの裏面も薄膜回路で形成されるが、この裏面
薄膜回路と外部回路との接続は、裏面薄膜回路の表面接
続層の接続パッドと外部回路の接続パッドを半田などで
接続することにより行う。
との接続は、半導体チップの接続パッドと薄膜回路の接
続パッドとを半田などを用いて接続する。また、半導体
パッケージの裏面も薄膜回路で形成されるが、この裏面
薄膜回路と外部回路との接続は、裏面薄膜回路の表面接
続層の接続パッドと外部回路の接続パッドを半田などで
接続することにより行う。
また、上記半田に代えて市販の導電ペーストを用いるこ
とも可能である。
とも可能である。
本発明においては、半導体パッケージ内において、半導
体を搭載する基板が、セラミック配線基板からなる厚膜
回路を中心層として半導体との接続側表面及び外部回路
との接続側表面の両面に、耐熱性樹脂と導電材料で形成
される薄膜回路を有するために、上記回路基板のセラミ
ック配線基板の焼結収縮等が生じても、半導体パッケー
ジ内において半導体と基板との接続は薄膜回路を介する
ため、接続パッド位置を半導体の接続パッド位置に正確
に形成できることに加えて、半導体パッケージと外部回
路との接続も薄膜回路を介するために、外部回路の接続
パッド位置に正確に形成できる。尚、外部回路の表面接
続層も薄膜回路で形成することにより、より正確な接続
が可能となる。
体を搭載する基板が、セラミック配線基板からなる厚膜
回路を中心層として半導体との接続側表面及び外部回路
との接続側表面の両面に、耐熱性樹脂と導電材料で形成
される薄膜回路を有するために、上記回路基板のセラミ
ック配線基板の焼結収縮等が生じても、半導体パッケー
ジ内において半導体と基板との接続は薄膜回路を介する
ため、接続パッド位置を半導体の接続パッド位置に正確
に形成できることに加えて、半導体パッケージと外部回
路との接続も薄膜回路を介するために、外部回路の接続
パッド位置に正確に形成できる。尚、外部回路の表面接
続層も薄膜回路で形成することにより、より正確な接続
が可能となる。
この結果、半導体搭載側の位置整合及び搭載電子回路基
板側の位置整合が容易になり、位置ずれによる接続不良
の発生を防止できる。
板側の位置整合が容易になり、位置ずれによる接続不良
の発生を防止できる。
さらに、半導体パッケージ内の基板において薄膜回路を
一面にのみ形成した場合に生じる基板の反りは、薄膜回
路の有機絶縁膜とセラミック回路基板との線膨張係数の
違いによるものであるため、薄膜回路を基板の両面に形
成することによりその影響を相殺するので、反りを低減
できる。
一面にのみ形成した場合に生じる基板の反りは、薄膜回
路の有機絶縁膜とセラミック回路基板との線膨張係数の
違いによるものであるため、薄膜回路を基板の両面に形
成することによりその影響を相殺するので、反りを低減
できる。
また、上記の半導体パッケージを外部回路基板に搭載し
た電子回路基板に関しては、望ましくは。
た電子回路基板に関しては、望ましくは。
半導体パッケージを搭載した外部回路基板が、セラミッ
ク配線基板からなる厚膜回路と耐熱性樹脂と導電材料で
形成される薄膜回路とで構成され、該薄膜回路が前記半
導体パッケージとの接続側表面並びに前記厚膜回路裏面
に配置されることにより、外部回路における基板の反り
も低減することができる。
ク配線基板からなる厚膜回路と耐熱性樹脂と導電材料で
形成される薄膜回路とで構成され、該薄膜回路が前記半
導体パッケージとの接続側表面並びに前記厚膜回路裏面
に配置されることにより、外部回路における基板の反り
も低減することができる。
以下、実施例により本発明を具体的に説明する。
実施例１
（半導体パッケージ）
第１図は、本発明の一例である半導体パッケージの断面
図である。基板４は、セラミック配線基板ｌの表面に薄
膜回路２及び裏面にも薄膜回路３を形成して構成されて
いる。薄膜回路２の接続パッド５の上に、半導体チップ
６をその接続パッド７と半田８を介して接続・搭載し、
更にコバール製のキャップ９で封止しである。このパッ
ケージを電子回路基板に接続・搭載するには、パッケー
ジ裏面の薄膜回路３の接続パッド１０を半田を介して電
子回路基板上の接続パッドに接続する。
図である。基板４は、セラミック配線基板ｌの表面に薄
膜回路２及び裏面にも薄膜回路３を形成して構成されて
いる。薄膜回路２の接続パッド５の上に、半導体チップ
６をその接続パッド７と半田８を介して接続・搭載し、
更にコバール製のキャップ９で封止しである。このパッ
ケージを電子回路基板に接続・搭載するには、パッケー
ジ裏面の薄膜回路３の接続パッド１０を半田を介して電
子回路基板上の接続パッドに接続する。
セラミック配線基板１は、５層から成るムライト基板１
１を備えている。各ムライト基板１１においては、ピア
ホール１２が形成されている。このピアホール１２は、
基板の貫通孔にタングステンペーストを埋め込んだもの
である。また、各ムライト基板１１の表面上にはタング
ステンペーストで内層配線導体１３が印刷されている。
１を備えている。各ムライト基板１１においては、ピア
ホール１２が形成されている。このピアホール１２は、
基板の貫通孔にタングステンペーストを埋め込んだもの
である。また、各ムライト基板１１の表面上にはタング
ステンペーストで内層配線導体１３が印刷されている。
これらのムライト基板１１は、各板の四隅に形成したガ
イド穴（図示せず）を基準にして総計５枚を重ね。
イド穴（図示せず）を基準にして総計５枚を重ね。
これを１２０’Ｃで加圧して積層体とし、その積層体を
水素雰囲気中で１６４０℃に加熱することにより、セラ
ッミク配線基板１として形成されている。セラミック基
板のピアホールピッチは、４５０μｍである。
水素雰囲気中で１６４０℃に加熱することにより、セラ
ッミク配線基板１として形成されている。セラミック基
板のピアホールピッチは、４５０μｍである。
セラミック配線基板１上の簿膜回路２は、絶縁層を形成
する低誘電率のポリイミド樹脂１４と銅配線１５から成
り、次の４層から構成されている。
する低誘電率のポリイミド樹脂１４と銅配線１５から成
り、次の４層から構成されている。
すなわち、セラミック配線基板１側から順に、セラミッ
ク配線基板の厚膜回路との整合層１６、横方向（Ｘ）配
線層１７、縦方向（Ｙ）配線層１８、表面接続層１９の
合計４層である。これら各層の ゛ポリイミド膜の成膜
には、ポリイミドワニスをスピンコードして、これを窒
素中、３７０℃で１時間ベークする方法を用いた。この
ポリイミド膜の溝加工には、ドライエッチ法を用いた。
ク配線基板の厚膜回路との整合層１６、横方向（Ｘ）配
線層１７、縦方向（Ｙ）配線層１８、表面接続層１９の
合計４層である。これら各層の ゛ポリイミド膜の成膜
には、ポリイミドワニスをスピンコードして、これを窒
素中、３７０℃で１時間ベークする方法を用いた。この
ポリイミド膜の溝加工には、ドライエッチ法を用いた。
また、銅配線の形成には、無電解めっき法を用いた。表
面接続層１９の接続パッド５の表面上には、ニッケル及
び金のめっきを施しである。
面接続層１９の接続パッド５の表面上には、ニッケル及
び金のめっきを施しである。
セラミック配線基板１の裏面の薄膜回路３は、前記薄膜
回路２と同様な構成及び製法で形成した。
回路２と同様な構成及び製法で形成した。
即ち、薄膜回路３は、絶縁層を形成する低誘電率のポリ
イミド樹脂２０と銅配線２１から成り、セラミック配線
基板１側から順に、セラミック配線基板との整合層２２
、表面接続層２３の合計２層から構成されている。ポリ
イミドの溝加工には。
イミド樹脂２０と銅配線２１から成り、セラミック配線
基板１側から順に、セラミック配線基板との整合層２２
、表面接続層２３の合計２層から構成されている。ポリ
イミドの溝加工には。
ドライエッチ法を用いた。また、銅配線の形成には、銅
めっき法を用いた。表面接続層２３の接続パッド１０の
表面上には、ニッケル及び金のめっきを施しである。
めっき法を用いた。表面接続層２３の接続パッド１０の
表面上には、ニッケル及び金のめっきを施しである。
基板４の薄膜回路２表面の接続パッド５と上側に載置さ
れる半導体チップ６の接続パッド７との電気的接続には
、高温半田８を用いた。即ち、接続パッド５と７の各表
面に個別に高温半田を着け、その後、接続部分を接触さ
せた状態で約３５０℃に加熱することにより、高温半田
の表面部から徐々に溶融させて最終的に完全接合させた
。
れる半導体チップ６の接続パッド７との電気的接続には
、高温半田８を用いた。即ち、接続パッド５と７の各表
面に個別に高温半田を着け、その後、接続部分を接触さ
せた状態で約３５０℃に加熱することにより、高温半田
の表面部から徐々に溶融させて最終的に完全接合させた
。
セラミック配線基板１の表面の半田封止部２４はタング
ステン導体の表面にニッケル及び金のめっきを施したも
のであるが、この上に中高温半田２５を載せ、約３００
℃に加熱してコバール封止キャップ９を接続して半導体
パッケージを完成した。
ステン導体の表面にニッケル及び金のめっきを施したも
のであるが、この上に中高温半田２５を載せ、約３００
℃に加熱してコバール封止キャップ９を接続して半導体
パッケージを完成した。
（電子回路基板）
上記のようにして形成された半導体パッケージ３１を一
列ごとに９個、９列で合計８１個搭載した電子回路基板
の例を第２図に示す。
列ごとに９個、９列で合計８１個搭載した電子回路基板
の例を第２図に示す。
半導体パッケージ３１を搭載した基板３２は、厚膜・薄
膜混成基板であり、この基板の半導体パッケージ搭載側
は薄膜回路３３になっている。半導体パッケージの搭載
、接続には、低温半田３４を使用し、約２００℃で接続
した。また厚膜・薄膜混成基板の裏面は厚膜回路３５で
ある。厚膜回路３５及び薄膜回路３３の製造方法は、前
記した半導体パッケージの基板４の製法と同様である。
膜混成基板であり、この基板の半導体パッケージ搭載側
は薄膜回路３３になっている。半導体パッケージの搭載
、接続には、低温半田３４を使用し、約２００℃で接続
した。また厚膜・薄膜混成基板の裏面は厚膜回路３５で
ある。厚膜回路３５及び薄膜回路３３の製造方法は、前
記した半導体パッケージの基板４の製法と同様である。
薄膜回路３３は、絶縁層をポリイミド樹脂、配線を銅で
形成した配線層５層から成る薄膜多層であり、厚膜回路
３５は、絶縁層をムライト、配線をタングステンで形成
した配線層３０層の厚膜多層である。基板の裏面、即ち
ムライト基板裏面には、プリント基板に接続するための
ピン３６を中高温半田３７を用いて、半導体パッケージ
を搭載する直前に接続した。
形成した配線層５層から成る薄膜多層であり、厚膜回路
３５は、絶縁層をムライト、配線をタングステンで形成
した配線層３０層の厚膜多層である。基板の裏面、即ち
ムライト基板裏面には、プリント基板に接続するための
ピン３６を中高温半田３７を用いて、半導体パッケージ
を搭載する直前に接続した。
（電子モジュール・電子機器）
上記のように形成された電子回路基板を４個、プリント
基板に搭載したモジュールの例を第３図に示す。
基板に搭載したモジュールの例を第３図に示す。
プリント基板３９と電子回路基板３８との接続は、ピン
３６の挿入によって行う。図中、３１は半導体パッケー
ジ、３２は厚膜・薄膜混成基板である。
３６の挿入によって行う。図中、３１は半導体パッケー
ジ、３２は厚膜・薄膜混成基板である。
この電子モジュールを用いて中型の電子計算機を制作し
たところ良好に作動した。
たところ良好に作動した。
実施例２
（半導体パッケージ）
第４図は、本発明の別の一例である半導体パッケージの
断面図である。厚膜・薄膜混成基板４は、セラミック配
線基板１の表面に薄膜回路２及び裏面にも薄膜回路３を
形成して構成されている。薄膜回路２の接続パッド５の
上に、２個の半導体チップ６をその接続パッド７と半田
８を介して接続・搭載し、更にコバール製のキャップ９
で封止しである。このパッケージを電子回路基板に接続
・搭載するには、パッケージ裏面の薄膜回路３の接続パ
ッド１０を半田を介して電子回路基板上の接続パッドに
接続する。
断面図である。厚膜・薄膜混成基板４は、セラミック配
線基板１の表面に薄膜回路２及び裏面にも薄膜回路３を
形成して構成されている。薄膜回路２の接続パッド５の
上に、２個の半導体チップ６をその接続パッド７と半田
８を介して接続・搭載し、更にコバール製のキャップ９
で封止しである。このパッケージを電子回路基板に接続
・搭載するには、パッケージ裏面の薄膜回路３の接続パ
ッド１０を半田を介して電子回路基板上の接続パッドに
接続する。
セラミック配線基板１は、５層から成るムライト基板１
１とタングステンの導体からできており、製法は、実施
例１の場合と同様である。但し、詳細は実施例１とは異
なる。
１とタングステンの導体からできており、製法は、実施
例１の場合と同様である。但し、詳細は実施例１とは異
なる。
セラミック配線基板１上の薄膜回路２は、絶縁層を形成
する低誘電率のポリイミド樹脂１４と銅配線１５から成
り、実施例１と同様、整合層１６、横方向（Ｘ）配線層
１７、縦方向（Ｙ）配線層１８、表面接続層１９の４層
から成り、これらの製法は基板面積と回路の詳細を除い
て実施例１と同様である。
する低誘電率のポリイミド樹脂１４と銅配線１５から成
り、実施例１と同様、整合層１６、横方向（Ｘ）配線層
１７、縦方向（Ｙ）配線層１８、表面接続層１９の４層
から成り、これらの製法は基板面積と回路の詳細を除い
て実施例１と同様である。
セラミック配線基板１の裏面の薄膜回路３は、絶縁層を
形成する低誘電率のポリイミド樹脂２０と銅配線２１か
ら成り、実施例１の場合と同様な構成及び製法で形成し
た。
形成する低誘電率のポリイミド樹脂２０と銅配線２１か
ら成り、実施例１の場合と同様な構成及び製法で形成し
た。
基板４の薄膜回路２表面の表面接続層１９と上側に載置
される２個の半導体チップ６との電気的接続は、高温半
田８を用いて実施例１と同様に行った。また、セラミッ
ク配線基板１の表面の半田封止部２４に中高温半田２５
を載せ、約２００’Ｃに加熱してコバール封止キャップ
９を接続して半導体パッケージを完成した。
される２個の半導体チップ６との電気的接続は、高温半
田８を用いて実施例１と同様に行った。また、セラミッ
ク配線基板１の表面の半田封止部２４に中高温半田２５
を載せ、約２００’Ｃに加熱してコバール封止キャップ
９を接続して半導体パッケージを完成した。
（電子回路基板）
上記のようにして形成された半導体パッケージを一列ご
とに４個、４列で合計１６個搭載した電子回路基板の例
を第５図に示す。
とに４個、４列で合計１６個搭載した電子回路基板の例
を第５図に示す。
半導体パッケージ４１を搭載した基板４２は、厚膜・薄
膜混成基板であり、半導体パッケージの搭載側は薄膜回
路４３になっている。半導体パッケージの搭載、接続に
は、低温半田４６を使用して薄膜回路４３の接続パッド
に接続した。この薄膜回路４３の下には厚膜回路４４が
あり、更にこの厚膜回路４４の下、即ち基板４２の裏面
にも薄膜回路４５がある。この裏面の薄膜回路４５には
、プリント基板に接続するためのピン４７を、半導体パ
ッケージを搭載する直前に中高温半田４８で接続した。
膜混成基板であり、半導体パッケージの搭載側は薄膜回
路４３になっている。半導体パッケージの搭載、接続に
は、低温半田４６を使用して薄膜回路４３の接続パッド
に接続した。この薄膜回路４３の下には厚膜回路４４が
あり、更にこの厚膜回路４４の下、即ち基板４２の裏面
にも薄膜回路４５がある。この裏面の薄膜回路４５には
、プリント基板に接続するためのピン４７を、半導体パ
ッケージを搭載する直前に中高温半田４８で接続した。
厚膜・薄膜混成基板４２の厚膜回路４４及び薄膜＠Ｍ４
３．４５の製造方法は、前記した半導体パッケージの基
板４の製法と同様である。薄膜回路４３は、絶縁層をポ
リイミド樹脂、配線を銅で形成した配線層５層から成る
薄膜多層であり、厚膜回路４４は、絶縁層をムライト、
配線をタングステンで形成した配線層３０層の厚膜多層
である。
３．４５の製造方法は、前記した半導体パッケージの基
板４の製法と同様である。薄膜回路４３は、絶縁層をポ
リイミド樹脂、配線を銅で形成した配線層５層から成る
薄膜多層であり、厚膜回路４４は、絶縁層をムライト、
配線をタングステンで形成した配線層３０層の厚膜多層
である。
基板の裏面の薄膜回路４５は、絶縁層をポリイミド、配
線を銅で形成した配線層２層の薄膜多層である。
線を銅で形成した配線層２層の薄膜多層である。
（電子モジュール・電子機器）
上記のように形成された電子回路基板を４個、プリント
基板に搭載したモジュールの例を第６図に示す。
基板に搭載したモジュールの例を第６図に示す。
プリント基板５１と電子回路基板５０との接続は、ピン
４７の挿入によって行う。
４７の挿入によって行う。
図中、４１は半導体パッケージ、４２は厚膜・薄膜混成
基板である。
基板である。
この電子モジュールを用いて中型の電子計算機を制作し
たところ良好に作動した。
たところ良好に作動した。
実施例３
（半導体パッケージ）
第７図は、本発明の更に別の一例である半導体パッケー
ジの断面図である。基板４は、セラミック配線基板１の
表面に薄膜回路２及び裏面にも薄膜回路３を形成して構
成されている。薄膜回路２の接続パッド５の上に、半導
体チップ６をその接続パッド７と半田８を介して接続・
搭載し、更にコバール類のキャップ９で封止しである。
ジの断面図である。基板４は、セラミック配線基板１の
表面に薄膜回路２及び裏面にも薄膜回路３を形成して構
成されている。薄膜回路２の接続パッド５の上に、半導
体チップ６をその接続パッド７と半田８を介して接続・
搭載し、更にコバール類のキャップ９で封止しである。
このパッケージを電子回路基板に接続・搭載するには。
パッケージ裏面の薄膜回路３の接続パッド１０を半田を
介して電子回路基板上の接続パッドに接続する。
介して電子回路基板上の接続パッドに接続する。
セラミック配線基板１は、単板のムライト基板１１とス
ルーホール内に充填したタングステン導体からできてお
り、製法は実施例１の場合と同様である。
ルーホール内に充填したタングステン導体からできてお
り、製法は実施例１の場合と同様である。
セラミック配線基板１上の薄膜回路２は、絶縁層を形成
する低誘電率のポリイミド樹脂Ｊ４と銅配線１５から成
る単層であり、実施例１と同様な製法で形成した。
する低誘電率のポリイミド樹脂Ｊ４と銅配線１５から成
る単層であり、実施例１と同様な製法で形成した。
セラミック配線基板１の裏面の薄膜回路３は、薄膜回路
２と同様にポリイミド樹脂と銅配線から成る単層であり
、銅配線は同時に接続パッドを兼ねる。
２と同様にポリイミド樹脂と銅配線から成る単層であり
、銅配線は同時に接続パッドを兼ねる。
基板４の薄膜回路２表面と上側に載置される半導体チッ
プ６との接続は、実施例１と同様高温半田８により行っ
た。また、セラミック配線基板１表面の半田封止部２４
に中高温半田２５を載せ。
プ６との接続は、実施例１と同様高温半田８により行っ
た。また、セラミック配線基板１表面の半田封止部２４
に中高温半田２５を載せ。
約２ｏｏ℃に加熱してコバール封止キャップ９を接続し
て半導体パッケージ６１を完成した。
て半導体パッケージ６１を完成した。
（電子回路基板）
上記のようにして形成された半導体パッケージを一列ご
とに９個、９列で合計８１個搭載した電子回路基板の例
を第８図に示す。
とに９個、９列で合計８１個搭載した電子回路基板の例
を第８図に示す。
半導体パッケージ６１を搭載した基板６２は、厚膜・薄
膜混成基板であり、この基板の半導体パッケージ搭載側
は薄膜回路６３になっている。
膜混成基板であり、この基板の半導体パッケージ搭載側
は薄膜回路６３になっている。
半導体パッケージの搭載、接続には、低温半田６５を使
用して薄膜回路６３の接続パッドに接続した。この薄膜
回路６３の下には厚膜回路６４があるにの厚膜回路６４
の裏面には、プリント基板に接続するためのピン６６を
、半導体パッケージ′ を搭載する直前に中高温半田６
７で接続した。
用して薄膜回路６３の接続パッドに接続した。この薄膜
回路６３の下には厚膜回路６４があるにの厚膜回路６４
の裏面には、プリント基板に接続するためのピン６６を
、半導体パッケージ′ を搭載する直前に中高温半田６
７で接続した。
厚膜・薄膜混成基板６２の厚膜回路６４及び薄膜回路６
３の製造方法は、実施例１の半導体パッケージの基板４
の製法と同様である。薄膜回路６３は、絶縁層をポリイ
ミド樹脂、配線を銅で形成した配線層８層から成る薄膜
多層であり、厚膜回路６４は、絶縁層をムライト、配線
をタングステンで形成した配線層３０層の厚膜多層であ
る。
３の製造方法は、実施例１の半導体パッケージの基板４
の製法と同様である。薄膜回路６３は、絶縁層をポリイ
ミド樹脂、配線を銅で形成した配線層８層から成る薄膜
多層であり、厚膜回路６４は、絶縁層をムライト、配線
をタングステンで形成した配線層３０層の厚膜多層であ
る。
（電子モジュール・電子機器）
上記のように形成された電子回路基板を４個、プリント
基板に搭載したモジュールの例を第９図に示す。
基板に搭載したモジュールの例を第９図に示す。
プリント基板７１と電子回路基板７０との接続は、ピン
６６の挿入によって行う。
６６の挿入によって行う。
図中、６１は半導体パッケージ、６２は厚膜・薄膜混成
基板である。
基板である。
この電子モジュールを用いて中型の電子計算機を制作し
たところ良好に作動した。
たところ良好に作動した。
実施例４
（半導体パッケージ）
第１０図は、本発明の更にまた別の一例である半導体パ
ッケージの断面図である。厚膜・薄膜混成基板４は、セ
ラミック配線基板１の表面に薄膜回路２及び裏面にも薄
膜回路３を形成して構成されている。薄膜回路２の接続
パッド５の上に、半導体チップ６をその接続パッド７と
半田８を介して接続・搭載し、更にコバール類のキャッ
プ９で封止しである。このパッケージを電子回路基板に
接続・搭載するために、パッケージ裏面の薄膜回路３の
接続パッド１０に中高温半田２７を介してピン２６を接
続しである。
ッケージの断面図である。厚膜・薄膜混成基板４は、セ
ラミック配線基板１の表面に薄膜回路２及び裏面にも薄
膜回路３を形成して構成されている。薄膜回路２の接続
パッド５の上に、半導体チップ６をその接続パッド７と
半田８を介して接続・搭載し、更にコバール類のキャッ
プ９で封止しである。このパッケージを電子回路基板に
接続・搭載するために、パッケージ裏面の薄膜回路３の
接続パッド１０に中高温半田２７を介してピン２６を接
続しである。
セラミック配線基板１は、５層から成るムライト基板１
１とタングステンの導体１２からできており、製法は、
実施例１の場合と同様である。
１とタングステンの導体１２からできており、製法は、
実施例１の場合と同様である。
セラミック配線基板１上の薄膜回路２は、絶縁層を形成
する低誘電率のポリイミド樹脂１４と銅配線１５から成
り、実施例１と同様、整合層１６、横方向（Ｘ）配線層
１７、縦方向（Ｙ）配線層１８１表面接続層１９の４層
から成り、これらの製法は実施例１と同様である。
する低誘電率のポリイミド樹脂１４と銅配線１５から成
り、実施例１と同様、整合層１６、横方向（Ｘ）配線層
１７、縦方向（Ｙ）配線層１８１表面接続層１９の４層
から成り、これらの製法は実施例１と同様である。
セラミック配線基板１の裏面の薄膜回路３は、絶縁層を
形成する低誘電率のポリイミド樹脂２０と銅配線２１か
ら成り、実施例１の場合と同様な構成及び製法で形成し
た。
形成する低誘電率のポリイミド樹脂２０と銅配線２１か
ら成り、実施例１の場合と同様な構成及び製法で形成し
た。
基板４の薄膜回路２の表面接続層１９の接続パド５と上
側に載置される半導体チップ６の電気的接続は、高温半
田８を用いて実施例１と同様に行った。また、基板裏面
の接続パッド１０には中高温半田２７を載せ、約３００
℃に加熱してピン２６を接続した。更に、セラミック配
線基板１の表面の半田封止部２４には中高温半田２５を
載せ、約２００℃に加熱してコバール封止キャップ９を
接続して半導体パッケージを完成した。
側に載置される半導体チップ６の電気的接続は、高温半
田８を用いて実施例１と同様に行った。また、基板裏面
の接続パッド１０には中高温半田２７を載せ、約３００
℃に加熱してピン２６を接続した。更に、セラミック配
線基板１の表面の半田封止部２４には中高温半田２５を
載せ、約２００℃に加熱してコバール封止キャップ９を
接続して半導体パッケージを完成した。
（電子モジュール・電子機器）
上記のように形成された半導体パッケージを一列につき
９個、９列で合計８１個を挿入・搭載した電子モジュー
ルの例を、第１１図に示す。
９個、９列で合計８１個を挿入・搭載した電子モジュー
ルの例を、第１１図に示す。
半導体パッケージ８１を搭載するプリント基板８２は、
配線層９層から成る多層基板である。図中、２６はピン
である。この電子モジュールを用いて中型の電子計算機
をを制作したところ良好に作動した。
配線層９層から成る多層基板である。図中、２６はピン
である。この電子モジュールを用いて中型の電子計算機
をを制作したところ良好に作動した。
本発明は、前記した作用を有するため、以下のような効
果を奏する。
果を奏する。
（１）従来の方式と比較して、半導体パッケージの接続
パッドの位置を半導体及び基板のパッドの位置と三次元
的に正確に合致できので、実装密度の高い半導体パッケ
ージを作ることができる。またパッケージ内に半導体を
搭載する場合更にはパッケージを基板に上に搭載する場
合の位置あわせが容易になる。つまり、隣のパッドと接
続したり、未接続のパッドができる等の接続不良を低減
でき、高歩留りの生産が可能になる。更に接続部の三次
元的な位置ずれが無いため、接続部の半田等の形状の異
常が殆ど発生せず、接続の長期信頼性を確保できる。
パッドの位置を半導体及び基板のパッドの位置と三次元
的に正確に合致できので、実装密度の高い半導体パッケ
ージを作ることができる。またパッケージ内に半導体を
搭載する場合更にはパッケージを基板に上に搭載する場
合の位置あわせが容易になる。つまり、隣のパッドと接
続したり、未接続のパッドができる等の接続不良を低減
でき、高歩留りの生産が可能になる。更に接続部の三次
元的な位置ずれが無いため、接続部の半田等の形状の異
常が殆ど発生せず、接続の長期信頼性を確保できる。
（２）半導体パッケージ内において、セラミック配線基
板の裏面にも、ポリイミド等の有機材料の柔らかい膜が
コートされることになるので、パッケージの耐衝撃性が
向上する。
板の裏面にも、ポリイミド等の有機材料の柔らかい膜が
コートされることになるので、パッケージの耐衝撃性が
向上する。
（３）半導体パッケージ内のセラミック配線基板を薄い
セラミック板で形成する場合、セラミックの焼結不足で
セラミック粒子間に隙間ができてパッケージの耐湿性が
不十分となった場合でも、基板の表面および裏面ともに
薄膜回路で覆われていることにより、パッケージの耐湿
性を確保することができる。
セラミック板で形成する場合、セラミックの焼結不足で
セラミック粒子間に隙間ができてパッケージの耐湿性が
不十分となった場合でも、基板の表面および裏面ともに
薄膜回路で覆われていることにより、パッケージの耐湿
性を確保することができる。
（以下、余白）
第１図は、本発明の一例である半導体パッケージの構成
を示す断面図である。 第２図は、大１図の半導体パッケージを搭載した電子回
路基板の断面図である。 第３図は、第２図の電子回路基板を搭載した電子モジュ
ールの断面図である。 第４図は、本発明の別の一例である半導体パッケージの
構成を示す断面図である。 第５図は、第４図の半導体パッケージを搭載した電子回
路基板の断面図である。 第６図は、第５図の電子回路基板を搭載した電子モジュ
ールの断面図である。 第７図は、本発明の更に別の一例である半導体パッケー
ジの構成を示す断面図である。 第８図は、第７図の半導体パッケージを搭載した電子回
路基板の断面図である。 第９図は、第８図の電子回路基板を搭載した電子モジュ
ールの断面図である。 第１０図は、本発明の更にまた別の一例である半導体パ
ッケージの構成を示す断面図である。 第１１図は、第１０図の半導体パッケージを搭載した電
子モジュールの断面図である。 １：セラミック配線基板 ２：薄膜回路 ３：厚膜回路 ４：基板 ６：半導体チップ ３１：半導体パッケージ ３２：厚膜・薄膜混成基板 ４１：半導体パッケージ ４２：厚膜・薄膜混成基板 ６１：半導体パッケージ ６２：厚膜・薄膜混成基板 ８１：半導体パッケージ ｓ１図
を示す断面図である。 第２図は、大１図の半導体パッケージを搭載した電子回
路基板の断面図である。 第３図は、第２図の電子回路基板を搭載した電子モジュ
ールの断面図である。 第４図は、本発明の別の一例である半導体パッケージの
構成を示す断面図である。 第５図は、第４図の半導体パッケージを搭載した電子回
路基板の断面図である。 第６図は、第５図の電子回路基板を搭載した電子モジュ
ールの断面図である。 第７図は、本発明の更に別の一例である半導体パッケー
ジの構成を示す断面図である。 第８図は、第７図の半導体パッケージを搭載した電子回
路基板の断面図である。 第９図は、第８図の電子回路基板を搭載した電子モジュ
ールの断面図である。 第１０図は、本発明の更にまた別の一例である半導体パ
ッケージの構成を示す断面図である。 第１１図は、第１０図の半導体パッケージを搭載した電
子モジュールの断面図である。 １：セラミック配線基板 ２：薄膜回路 ３：厚膜回路 ４：基板 ６：半導体チップ ３１：半導体パッケージ ３２：厚膜・薄膜混成基板 ４１：半導体パッケージ ４２：厚膜・薄膜混成基板 ６１：半導体パッケージ ６２：厚膜・薄膜混成基板 ８１：半導体パッケージ ｓ１図
Claims (4)
- （１）半導体と該半導体を搭載する基板とから成る半導
体パッケージにおいて、該基板が、セラミック配線基板
からなる厚膜回路を中心層として前記半導体との接続側
表面及び外部回路との接続側表面の両面に、耐熱性樹脂
と導電材料で形成される薄膜回路を有することを特徴と
する半導体パッケージ。 - （２）請求項１記載の半導体パッケージを外部回路基板
に搭載した電子回路基板。 - （３）半導体パッケージを搭載した外部回路基板が、厚
膜回路と薄膜回路とで構成され、該薄膜回路が前記半導
体パッケージとの接続側表面に配置されることを特徴と
する請求項２記載の電子回路基板。 - （４）半導体パッケージを搭載した外部回路基板が、厚
膜回路と薄膜回路とで構成され、該薄膜回路が前記半導
体パッケージとの接続側表面並びに前記厚膜回路裏面に
配置されることを特徴とする請求項２記載の電子回路基
板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340480A JP2996510B2 (ja) | 1990-11-30 | 1990-11-30 | 電子回路基板 |
| US07/799,950 US5375042A (en) | 1990-11-30 | 1991-11-29 | Semiconductor package employing substrate assembly having a pair of thin film circuits disposed one on each of oppositely facing surfaces of a thick film circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340480A JP2996510B2 (ja) | 1990-11-30 | 1990-11-30 | 電子回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207065A true JPH04207065A (ja) | 1992-07-29 |
| JP2996510B2 JP2996510B2 (ja) | 2000-01-11 |
Family
ID=18337368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340480A Expired - Fee Related JP2996510B2 (ja) | 1990-11-30 | 1990-11-30 | 電子回路基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5375042A (ja) |
| JP (1) | JP2996510B2 (ja) |
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| JP2016076697A (ja) * | 2014-10-02 | 2016-05-12 | 日立金属株式会社 | 半導体パッケージ回路基板、およびそれを用いた半導体パッケージ |
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| WO2025095075A1 (ja) * | 2023-10-31 | 2025-05-08 | 京セラ株式会社 | 配線基板および半導体デバイス |
| WO2026009889A1 (ja) * | 2024-07-01 | 2026-01-08 | 京セラ株式会社 | 配線基板および半導体デバイス |
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|---|---|---|---|---|
| JP3325351B2 (ja) * | 1993-08-18 | 2002-09-17 | 株式会社東芝 | 半導体装置 |
| DE19546045C1 (de) * | 1995-12-09 | 1997-05-22 | Bosch Gmbh Robert | Flip-Chip-Verfahren zur Herstellung eines Multichip-Moduls |
| JPH1065034A (ja) * | 1996-08-21 | 1998-03-06 | Ngk Spark Plug Co Ltd | 電子部品用配線基板及び電子部品パッケージ |
| US5759737A (en) * | 1996-09-06 | 1998-06-02 | International Business Machines Corporation | Method of making a component carrier |
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| JP3961092B2 (ja) * | 1997-06-03 | 2007-08-15 | 株式会社東芝 | 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法 |
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