JPH04207226A - 入出力回路 - Google Patents
入出力回路Info
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- JPH04207226A JPH04207226A JP2325204A JP32520490A JPH04207226A JP H04207226 A JPH04207226 A JP H04207226A JP 2325204 A JP2325204 A JP 2325204A JP 32520490 A JP32520490 A JP 32520490A JP H04207226 A JPH04207226 A JP H04207226A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、伝送路を介してＩＣ間の信号伝送を行なう入
出力回路に関する。
出力回路に関する。
（従来の技術）
近年、システムの大規模化、高速化に伴い、これらのシ
ステムを構成するＬＳＩに対する要求はますますきびし
いものとなりつつある。具体的には高速動作、低消費電
力、高密度集積などである。現在のところこれらの要求
を全て満足するプロセスは見当たらず、条件にあったＬ
ＳＩが望まれている。
ステムを構成するＬＳＩに対する要求はますますきびし
いものとなりつつある。具体的には高速動作、低消費電
力、高密度集積などである。現在のところこれらの要求
を全て満足するプロセスは見当たらず、条件にあったＬ
ＳＩが望まれている。
ここでＣＭＯＳプロセスを考えた場合、低消費電力、高
密度集積の２点では十分要求を満たしており、また現在
の微細化の進んだＣＭ ＯＳではＩＣ内部の動作速度も
高速化されてきている。しかし大規模なシステムを構成
する場合、ＩＣ相互間の信号伝送速度によって、システ
ム全体の動作速度か制限されている。
密度集積の２点では十分要求を満たしており、また現在
の微細化の進んだＣＭ ＯＳではＩＣ内部の動作速度も
高速化されてきている。しかし大規模なシステムを構成
する場合、ＩＣ相互間の信号伝送速度によって、システ
ム全体の動作速度か制限されている。
ＩＣ間の信号伝送を行なうためには、信号伝送の高速性
の点で、ＣＭＯ３出力回路よりもＥＣＬ回路の方が優れ
ている。そこで高速性を要求される場合には、通常ＥＣ
Ｌ論理に合わせて入出力を行ないシステムを構成する。
の点で、ＣＭＯ３出力回路よりもＥＣＬ回路の方が優れ
ている。そこで高速性を要求される場合には、通常ＥＣ
Ｌ論理に合わせて入出力を行ないシステムを構成する。
特に同一チップ上にＣＭＯ５素子とバイポーラ素子を形
成するＢ１ＣＭＯＳプロセスを用いて、論理部をＣＭＯ
Ｓトランジスタで構成し入出力部をバイポーラトランジ
スタで構成する方法によれば、論理部をＣＭＯＳで構成
し入出力回路をＥＣＬで構成することができるので、高
速動作を行なうシステムを構成することか可能となる。
成するＢ１ＣＭＯＳプロセスを用いて、論理部をＣＭＯ
Ｓトランジスタで構成し入出力部をバイポーラトランジ
スタで構成する方法によれば、論理部をＣＭＯＳで構成
し入出力回路をＥＣＬで構成することができるので、高
速動作を行なうシステムを構成することか可能となる。
ところがＢ１ＣＭＯＳプロセスは開発フェースで比較す
ると、単独ＣＭＯＳプロセスよりも製造行程か複雑とな
り歩留まりが悪く、また作成された素子の集積度か得ら
れない等の問題かあった。
ると、単独ＣＭＯＳプロセスよりも製造行程か複雑とな
り歩留まりが悪く、また作成された素子の集積度か得ら
れない等の問題かあった。
（発明か解決しようとする課題）
従来のＣＭＯ５Ｉ Ｃにおいては、大規模、高速システ
ムに応用する場合、回路内部の高速性はある程度実現さ
れていたが、ＣＭＯ３人出力回路の動作速度により、シ
ステム全体の動作速度か制限されていた。
ムに応用する場合、回路内部の高速性はある程度実現さ
れていたが、ＣＭＯ３人出力回路の動作速度により、シ
ステム全体の動作速度か制限されていた。
本発明においては、ＣＭＯＳプロセスにより信号の高速
伝送を行なう入出力回路を提供することを目的とする。
伝送を行なう入出力回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、第１のＩＣの出力回路が第
２のＩＣの入力回路に伝送路を介して接続された入出力
回路において、論理値の論理信号が電流変化として出力
される第１のＩｃの出力回路と、Ｐチャネルトランジス
タとＮチャネルトランジスタは直列接続され、前記Ｐチ
ャネルトランジスタと前記Ｎチャネルトランジスタの各
ソース電極は共通接続され、各ドレイン電極は第１の基
準電位と第２の基準電位とに接続され、各ゲート電極は
第１の電圧源若しくは第２の電圧源に接続された入力回
路と、前記ＰチャネルトランジスタとＮチャネルトラン
ジスタとの共通ソース端子と前記第１のＩＣの出力回路
との間に接続された伝送路と、を倫えたことを特徴とす
る入出力回路を提供する。 ゛ （作 用） 第１のＩＣの出力回路は、論理回路の論理信号を電流変
化として出力する回路を具備している。
２のＩＣの入力回路に伝送路を介して接続された入出力
回路において、論理値の論理信号が電流変化として出力
される第１のＩｃの出力回路と、Ｐチャネルトランジス
タとＮチャネルトランジスタは直列接続され、前記Ｐチ
ャネルトランジスタと前記Ｎチャネルトランジスタの各
ソース電極は共通接続され、各ドレイン電極は第１の基
準電位と第２の基準電位とに接続され、各ゲート電極は
第１の電圧源若しくは第２の電圧源に接続された入力回
路と、前記ＰチャネルトランジスタとＮチャネルトラン
ジスタとの共通ソース端子と前記第１のＩＣの出力回路
との間に接続された伝送路と、を倫えたことを特徴とす
る入出力回路を提供する。 ゛ （作 用） 第１のＩＣの出力回路は、論理回路の論理信号を電流変
化として出力する回路を具備している。
これにより電流モードの論理信号を出方する。この出力
回路から出力された電流は伝送路を介して第２のＩＣの
入力回路に伝送される。第２のＩＣの入力回路はＰチャ
ネルトランジスタとＮチャネルトランジスタとを共通接
続されたドレイン電極を入力端子としており、伝送信号
の論理値の違いによる信号電流を第２のＩＣに伝送する
。
回路から出力された電流は伝送路を介して第２のＩＣの
入力回路に伝送される。第２のＩＣの入力回路はＰチャ
ネルトランジスタとＮチャネルトランジスタとを共通接
続されたドレイン電極を入力端子としており、伝送信号
の論理値の違いによる信号電流を第２のＩＣに伝送する
。
本発明によれば、電流モードにより伝送信号の論理レベ
ルを規定し、同時に伝送路とのインピーダンス整合のと
れる回路を構成することができるので、ＣＭＯ５入出力
回路においても高速動作を行なうことができる。また製
造プロセスに依存する構成素子の特性のばらつきに強く
、ＥＣＬ入出力回路と比較して低消費電力化が実現でき
る。また広範囲の入力電流に対して低インピーダンスで
の整合終端が容易であるため、入力信号のレベルに関わ
らず伝送路との整合のとりゃすい構成である。これによ
り伝送路と介してＩＣ間の高速信号伝送を行なうＣＭＯ
Ｓ入出力回路を実現する。
ルを規定し、同時に伝送路とのインピーダンス整合のと
れる回路を構成することができるので、ＣＭＯ５入出力
回路においても高速動作を行なうことができる。また製
造プロセスに依存する構成素子の特性のばらつきに強く
、ＥＣＬ入出力回路と比較して低消費電力化が実現でき
る。また広範囲の入力電流に対して低インピーダンスで
の整合終端が容易であるため、入力信号のレベルに関わ
らず伝送路との整合のとりゃすい構成である。これによ
り伝送路と介してＩＣ間の高速信号伝送を行なうＣＭＯ
Ｓ入出力回路を実現する。
（実施例）
以下に本発明の実施例を構成図を用いて説明示す構成図
である。第１のＩＣの出力回路は電流のプッシュプル回
路を構成しており、論理回路１１の論理信号の論理値に
応じて出力電流の引き込み、引出し機能を切り替えるも
のとする。伝送路７を介して伝送された信号は、第２の
ＩＣの入力回路に伝送される。第２のＩＣの入力回路に
おいて、Ｎチャネルトランジスタ８とＰチャネルトラン
ジスタ９の共通ソース電極は、第２のＩＣの入力回路の
入力端として伝送路７と接続され、それぞれのゲート電
極はゲート電位を与える電圧源６ｂ若しくは６Ｃに接続
される。Ｎチャネルトランジスタ８のドレイン電極５及
びＰチャネルトランジスタ９のドレイン電極４は第２の
ＩＣの入力回路の出力端子として第２のＩＣに論理信号
を伝送する。
である。第１のＩＣの出力回路は電流のプッシュプル回
路を構成しており、論理回路１１の論理信号の論理値に
応じて出力電流の引き込み、引出し機能を切り替えるも
のとする。伝送路７を介して伝送された信号は、第２の
ＩＣの入力回路に伝送される。第２のＩＣの入力回路に
おいて、Ｎチャネルトランジスタ８とＰチャネルトラン
ジスタ９の共通ソース電極は、第２のＩＣの入力回路の
入力端として伝送路７と接続され、それぞれのゲート電
極はゲート電位を与える電圧源６ｂ若しくは６Ｃに接続
される。Ｎチャネルトランジスタ８のドレイン電極５及
びＰチャネルトランジスタ９のドレイン電極４は第２の
ＩＣの入力回路の出力端子として第２のＩＣに論理信号
を伝送する。
次に第１図ａに示す回路の動作を説明する。電、−流源
１及び２は論理回路１５の論理信号の論理値ｒＨＪ
ｒＬＪに対応して選択され、第１のＩＣの出力端子ｌＯ
から論理信号に対応した電流を伝送路７に出力するもの
とする。この電流は伝送路７を介して第２のＩＣの入力
端に伝送され、論理信号に対応してＮチャネルトランジ
スタ８とＰチャネルトランジスタ９との共通ソース電極
に伝達される。この結果、論理信号の一方に対応した電
流は伝送路７を介して第２のＩＣの入力回路の入力端子
に送出され、トランジスタ９を介して出力端子４に流れ
る。他方の論理信号に対応した電流（ま伝送路７を介し
て引き込まれ、第２のＩＣの出力端子５からトランジス
タ８に流れる電流を受ける。
１及び２は論理回路１５の論理信号の論理値ｒＨＪ
ｒＬＪに対応して選択され、第１のＩＣの出力端子ｌＯ
から論理信号に対応した電流を伝送路７に出力するもの
とする。この電流は伝送路７を介して第２のＩＣの入力
端に伝送され、論理信号に対応してＮチャネルトランジ
スタ８とＰチャネルトランジスタ９との共通ソース電極
に伝達される。この結果、論理信号の一方に対応した電
流は伝送路７を介して第２のＩＣの入力回路の入力端子
に送出され、トランジスタ９を介して出力端子４に流れ
る。他方の論理信号に対応した電流（ま伝送路７を介し
て引き込まれ、第２のＩＣの出力端子５からトランジス
タ８に流れる電流を受ける。
このような構成によれは、ＣＭ ＯＳ入出力回路で電流
モードの信号伝送を行ない、同時に伝送路とのインピー
ダンス整合をとることかて凡るので、信号入出力の高速
化を図ることかできる。また、第２のＩＣ回路における
共通ソース電極からみた入力インピーダンスはトランジ
スタ８及び９の゛ノース電極からみたインピーダンスの
並列抵抗であり、伝送路とのインピーダンスの整合をと
る構造とする。これにより広範囲の入力電流値に対し出
力インピーダンスはほぼ一定であるので、入力電流に対
する回路の入力インピーダンスの変化を小さくてき、伝
送路との特性インピーダンスとの整合を良好にとること
かできる。この様子を第１図Ｔこ示す。−また伝送路と
第２のＩＣの入カインヒ。
モードの信号伝送を行ない、同時に伝送路とのインピー
ダンス整合をとることかて凡るので、信号入出力の高速
化を図ることかできる。また、第２のＩＣ回路における
共通ソース電極からみた入力インピーダンスはトランジ
スタ８及び９の゛ノース電極からみたインピーダンスの
並列抵抗であり、伝送路とのインピーダンスの整合をと
る構造とする。これにより広範囲の入力電流値に対し出
力インピーダンスはほぼ一定であるので、入力電流に対
する回路の入力インピーダンスの変化を小さくてき、伝
送路との特性インピーダンスとの整合を良好にとること
かできる。この様子を第１図Ｔこ示す。−また伝送路と
第２のＩＣの入カインヒ。
−ダンスとのインピーダンス整合かとれていな０場合で
も、容量性負荷による動作速度の低下を抑えることかで
きる。
も、容量性負荷による動作速度の低下を抑えることかで
きる。
電流源１または２からの入力電流は大きく変化してもト
ランジスタ８．９の共通ソース電極電位はほとんど変化
しない。第１のＩＣの出力端子】０の直流電位は第２の
ＩＣの入力回路のトランジスタ８．９の共通ソース電位
となる。
ランジスタ８．９の共通ソース電極電位はほとんど変化
しない。第１のＩＣの出力端子】０の直流電位は第２の
ＩＣの入力回路のトランジスタ８．９の共通ソース電位
となる。
第２図に本発明の他の実施例の構成図を示す。
（ゝ
構成の主要部は第１図ａに示す回路と同様である。。
が、伝送路と第１の出力回路とのインピーダンス整合を
とるための整合抵抗１２が出力端子１０に接続されてい
る。
とるための整合抵抗１２が出力端子１０に接続されてい
る。
この回路構成では、電流源１及び２の出力インピーダン
スが高いという点を改善し、整合抵抗１２伝送線路と整
合がとれるような値に設定することにより、第１の出力
回路における伝送信号の反射を抑え、より高速な信号伝
送が可能となる。
スが高いという点を改善し、整合抵抗１２伝送線路と整
合がとれるような値に設定することにより、第１の出力
回路における伝送信号の反射を抑え、より高速な信号伝
送が可能となる。
第３図には、整合抵抗１２の具体的な構成例を示す。抵
抗ＲとキャパシタＣの直列回路からなり、次式の関係を
満たすものとする。
抗ＲとキャパシタＣの直列回路からなり、次式の関係を
満たすものとする。
ＣＲ＞ １ ／ ２ ｙｒ ｆ ｃここで
ｆｃは伝送すべき信号の周波数とする。
ｆｃは伝送すべき信号の周波数とする。
次に本発明を実現する回路例を示す。
５二Ｊ−−
第４図は第１図ａにボした第１のＩＣの出力回路に対応
する構成例を示す回路図である。
する構成例を示す回路図である。
各素子の接続関係は以下の通りである。入力端子１８及
び１９は論理回路からの差動信号を受ける。
び１９は論理回路からの差動信号を受ける。
入力端子１８．１９はトランジスタ１４．１５のゲート
端子にそれぞれ接続されるものとし、これらトランジス
タ１４及び１５のソース電極はトランジスタ１３のドレ
イン電極に接続される。トランジスタ１３は電流を与え
るものであり、トランジスタ１４．１５はいわゆる差動
ペアトランジスタを構成する。トランジスタ１４のドレ
イン電極はトランジスタ２３のドレイン、ゲート電極に
共通接続され、トランジスタ２３のソース電極は基準電
位１００に接続される。トランジスタ１５のドレイン電
極はトランジスタ２４のドレイン、ゲート電極に共通接
続され、トランジスタ２４のソース電極は基準電位１０
０に接続される。
端子にそれぞれ接続されるものとし、これらトランジス
タ１４及び１５のソース電極はトランジスタ１３のドレ
イン電極に接続される。トランジスタ１３は電流を与え
るものであり、トランジスタ１４．１５はいわゆる差動
ペアトランジスタを構成する。トランジスタ１４のドレ
イン電極はトランジスタ２３のドレイン、ゲート電極に
共通接続され、トランジスタ２３のソース電極は基準電
位１００に接続される。トランジスタ１５のドレイン電
極はトランジスタ２４のドレイン、ゲート電極に共通接
続され、トランジスタ２４のソース電極は基準電位１０
０に接続される。
トランジスタ２３とトランジスタ６、トランジスタ１１
とトランジスタ１２、トランジスタ２４とトランジスタ
３２はそれぞれいわゆるカレントミラー回路を構成し、
トランジスタ１２とトランジスタ３２との各ドレイン電
極は共通接続され出力端子１７となる。
とトランジスタ１２、トランジスタ２４とトランジスタ
３２はそれぞれいわゆるカレントミラー回路を構成し、
トランジスタ１２とトランジスタ３２との各ドレイン電
極は共通接続され出力端子１７となる。
また同様にトランジスタ２４とトランジスタ２０、トラ
ンジスタ２１とトランジスタ２２、トランジスタ２３と
トランジスタ３１とはそれぞれカレントミラー回路を構
成し、トランジスタ２２とトランジスタ３１との各ドレ
イン電極は共通接続され出力端子１６となる。
ンジスタ２１とトランジスタ２２、トランジスタ２３と
トランジスタ３１とはそれぞれカレントミラー回路を構
成し、トランジスタ２２とトランジスタ３１との各ドレ
イン電極は共通接続され出力端子１６となる。
次にこの回路の動作を説明する。論理回路の論理信号が
入力端子１８に「Ｌ」、入力端子１９ｒＨＪが入力した
場合を考える。このときトランジスタ１５には電流は流
れず、トランジスタ１４にはトランジスタ１３より与え
られる電流か流れる。この電流かトランジスタ＃３，３
１から構成されるカレントミラー回路を介して、トラン
ジスタ３１のドレイン電流となる。ここでトランジスタ
２２には電流か流れていないことから、出力端子１６か
らは伝送路からの電流を引き込む方向に動作する。逆に
トランシラー回路を介して出力端子１７か−ら一°電流
を押し出す方向に動作する。論理回路の論理信号か入力
端子１８に「Ｈ」、入力端子１９ｒＬＪか入力した場合
には、上記と反対の動作原理により出力端子１６からは
伝送路に電流を押したし、出力端子１７からは伝送路か
ら電流を引き込む方向に動作する。
入力端子１８に「Ｌ」、入力端子１９ｒＨＪが入力した
場合を考える。このときトランジスタ１５には電流は流
れず、トランジスタ１４にはトランジスタ１３より与え
られる電流か流れる。この電流かトランジスタ＃３，３
１から構成されるカレントミラー回路を介して、トラン
ジスタ３１のドレイン電流となる。ここでトランジスタ
２２には電流か流れていないことから、出力端子１６か
らは伝送路からの電流を引き込む方向に動作する。逆に
トランシラー回路を介して出力端子１７か−ら一°電流
を押し出す方向に動作する。論理回路の論理信号か入力
端子１８に「Ｈ」、入力端子１９ｒＬＪか入力した場合
には、上記と反対の動作原理により出力端子１６からは
伝送路に電流を押したし、出力端子１７からは伝送路か
ら電流を引き込む方向に動作する。
第５図は第１１層こ示した第２のＩＣの入力回路を実現
する回路図である。トランジスタ５１とトランジスタ５
２、トランジスタ５３とトランジスタ５４はカレントミ
ラー回路を構成し、トランジスタ５４のドレイン電極は
トランジスタ５８のドレイン電極に接続される。トラン
ジスタ５Ｂのゲート電極はドレイン電極と共通接続され
るとともに、トランジスタ５９のゲート電極に接続され
る。トランジスタ５８のソース電極はトランジスタ５６
のソース電極と接続されトランジスタ５６のドレイン電
極は基準電位１１０に接続される。トランジスタ５６の
ゲート電極はトランジスタ５７のゲート電極を共通接続
され、電圧源１３０に接続される。トランジスタ５７の
ドレイン電極は基準電位１１０に接続され、ソース電極
はトランジスタ５９のソース電極と接続される。このト
ランジスタ５７とトランジスタ５９のソース共通接続電
極は回路の入力端子７０に接続される。トランジスタ５
９のドレイン端子はトランジスタ６０のドレイン端子と
接続されるとともに、トランジスタ６０のゲート端子と
接続され、トランジスタ６０のソース電極は基準電位１
２０と接続される。トランジスタ５１とトランジスタ５
５、トランジスタ６０とトランジスタ６１はそれぞれカ
レントミラー回路を構成し、トランジスタ５５とトラン
ジスタ６１とのドレイン端子は共通接続され、回路の出
力端子７１と接続される。
する回路図である。トランジスタ５１とトランジスタ５
２、トランジスタ５３とトランジスタ５４はカレントミ
ラー回路を構成し、トランジスタ５４のドレイン電極は
トランジスタ５８のドレイン電極に接続される。トラン
ジスタ５Ｂのゲート電極はドレイン電極と共通接続され
るとともに、トランジスタ５９のゲート電極に接続され
る。トランジスタ５８のソース電極はトランジスタ５６
のソース電極と接続されトランジスタ５６のドレイン電
極は基準電位１１０に接続される。トランジスタ５６の
ゲート電極はトランジスタ５７のゲート電極を共通接続
され、電圧源１３０に接続される。トランジスタ５７の
ドレイン電極は基準電位１１０に接続され、ソース電極
はトランジスタ５９のソース電極と接続される。このト
ランジスタ５７とトランジスタ５９のソース共通接続電
極は回路の入力端子７０に接続される。トランジスタ５
９のドレイン端子はトランジスタ６０のドレイン端子と
接続されるとともに、トランジスタ６０のゲート端子と
接続され、トランジスタ６０のソース電極は基準電位１
２０と接続される。トランジスタ５１とトランジスタ５
５、トランジスタ６０とトランジスタ６１はそれぞれカ
レントミラー回路を構成し、トランジスタ５５とトラン
ジスタ６１とのドレイン端子は共通接続され、回路の出
力端子７１と接続される。
この回路の動作について説明する。入力端子７０に入力
かないときは、トランジスタ５６．５７の共通ゲート電
極１３０に与えられる電位により等しい電流が流れ、こ
れらの電流はそれぞれトランジスタ５８．５９に流れる
方向に働き、回路は平衡を保つ。
かないときは、トランジスタ５６．５７の共通ゲート電
極１３０に与えられる電位により等しい電流が流れ、こ
れらの電流はそれぞれトランジスタ５８．５９に流れる
方向に働き、回路は平衡を保つ。
この結果、理想的には回路の出力端子７１を構成するト
ランジスタ５５のドレイン電極とトランジスタ６１のド
レイン電極とには値の等しい電流が流れようとするため
、出力端子７１は不定となる。ところが入力端子７０か
ら電流が引き込まれた場合、トランジスタ５７とトラン
ジスタ５９との平衡がくずれ、トランジスタ５７のドレ
イン電流は増加し、トランジスタ５９のドレイン電流は
減少する。これによりトランジスタ６１のドレイン電流
も減少するので、出力端子７１において出力電位ｒＨＪ
となる。逆に入力端子７０に電流が流された場合には、
上記の説明と逆の動作となり、トランジスタ６エのドレ
イン電流は増加するので、出力端子７１の出力電位ｒＬ
Ｊとなる。
ランジスタ５５のドレイン電極とトランジスタ６１のド
レイン電極とには値の等しい電流が流れようとするため
、出力端子７１は不定となる。ところが入力端子７０か
ら電流が引き込まれた場合、トランジスタ５７とトラン
ジスタ５９との平衡がくずれ、トランジスタ５７のドレ
イン電流は増加し、トランジスタ５９のドレイン電流は
減少する。これによりトランジスタ６１のドレイン電流
も減少するので、出力端子７１において出力電位ｒＨＪ
となる。逆に入力端子７０に電流が流された場合には、
上記の説明と逆の動作となり、トランジスタ６エのドレ
イン電流は増加するので、出力端子７１の出力電位ｒＬ
Ｊとなる。
特にこの回路で信号の伝送を高速に行なう場合には、ト
ランジスタ５６．５７ 、５８ 、５９のチャネル長、
幅の比に応じて、伝送路との整合がとれるように、電流
源８０の電流値を設定すればよい。
ランジスタ５６．５７ 、５８ 、５９のチャネル長、
幅の比に応じて、伝送路との整合がとれるように、電流
源８０の電流値を設定すればよい。
第６図は第５図とは別の第２のＩＣの入力回路を実現す
る回路図の実施例であり、第５図に示した回路の入力段
を差動入力で行なうようにした回路である。
る回路図の実施例であり、第５図に示した回路の入力段
を差動入力で行なうようにした回路である。
この回路によれば伝送路からの論理信号か差動信号であ
る場合にも、第２のＩＣの入力回路を構成することかで
きる。動作原理は第５図に示した回路と同様であり、例
えば、入力端子１７０から電流が引き込まれ、入力端子
１７１には電流か引き出される向きに信号か入力すると
、トランジスタ９６のドレイン電流は減少し、逆にトラ
ンジスタ９１のドレイン電流は増加する。このときトラ
ンジスタ９８のドレイン電流は減少し、トランジスタ９
２，９３またはトランジスタ９４．９５によって構成さ
れるカレントミラー回路を介して、トランジスタ９５の
ドレイン電流は増加することになる。この結果、出力端
子１７２は出力電位ｒＨＪとなる。特にこの場合には、
トランジスタ９０とトランジスタ９１、トランジスタ９
２とトランジスタ９３、トランジスタ９４とトランジス
タ９５がそれぞれカレントミラー回路を構成しており、
電流利得か二倍になる。
る場合にも、第２のＩＣの入力回路を構成することかで
きる。動作原理は第５図に示した回路と同様であり、例
えば、入力端子１７０から電流が引き込まれ、入力端子
１７１には電流か引き出される向きに信号か入力すると
、トランジスタ９６のドレイン電流は減少し、逆にトラ
ンジスタ９１のドレイン電流は増加する。このときトラ
ンジスタ９８のドレイン電流は減少し、トランジスタ９
２，９３またはトランジスタ９４．９５によって構成さ
れるカレントミラー回路を介して、トランジスタ９５の
ドレイン電流は増加することになる。この結果、出力端
子１７２は出力電位ｒＨＪとなる。特にこの場合には、
トランジスタ９０とトランジスタ９１、トランジスタ９
２とトランジスタ９３、トランジスタ９４とトランジス
タ９５がそれぞれカレントミラー回路を構成しており、
電流利得か二倍になる。
第７図は第５図の回路に付加回路を加えて構成した回路
図である。動作原理は第５図に示した回路と同様であり
、伝送路から入力される電流の変化に応した出力端子の
電位を与える。この構成では、第５図に示した回路に比
べて、電流利得か二倍になる。
図である。動作原理は第５図に示した回路と同様であり
、伝送路から入力される電流の変化に応した出力端子の
電位を与える。この構成では、第５図に示した回路に比
べて、電流利得か二倍になる。
第８図は第６図の回路に付加回路を加えて構成した回路
図である。これによっても入力回路を構成することかで
き、第６図の回路と比べると電流利得が二倍になる。
図である。これによっても入力回路を構成することかで
き、第６図の回路と比べると電流利得が二倍になる。
以上説明してきた実施例においては、回路構成にＣＭＯ
３を仮定しているが、バイポーラ素子を用いて回路を構
成することもできる。
３を仮定しているが、バイポーラ素子を用いて回路を構
成することもできる。
また今回説明したＣＭＯ５による入出力回路は、ＥＣＬ
論理を伝送する回路として応用することも可能であるの
で、現在高速システムにおいて広く使用されているＥＣ
Ｌ回路との互換性を保つことも可能である。
論理を伝送する回路として応用することも可能であるの
で、現在高速システムにおいて広く使用されているＥＣ
Ｌ回路との互換性を保つことも可能である。
［発明の効果］
以上述べてきたように、本発明によれば、論理信号の論
理値を出力電流変化として与える回路を具備した出力回
路により、電流で論理値を規定しているため、ＣＭＯＳ
出力回路においても信号伝送を高速に行なうことかでき
る。また入力回路により、広範囲の伝送電流に対してイ
ンピーダンス整合のとれた入力回路を構成できるので、
伝送路との整合がとり易く、回路の高速動作が可能であ
る。これにより高速化の要求されるシステムにおいても
、ＣＭＯＳ入出力回路を実現することができる。
理値を出力電流変化として与える回路を具備した出力回
路により、電流で論理値を規定しているため、ＣＭＯＳ
出力回路においても信号伝送を高速に行なうことかでき
る。また入力回路により、広範囲の伝送電流に対してイ
ンピーダンス整合のとれた入力回路を構成できるので、
伝送路との整合がとり易く、回路の高速動作が可能であ
る。これにより高速化の要求されるシステムにおいても
、ＣＭＯＳ入出力回路を実現することができる。
第１図Ｉは本発明の入出力回路の一実施例を証明するた
めの図、第２図は本発明の入出力回路の他の実施例を示
す図、第３図は第２図に示した整合回路示す図、第４図
は本発明の出力回路の一実施例を示す図、第５図は本発
明の単相入力回路の一実施例を示す図、第６図は本発明
の差動入力回路の一実施例を示す図、第７図は本発明の
単相入力回路の他の実施例を示す図、第８図は本発明に
用いる差動入力回路の他の実施例を示す図である。 １．２．８０・・・電流源、１Ｂ、１９，７０，１７０
，１７１・・・入力端子、４．５，１０．１６．１７．
７１．１７２・・・出力端子、８．９，１３，１４，１
５．２０．２１，２２，２３，２４，３１，３２．５１
〜６１．９０〜９８・・・ＭＯＳトランジスタ、７・・
伝送路、６ｂ、６ｃ、３Ｂ、 １００，１１０゜１２０
．１３０・・・電圧源、１１．Ｆ ・・論理回路、１２
・・・整合抵抗。
めの図、第２図は本発明の入出力回路の他の実施例を示
す図、第３図は第２図に示した整合回路示す図、第４図
は本発明の出力回路の一実施例を示す図、第５図は本発
明の単相入力回路の一実施例を示す図、第６図は本発明
の差動入力回路の一実施例を示す図、第７図は本発明の
単相入力回路の他の実施例を示す図、第８図は本発明に
用いる差動入力回路の他の実施例を示す図である。 １．２．８０・・・電流源、１Ｂ、１９，７０，１７０
，１７１・・・入力端子、４．５，１０．１６．１７．
７１．１７２・・・出力端子、８．９，１３，１４，１
５．２０．２１，２２，２３，２４，３１，３２．５１
〜６１．９０〜９８・・・ＭＯＳトランジスタ、７・・
伝送路、６ｂ、６ｃ、３Ｂ、 １００，１１０゜１２０
．１３０・・・電圧源、１１．Ｆ ・・論理回路、１２
・・・整合抵抗。
Claims (3)
- （１）第１のＩＣの出力回路が第２のＩＣの入力回路に
伝送路を介して接続された入出力回路において、論理値
の論理信号が電流変化として出力される第１のＩＣの出
力回路と、ＰチャネルトランジスタとＮチャネルトラン
ジスタは直列接続され、前記Ｐチャネルトランジスタと
前記Ｎチャネルトランジスタの各ソース電極は共通接続
され、各ドレイン電極は第１の基準電位と第２の基準電
位とに接続され、各ゲート電極は第１の電圧源若しくは
第２の電圧源に接続された入力回路と、前記Ｐチャネル
トランジスタとＮチャネルトランジスタとの共通ソース
端子と前記第１のＩＣの出力回路との間に接続された伝
送路とを備えたことを特徴とする入出力回路。 - （２）前記第１のＩＣの出力回路の出力端に整合の入出
力回路。 - （３）前記第２のＩＣの入力回路は、前記第１の基準電
位と前記第２の基準電位との間で、前記Ｐチャネルトラ
ンジスタとＮチャネルトランジスタのドレイン電極と電
流電圧変換回路を接続したことを特徴とする入力回路で
あることを特徴とする請求項１記載の入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325204A JP2981279B2 (ja) | 1990-11-29 | 1990-11-29 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325204A JP2981279B2 (ja) | 1990-11-29 | 1990-11-29 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207226A true JPH04207226A (ja) | 1992-07-29 |
| JP2981279B2 JP2981279B2 (ja) | 1999-11-22 |
Family
ID=18174186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325204A Expired - Fee Related JP2981279B2 (ja) | 1990-11-29 | 1990-11-29 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2981279B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418475A (en) * | 1993-03-10 | 1995-05-23 | Kabushiki Kaisha Toshiba | Input/output circuit having the input buffer circuit being connected in parallel with two transistors with the same polarity |
| JPH1050060A (ja) * | 1996-07-25 | 1998-02-20 | Texas Instr Inc <Ti> | 非差動電流モード技術を用いたデータパスのための装置および方法 |
| WO1998038739A1 (fr) * | 1997-02-26 | 1998-09-03 | Advantest Corporation | Circuit integre de cmos |
| US6433605B1 (en) * | 2000-02-03 | 2002-08-13 | Hewlett-Packard Company | Low wiring skew clock network with current mode buffer |
| JP2011223590A (ja) * | 2000-06-27 | 2011-11-04 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
-
1990
- 1990-11-29 JP JP2325204A patent/JP2981279B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418475A (en) * | 1993-03-10 | 1995-05-23 | Kabushiki Kaisha Toshiba | Input/output circuit having the input buffer circuit being connected in parallel with two transistors with the same polarity |
| JPH1050060A (ja) * | 1996-07-25 | 1998-02-20 | Texas Instr Inc <Ti> | 非差動電流モード技術を用いたデータパスのための装置および方法 |
| WO1998038739A1 (fr) * | 1997-02-26 | 1998-09-03 | Advantest Corporation | Circuit integre de cmos |
| GB2327162A (en) * | 1997-02-26 | 1999-01-13 | Advantest Corp | CMOS Integrated circuit |
| US6297672B1 (en) | 1997-02-26 | 2001-10-02 | Advantest Corporation | CMOS integrated circuit |
| GB2327162B (en) * | 1997-02-26 | 2001-11-07 | Advantest Corp | Cmos integrated circuit |
| KR100310284B1 (ko) * | 1997-02-26 | 2001-11-15 | 오우라 히로시 | Cmos집적회로 |
| US6433605B1 (en) * | 2000-02-03 | 2002-08-13 | Hewlett-Packard Company | Low wiring skew clock network with current mode buffer |
| JP2011223590A (ja) * | 2000-06-27 | 2011-11-04 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2013093856A (ja) * | 2000-06-27 | 2013-05-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2981279B2 (ja) | 1999-11-22 |
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