JPH04209052A - キャッシュコンシステンシチェック方式 - Google Patents
キャッシュコンシステンシチェック方式Info
- Publication number
- JPH04209052A JPH04209052A JP2400274A JP40027490A JPH04209052A JP H04209052 A JPH04209052 A JP H04209052A JP 2400274 A JP2400274 A JP 2400274A JP 40027490 A JP40027490 A JP 40027490A JP H04209052 A JPH04209052 A JP H04209052A
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- JP
- Japan
- Prior art keywords
- address
- cache
- main memory
- circuit
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000000872 buffer Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］本発明はキャッシュ記憶装置に関
し、特に主記憶装置とキャッシュ記憶装置との間のデー
タの一致性を保障するためのキャッシュコンシステンシ
チェック方式に関する。 ［０００２］ 【従来の技術】従来、この種のキャッシュコンシステン
シチェック方式においては、キャッシュ記憶装置のアド
レス比較部の写しをキャッシュコンシステンシチェック
のために専用で設けていたり、主記憶の共有部分へアク
セスする場合であっても、チェックアドレスバッファに
登録されている有効なアドレスをすべてチエツクした後
に主記憶アクセスを行う様になっていた。 ［０００３］
し、特に主記憶装置とキャッシュ記憶装置との間のデー
タの一致性を保障するためのキャッシュコンシステンシ
チェック方式に関する。 ［０００２］ 【従来の技術】従来、この種のキャッシュコンシステン
シチェック方式においては、キャッシュ記憶装置のアド
レス比較部の写しをキャッシュコンシステンシチェック
のために専用で設けていたり、主記憶の共有部分へアク
セスする場合であっても、チェックアドレスバッファに
登録されている有効なアドレスをすべてチエツクした後
に主記憶アクセスを行う様になっていた。 ［０００３］
【発明が解決しようとする課題】上述した従来のキャッ
シュコンシステンシチェック方式のうちの前者では、ハ
ードウェア量の増加を招くという欠点があり、また後者
では主記憶アクセスが待たされることとなり処理性能の
低下を招くという欠点があった。 ［０００４］
シュコンシステンシチェック方式のうちの前者では、ハ
ードウェア量の増加を招くという欠点があり、また後者
では主記憶アクセスが待たされることとなり処理性能の
低下を招くという欠点があった。 ［０００４］
【課題を解決するための手段】本発明のキャッシュコン
システセンシチェック方式は、それぞれの処理装置が、
キャッシュ記憶装置へのリクエストアドレスを保持する
アドレス保持回路と、他装置からのキャッシュコンシス
テンシチェックアドレスをバッファリングするチェック
アドレスバッファと、アドレス保持回路の出力とチェッ
クアドレスバッファに登録されている有効な全ワードと
の比較を行い、一致していれば一致信号を出力する比較
回路と、アドレス保持回路の出力を入力信号とし、主記
憶装置へのリクエストアドレスを保持する主記憶アクセ
スアドレス保持回路と、リクエストアドレスがキャツシ
ュヒツトした場合には、比較回路の出力である一致信号
により主記憶アクセスを行うかどうかの区別を行う制御
回路とを設けたことを特徴としている。 ［０００５］
システセンシチェック方式は、それぞれの処理装置が、
キャッシュ記憶装置へのリクエストアドレスを保持する
アドレス保持回路と、他装置からのキャッシュコンシス
テンシチェックアドレスをバッファリングするチェック
アドレスバッファと、アドレス保持回路の出力とチェッ
クアドレスバッファに登録されている有効な全ワードと
の比較を行い、一致していれば一致信号を出力する比較
回路と、アドレス保持回路の出力を入力信号とし、主記
憶装置へのリクエストアドレスを保持する主記憶アクセ
スアドレス保持回路と、リクエストアドレスがキャツシ
ュヒツトした場合には、比較回路の出力である一致信号
により主記憶アクセスを行うかどうかの区別を行う制御
回路とを設けたことを特徴としている。 ［０００５］
【実施例】次に本発明について図面を参照して説明する
。 ［０００６１図１は本発明の一実施例を示すブロック図
である。 ［０００７］図１に示すキャッシュコンシステンシチェ
ック回路は、キャッシュ記憶装置へのリクエストアドレ
スを保持するアドレス保持回路１と、キャッシュ記憶ア
ドレス部２と、他装置からのキャッシュコンシステンシ
チェックアドレスをバッファリングしておくチェックア
ドレスバッファ３と、アドレス保持回路１のアドレスと
チェックアドレスバッファ３に登録されている有効な全
ワードのアドレスとの比較を行うアドレス比較回路４と
、主記憶装置へのリクエストアドレスを保持する主記憶
アクセスアドレス保持回路５と、制御回路６とにより構
成されている。 ［０００８１次に図１に示すブロック図をもとに動作に
ついて詳細に説明する。 ［０００９］図１において、キャッシュ記憶装置に対し
てデータの読出しまたは書込みリクエストがあった場合
、リクエストアドレスがアドレス保持回路１にセットさ
れる。アドレス保持回路１にセットされたリクエストア
ドレスは、アドレス信号１１として、まずキャッシュ記
憶アドレス部２に送られる。 ［００１０１キャッシュ記憶アドレス部２では、アドレ
ス信号１１と内部に記憶されている有効なアドレス信号
との比較を行い、一致したものがあればキャツシュヒツ
トしたとしてキャツシュヒツト信号２１を制御回路６へ
送出する。 ［００１１１キヤツシユヒツトはキャッシュ記憶装置内
に求めるデータが存在することを意味し、読出しリクエ
ストの場合はキャッシュ記憶装置から要求元へデータが
返され、書込みリクエストの場合はキャッシュ記憶装置
内に要求元からのデータが書込まれる。 ［００１２］また、他装置から主記憶装置への書込み要
求があった場合、主記憶データとキャッシュデータの一
致性保障のため、主記憶に書込みがあったアドレスに対
してキャッシュ記憶を無効化する（コンシステンシチェ
ック処理）必要がある。 ［００１３］このため、他装置からのコンシステンシチ
ェックアドレス信号３１を受けて、チェックアドレスバ
ッファ３にバッファリングしておき、キャッシュ記憶ア
ドレス部２にチエツクアドレス信号３２を送出してチエ
ツクを行い、記憶アドレス部２ではチエツクアドレス信
号３２と同じアドレスが有効に存在していたならばその
アドレスの無効化を行う。 ［００１４］一方、アドレス信号１１及びチェックアド
レスバッファ３内に登録されている有効な全ワードのチ
エツクアドレス信号３３はアドレス比較回路４へ入力さ
れ、アドレス比較回路４では入力された両方のアドレス
信号の比較を行い、一致したものがあれば、一致信号４
１を制御回路６へ送出する。 ［００１５］副制御路６はキャッシュ記憶アドレス部２
からのキャツシュヒツト信号２１及びアドレス比較回路
４からの一致信号４１により、セット信号６１．チエツ
クアドレス無効化指示６２．キャッシュアドレス無効化
指示６３を送出する。 ［００１６］セット信号６１は、キャツシュヒツト信号
２１が“０゛（キャツシュヒツトしなかった）か、また
はキャツシュヒツト信号２１が’１” （キャツシュ
ヒツトした）かつ一致信号４１が“１“（チエツクアド
レスが一致した）の場合に主記憶アクセスアドレス保持
回路５へ送出され、主記憶アクセスアドレス保持回路５
にはアドレス保持回路１から出力されるアドレス信号１
１が入力され主記憶装置へのアクセスが行われる。 ［００１７］チエツクアドレス無効化指示６２は、一致
信号４１が°′１”°の場合にチェックアドレスバッフ
ァ３に送出され、一致したアドレスが登録されているワ
ードのみ無効化を行う。 ［００１８］キヤツシユアドレス無効化指示６３は、キ
ャツシュヒツト信号２１が“１°゛かつ一致信号４１が
“１パの場合にキャッシュ記憶アドレス部２へ送出され
、キャツシュヒツトしたアドレスの無効化を行う。 ［００１９］
。 ［０００６１図１は本発明の一実施例を示すブロック図
である。 ［０００７］図１に示すキャッシュコンシステンシチェ
ック回路は、キャッシュ記憶装置へのリクエストアドレ
スを保持するアドレス保持回路１と、キャッシュ記憶ア
ドレス部２と、他装置からのキャッシュコンシステンシ
チェックアドレスをバッファリングしておくチェックア
ドレスバッファ３と、アドレス保持回路１のアドレスと
チェックアドレスバッファ３に登録されている有効な全
ワードのアドレスとの比較を行うアドレス比較回路４と
、主記憶装置へのリクエストアドレスを保持する主記憶
アクセスアドレス保持回路５と、制御回路６とにより構
成されている。 ［０００８１次に図１に示すブロック図をもとに動作に
ついて詳細に説明する。 ［０００９］図１において、キャッシュ記憶装置に対し
てデータの読出しまたは書込みリクエストがあった場合
、リクエストアドレスがアドレス保持回路１にセットさ
れる。アドレス保持回路１にセットされたリクエストア
ドレスは、アドレス信号１１として、まずキャッシュ記
憶アドレス部２に送られる。 ［００１０１キャッシュ記憶アドレス部２では、アドレ
ス信号１１と内部に記憶されている有効なアドレス信号
との比較を行い、一致したものがあればキャツシュヒツ
トしたとしてキャツシュヒツト信号２１を制御回路６へ
送出する。 ［００１１１キヤツシユヒツトはキャッシュ記憶装置内
に求めるデータが存在することを意味し、読出しリクエ
ストの場合はキャッシュ記憶装置から要求元へデータが
返され、書込みリクエストの場合はキャッシュ記憶装置
内に要求元からのデータが書込まれる。 ［００１２］また、他装置から主記憶装置への書込み要
求があった場合、主記憶データとキャッシュデータの一
致性保障のため、主記憶に書込みがあったアドレスに対
してキャッシュ記憶を無効化する（コンシステンシチェ
ック処理）必要がある。 ［００１３］このため、他装置からのコンシステンシチ
ェックアドレス信号３１を受けて、チェックアドレスバ
ッファ３にバッファリングしておき、キャッシュ記憶ア
ドレス部２にチエツクアドレス信号３２を送出してチエ
ツクを行い、記憶アドレス部２ではチエツクアドレス信
号３２と同じアドレスが有効に存在していたならばその
アドレスの無効化を行う。 ［００１４］一方、アドレス信号１１及びチェックアド
レスバッファ３内に登録されている有効な全ワードのチ
エツクアドレス信号３３はアドレス比較回路４へ入力さ
れ、アドレス比較回路４では入力された両方のアドレス
信号の比較を行い、一致したものがあれば、一致信号４
１を制御回路６へ送出する。 ［００１５］副制御路６はキャッシュ記憶アドレス部２
からのキャツシュヒツト信号２１及びアドレス比較回路
４からの一致信号４１により、セット信号６１．チエツ
クアドレス無効化指示６２．キャッシュアドレス無効化
指示６３を送出する。 ［００１６］セット信号６１は、キャツシュヒツト信号
２１が“０゛（キャツシュヒツトしなかった）か、また
はキャツシュヒツト信号２１が’１” （キャツシュ
ヒツトした）かつ一致信号４１が“１“（チエツクアド
レスが一致した）の場合に主記憶アクセスアドレス保持
回路５へ送出され、主記憶アクセスアドレス保持回路５
にはアドレス保持回路１から出力されるアドレス信号１
１が入力され主記憶装置へのアクセスが行われる。 ［００１７］チエツクアドレス無効化指示６２は、一致
信号４１が°′１”°の場合にチェックアドレスバッフ
ァ３に送出され、一致したアドレスが登録されているワ
ードのみ無効化を行う。 ［００１８］キヤツシユアドレス無効化指示６３は、キ
ャツシュヒツト信号２１が“１°゛かつ一致信号４１が
“１パの場合にキャッシュ記憶アドレス部２へ送出され
、キャツシュヒツトしたアドレスの無効化を行う。 ［００１９］
【発明の効果】以上説明したように本発明のキャッシュ
コンシステンシチェック方式では、キャッシュ記憶装置
にリクエストアドレスが送られた時に、キャッシュ記憶
部を検索するのと同時にチェックアドレスバッファも検
索する様にして、チェックアドレスバッファに登録され
ている有効なアドレスとリクエストアドレスが一致し、
さらにキャツシュヒツトした場合には、キャッシュ記憶
部のデータは使用せず、主記憶に対してアクセスを行う
様にしたことにより、リクエストとキャッシュコンシス
テンシチェックの競合を避けるために設けられていたア
ドレス比較部の写しが不要となり、ハードウェア量の削
減が計れるという効果がある。 ［００２０１さらに、主記憶の共有部分へアクセスする
場合などに主記憶とキャッシュとの一致性の保障のため
チェックアドレスバッファに登録されている有効なアド
レスをすべてチエツクした後に主記憶アクセスを行うこ
となしにリクエストを受付けた次に直ちに主記憶に対し
てアクセスができるために、主記憶アクセスが待たされ
ることによる処理性能の低下を防げるという効果がある
。
コンシステンシチェック方式では、キャッシュ記憶装置
にリクエストアドレスが送られた時に、キャッシュ記憶
部を検索するのと同時にチェックアドレスバッファも検
索する様にして、チェックアドレスバッファに登録され
ている有効なアドレスとリクエストアドレスが一致し、
さらにキャツシュヒツトした場合には、キャッシュ記憶
部のデータは使用せず、主記憶に対してアクセスを行う
様にしたことにより、リクエストとキャッシュコンシス
テンシチェックの競合を避けるために設けられていたア
ドレス比較部の写しが不要となり、ハードウェア量の削
減が計れるという効果がある。 ［００２０１さらに、主記憶の共有部分へアクセスする
場合などに主記憶とキャッシュとの一致性の保障のため
チェックアドレスバッファに登録されている有効なアド
レスをすべてチエツクした後に主記憶アクセスを行うこ
となしにリクエストを受付けた次に直ちに主記憶に対し
てアクセスができるために、主記憶アクセスが待たされ
ることによる処理性能の低下を防げるという効果がある
。
【図１】図１は本発明の一実施例を示すブロック図であ
る。
る。
１ アドレス保持回路
２ キャッシュ記憶アドレス部
３ チェックアドレスバッファ
４ アドレス比較回路
５ 主記憶アクセスアドレス保持回路６ 制御回路
【図１】
Claims (1)
- 【請求項１】それぞれが、共有する主記憶装置に記憶さ
れているデータの一部の写しを所有し、高速にアクセス
できるキャッシュ記憶装置を内蔵している処理装置を有
する情報処理装置における主記憶装置とキャッシュ記憶
装置との間のデータの一致性を保障するためのキャッシ
ュコンシステンシチェック方式において、前記処理装置
それぞれは、キャッシュ記憶装置へのリクエストアドレ
スを保持するアドレス保持回路と、他装置からのキャッ
シュコンシステンシチェックアドレスをバッファリング
するチェックアドレスバッファと、前記アドレス保持回
路の出力と前記チェックアドレスバッファに登録されて
いる有効な全ワードとの比較を行い、一致していれば一
致信号を出力する比較回路と、前記アドレス保持回路の
出力を入力信号とし、主記憶装置へのリクエストアドレ
スを保持する主記憶アクセスアドレス保持回路と、リク
エストアドレスがキャッシュヒットした場合には、前記
比較回路の出力である一致信号により、もし一致してい
れば前記主記憶アクセスアドレス保持回路にリクエスト
アドレスをセットして主記憶アクセスを行ってキャッシ
ュ記憶のデータは使用せず、もし一致しなかった場合に
は主記憶アクセスは行わず、キャッシュ記憶のデータを
使用するように制御する制御回路とを設けたことを特徴
としているキャッシュコンシステンシチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400274A JPH04209052A (ja) | 1990-12-04 | 1990-12-04 | キャッシュコンシステンシチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400274A JPH04209052A (ja) | 1990-12-04 | 1990-12-04 | キャッシュコンシステンシチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209052A true JPH04209052A (ja) | 1992-07-30 |
Family
ID=18510186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400274A Pending JPH04209052A (ja) | 1990-12-04 | 1990-12-04 | キャッシュコンシステンシチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04209052A (ja) |
-
1990
- 1990-12-04 JP JP2400274A patent/JPH04209052A/ja active Pending
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