JPH0421069A - 論理回路シミュレーション装置 - Google Patents
論理回路シミュレーション装置Info
- Publication number
- JPH0421069A JPH0421069A JP2122887A JP12288790A JPH0421069A JP H0421069 A JPH0421069 A JP H0421069A JP 2122887 A JP2122887 A JP 2122887A JP 12288790 A JP12288790 A JP 12288790A JP H0421069 A JPH0421069 A JP H0421069A
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- JP
- Japan
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- circuit
- simulation
- logic circuit
- data memory
- data
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は、コンピュータを利用して、論理回路の動作を
シミュレートする論理回路シミュレーション装置に関す
る。
シミュレートする論理回路シミュレーション装置に関す
る。
（従来の技術）
従来、設計した論理回路の回路動作をシミュレートし、
回路機能を検査するための論理回路シミュレータが開発
されている。このシミュレータは、コンピュータを利用
して、シミュレーション対象の論理回路の機能モデルを
ハードウェア記述言語により記述されたものを、シミュ
レーション用の命令コード群やデータ構造に変換（コン
パイル）する。この命令コード群やデータ構造を使用し
て、ソフトウェアまたはハードウェアにより、回路動作
をシミュレートする。
回路機能を検査するための論理回路シミュレータが開発
されている。このシミュレータは、コンピュータを利用
して、シミュレーション対象の論理回路の機能モデルを
ハードウェア記述言語により記述されたものを、シミュ
レーション用の命令コード群やデータ構造に変換（コン
パイル）する。この命令コード群やデータ構造を使用し
て、ソフトウェアまたはハードウェアにより、回路動作
をシミュレートする。
ところで、シミュレーションにおいて、回路動作の状態
（入出力状態）は、多値データ（０，１゜Ｘ、Ｈｚ）に
より表現される。ここで、「Ｘ」は論理的不定、「Ｈｚ
Ｊは電気的不定を意味する。
（入出力状態）は、多値データ（０，１゜Ｘ、Ｈｚ）に
より表現される。ここで、「Ｘ」は論理的不定、「Ｈｚ
Ｊは電気的不定を意味する。
シミュレータは、多値データによる回路動作の状態に応
じて、回路機能に対応する論理演算を、２進加算回路を
使用するソフトウェア処理または多値１桁の論理演算回
路を使用するハードウェア処理によりシミュレーション
を実行する。
じて、回路機能に対応する論理演算を、２進加算回路を
使用するソフトウェア処理または多値１桁の論理演算回
路を使用するハードウェア処理によりシミュレーション
を実行する。
（発明が解決しようとする課題）
従来のシミュレータでは、多値データにより表現される
回路状態に応じて、２進加算回路や多値１桁の論理演算
回路を使用して、回路機能に対応する論理演算を実行す
るため、多大な処理時間を要する問題がある。
回路状態に応じて、２進加算回路や多値１桁の論理演算
回路を使用して、回路機能に対応する論理演算を実行す
るため、多大な処理時間を要する問題がある。
本発明の目的は、論理回路の回路機能に対応する論理演
算を高速に実行し、結果的に効率的な論理回路のシミュ
レーションを実現することができる論理回路シミュレー
ション装置を提供することにある。
算を高速に実行し、結果的に効率的な論理回路のシミュ
レーションを実現することができる論理回路シミュレー
ション装置を提供することにある。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、シミニレ−ジョン対象の論理回路の機能モデ
ルに応じた命令コード群を格納した機能データメモリ手
段、論理回路の入出力状態を多値データにより表現した
シミュレーション・データを格納するシミュレーション
・データメモリ手段および多値複数桁の論理演算回路を
有し、機能データメモリ手段に格納された前記命令コー
ド群に基づいて論理演算回路を動作制御して、シミュレ
ーション・データメモリ手段に格納された多値データに
応じた論理演算を論理演算回路により実行する演算プロ
セッサ手段とを備えた論理回路シミュレーション装置で
ある。
ルに応じた命令コード群を格納した機能データメモリ手
段、論理回路の入出力状態を多値データにより表現した
シミュレーション・データを格納するシミュレーション
・データメモリ手段および多値複数桁の論理演算回路を
有し、機能データメモリ手段に格納された前記命令コー
ド群に基づいて論理演算回路を動作制御して、シミュレ
ーション・データメモリ手段に格納された多値データに
応じた論理演算を論理演算回路により実行する演算プロ
セッサ手段とを備えた論理回路シミュレーション装置で
ある。
このような構成により、演算プロセッサ手段は機能デー
タメモリ手段から、シミュレーションの実行に必要な演
算内容及び演算順序に基づいて、シミュレーション・デ
ータメモリ手段からの多値表現の複数桁の演算処理を高
速に実行することになる。
タメモリ手段から、シミュレーションの実行に必要な演
算内容及び演算順序に基づいて、シミュレーション・デ
ータメモリ手段からの多値表現の複数桁の演算処理を高
速に実行することになる。
（実施例）
以下図面を参照して本発明の詳細な説明する。
第１図は同実施例に係わる論理回路シミュレーション装
置の基本的構成を示すブロック図である。
置の基本的構成を示すブロック図である。
本装置は、機能モデルデータメモリ１０、シミュレーシ
ョン・データメモリ１１及びシミュレーション・演算プ
ロセッサ１２を備えている。機能モデルデータメモリ１
０は、シミュレーション対象の論理回路の機能モデルに
応じた命令コード群を格納するメモリである。この命令
コード群は、シミュレーシ翳ン拳演算プロセッサ１２に
対して、シミュレーションの実行に必要な演算内容及び
演算順序を指示するための情報である。シミニレ−ジョ
ン・データメモリ１１は、論理回路の入出力状態を多値
データにより表現したシミュレーション・データを格納
し、かつ演算プロセッサ１２からの演算結果を格納する
メモリである。
ョン・データメモリ１１及びシミュレーション・演算プ
ロセッサ１２を備えている。機能モデルデータメモリ１
０は、シミュレーション対象の論理回路の機能モデルに
応じた命令コード群を格納するメモリである。この命令
コード群は、シミュレーシ翳ン拳演算プロセッサ１２に
対して、シミュレーションの実行に必要な演算内容及び
演算順序を指示するための情報である。シミニレ−ジョ
ン・データメモリ１１は、論理回路の入出力状態を多値
データにより表現したシミュレーション・データを格納
し、かつ演算プロセッサ１２からの演算結果を格納する
メモリである。
シミニレ−ジョン・演算プロセッサ１２は、多値複数桁
の論理演算回路を有し、機能モデルデータメモリ１０か
らの命令コード群に基づいて、論理演算回路を動作制御
して、シミュレーション・データメモリ１１からの多値
データに応じた論理演算を実行する。この演算プロセッ
サ１２は、具体的には、第２図に示すような構成の装置
である。即ち、演算プロセッサ１２は、読出しシーケン
サ２０、デコーダ２１．読出し回路２２、演算回路２３
及びレジスタ２４ａ 、 ２４ｂを有する。読出しシー
ケンサ２０は、機能モデルデータメモリ１０に対してア
ドレスを出力し、このメモリ１０から命令コードを順次
読出す制御を実行する。デコーダ２１は、機能モデルデ
ータメモリｌＯから読出された命令コードを解読し、シ
ミュレーションの実行に必要なアクセス制御信号及び演
算制御信号を出力する。
の論理演算回路を有し、機能モデルデータメモリ１０か
らの命令コード群に基づいて、論理演算回路を動作制御
して、シミュレーション・データメモリ１１からの多値
データに応じた論理演算を実行する。この演算プロセッ
サ１２は、具体的には、第２図に示すような構成の装置
である。即ち、演算プロセッサ１２は、読出しシーケン
サ２０、デコーダ２１．読出し回路２２、演算回路２３
及びレジスタ２４ａ 、 ２４ｂを有する。読出しシー
ケンサ２０は、機能モデルデータメモリ１０に対してア
ドレスを出力し、このメモリ１０から命令コードを順次
読出す制御を実行する。デコーダ２１は、機能モデルデ
ータメモリｌＯから読出された命令コードを解読し、シ
ミュレーションの実行に必要なアクセス制御信号及び演
算制御信号を出力する。
読出し回路２２は、デコーダ２１からのアクセス制御信
号に応じて、シミュレーション・データメモリ１１から
データ（多値データ）を読出すためのアドレスを出力す
る。レジスタ２４ａ 、 ２４ｂはそれぞれ、データメ
モリ１１から読出されたデータを格納する。演算回路２
３は多値（４値）ｎ桁論理演算回路であり、デコーダ２
１からの演算制御信号に応じた演算動作を実行する。演
算回路２３は、演算結果をデータメモリ１１に格納する
。
号に応じて、シミュレーション・データメモリ１１から
データ（多値データ）を読出すためのアドレスを出力す
る。レジスタ２４ａ 、 ２４ｂはそれぞれ、データメ
モリ１１から読出されたデータを格納する。演算回路２
３は多値（４値）ｎ桁論理演算回路であり、デコーダ２
１からの演算制御信号に応じた演算動作を実行する。演
算回路２３は、演算結果をデータメモリ１１に格納する
。
演算回路２３は、例えば第５図に示すように、複数（０
桁）の４値１桁の全加算器３０からなる。全加算器３０
は、第７図に示すような入力データＡ。
桁）の４値１桁の全加算器３０からなる。全加算器３０
は、第７図に示すような入力データＡ。
Ｂ、桁上り入力Ｃ１、出力データＸ及び桁上り出力Ｃｏ
の入出力状態が、第６図に示す真理値表になるような演
算動作を実行する。ここで、第５図に示す全加算器３０
において、３１−１〜３１−１６はアンド回路、３２−
１〜３２−１０はオア回路、３３−１〜３３−８はイン
バータである。
の入出力状態が、第６図に示す真理値表になるような演
算動作を実行する。ここで、第５図に示す全加算器３０
において、３１−１〜３１−１６はアンド回路、３２−
１〜３２−１０はオア回路、３３−１〜３３−８はイン
バータである。
次に、同実施例の動作を説明する。
同実施例では、第９図に示すような論理回路のシミュレ
ーションを実行する場合について説明する。このシミュ
レーション対象の論理回路は、４ビツトの入力データＡ
、Ｂを加算する加算回路４０、この加算回路４０の加算
結果である出力データ（４ビツト）Ｃを、インバータ４
１の出力信号Ｅに応じてレジスタ４２に取り込む回路で
ある。インバータ４１は入力信号Ｄ（論理「１」）を反
転した信号Ｅを出力する。
ーションを実行する場合について説明する。このシミュ
レーション対象の論理回路は、４ビツトの入力データＡ
、Ｂを加算する加算回路４０、この加算回路４０の加算
結果である出力データ（４ビツト）Ｃを、インバータ４
１の出力信号Ｅに応じてレジスタ４２に取り込む回路で
ある。インバータ４１は入力信号Ｄ（論理「１」）を反
転した信号Ｅを出力する。
このシミュレーション対象の論理回路の機能モデルは、
第８図に示すように、演算順序に対応する各ステップａ
１〜ａ９毎の命令コードにより記述される。この命令コ
ード群は、前記のように、機能モデルデータメモリ１０
に格納されている。
第８図に示すように、演算順序に対応する各ステップａ
１〜ａ９毎の命令コードにより記述される。この命令コ
ード群は、前記のように、機能モデルデータメモリ１０
に格納されている。
方、シミュレーション・データメモリ１１には、第１０
図（ｂ）に示すように、論理回路の入力状態Ａ、Ｂ、Ｄ
である多値（４値）表現のデータか格納されている。
図（ｂ）に示すように、論理回路の入力状態Ａ、Ｂ、Ｄ
である多値（４値）表現のデータか格納されている。
シミュレーションが開始されると、プロセッサ２０は、
読出しシーケンサ２０により、機能モデルデータメモリ
１０からステップａｌ−ａ９に応じた順序で、命令コー
ド群を順次読出す。演算回路２３は、読出した命令コー
ド群（第８図）に応じた演算を実行する。ここで、演算
回路２３は、基本的には、第３図に示すような２ビツト
で４値状態を表現するデータを処理する回路であり、第
４図に示すような４値論理演算を実行する。
読出しシーケンサ２０により、機能モデルデータメモリ
１０からステップａｌ−ａ９に応じた順序で、命令コー
ド群を順次読出す。演算回路２３は、読出した命令コー
ド群（第８図）に応じた演算を実行する。ここで、演算
回路２３は、基本的には、第３図に示すような２ビツト
で４値状態を表現するデータを処理する回路であり、第
４図に示すような４値論理演算を実行する。
第８図に示す命令コードにおいて、ｒＬｏａｄＡ」は、
シミュレーションφデータメモリ１１のＡ番地の内容を
レジスタ２４ａに格納して、演算回路２３に取り込む命
令である。ｒＡＤＤ Ｃｌは、レジスタ２４ａ、 ２
４ｂの各データＡ、Ｂを加算して、データメモリ１１の
Ｄ番地に格納する命令である。
シミュレーションφデータメモリ１１のＡ番地の内容を
レジスタ２４ａに格納して、演算回路２３に取り込む命
令である。ｒＡＤＤ Ｃｌは、レジスタ２４ａ、 ２
４ｂの各データＡ、Ｂを加算して、データメモリ１１の
Ｄ番地に格納する命令である。
「ＮＯＴ ＥＪは、読み込んだデータの否定演算を実
行し、その結果をデータメモリ１１のＥ番地に格納する
命令である。ｒＢＲＮｚ ａ９ Ｊは、否定演算の結
果が「０」でなければ、ステップａ９の命令コードの処
理に移行する命令である。
行し、その結果をデータメモリ１１のＥ番地に格納する
命令である。ｒＢＲＮｚ ａ９ Ｊは、否定演算の結
果が「０」でなければ、ステップａ９の命令コードの処
理に移行する命令である。
ｒｓＴＯＲＥＪは、読み込んだデータをデータメモリ１
１のＦ番地に格納する命令である。
１のＦ番地に格納する命令である。
このような各命令コードを順次実行して、プロセッサ２
０は、第９図に示す論理回路の回路状態（Ｃ，Ｅ、Ｆ）
を算出し、第１０図（ａ）に示すように、その演算結果
をシミュレーション・データメモリ１１に格納する。し
たがって、シミュレーション・データメモリ１１には、
第９図に示す論理回路の回路機能のシミュレーションを
実行した結果である入出力状態か格納されることになる
。これにより、データメモリ１１の格納内容に基づいて
、論理回路の回路機能を認詭することができることにな
る。
０は、第９図に示す論理回路の回路状態（Ｃ，Ｅ、Ｆ）
を算出し、第１０図（ａ）に示すように、その演算結果
をシミュレーション・データメモリ１１に格納する。し
たがって、シミュレーション・データメモリ１１には、
第９図に示す論理回路の回路機能のシミュレーションを
実行した結果である入出力状態か格納されることになる
。これにより、データメモリ１１の格納内容に基づいて
、論理回路の回路機能を認詭することができることにな
る。
［発明の効果コ
以上詳述したように本発明によれば、シミュレーション
対象の論理回路の入出力状態を多値データにより表現し
、この多値データにより表現される入力状態に応じた論
理演算を、多値複数桁の論理演算回路を使用して実行す
る。したがって、シミュレーション対象の論理回路の回
路機能に対応する論理演算を高速に実行することが可能
となる。
対象の論理回路の入出力状態を多値データにより表現し
、この多値データにより表現される入力状態に応じた論
理演算を、多値複数桁の論理演算回路を使用して実行す
る。したがって、シミュレーション対象の論理回路の回
路機能に対応する論理演算を高速に実行することが可能
となる。
これにより、結果的に効率的な論理回路のシミュレーシ
ョンを実現することができるものである。
ョンを実現することができるものである。
第１図は本発明の実施例に係わる論理回路シミニレ−ジ
ョン装置の基本的構成を示すブロック図、第２図は同実
施例に係わるシミュレーション・演算プロセッサ１２の
具体的構成を示すブロック図、第３図、第４図、第６図
及び第７図はそれぞれ同実施例に係わるシミュレーショ
ン・演算プロセッサの演算回路の動作を説明するための
図、第５図は同実施例に係わるシミュレーション・演算
ブロセッサの演算回路の具体的構成を示すブロック図、
第８図は同実施例の機能モデルデータメモリの格納内容
を示す概念図、第９図は同実施例の動作を説明するため
の論理回路の一例を示すブロック図、第１０図（ａ）及
び（ｂ）はそれぞれ同実施例のシミュレーション・デー
タメモリの格納内容を示す概念図である。 １０・・・機能モデルデータメモリ、１１・・・シミュ
レーション・データメモリ、１２・・・シミュレーショ
ン・演算プロセッサ。
ョン装置の基本的構成を示すブロック図、第２図は同実
施例に係わるシミュレーション・演算プロセッサ１２の
具体的構成を示すブロック図、第３図、第４図、第６図
及び第７図はそれぞれ同実施例に係わるシミュレーショ
ン・演算プロセッサの演算回路の動作を説明するための
図、第５図は同実施例に係わるシミュレーション・演算
ブロセッサの演算回路の具体的構成を示すブロック図、
第８図は同実施例の機能モデルデータメモリの格納内容
を示す概念図、第９図は同実施例の動作を説明するため
の論理回路の一例を示すブロック図、第１０図（ａ）及
び（ｂ）はそれぞれ同実施例のシミュレーション・デー
タメモリの格納内容を示す概念図である。 １０・・・機能モデルデータメモリ、１１・・・シミュ
レーション・データメモリ、１２・・・シミュレーショ
ン・演算プロセッサ。
Claims (1)
- 【特許請求の範囲】 シミュレーション対象の論理回路の機能モデルに応じた
命令コード群を格納した機能データメモリ手段と、 前記論理回路の入出力状態を多値データにより表現した
シミュレーション・データを格納するシミュレーション
・データメモリ手段と、 多値複数桁の論理演算回路を有し、前記機能データメモ
リ手段に格納された前記命令コード群に基づいて前記論
理演算回路を動作制御して、前記シミュレーション・デ
ータメモリ手段に格納された前記多値データに応じた論
理演算を前記論理演算回路により実行する演算プロセッ
サ手段とを具備したことを特徴とする論理回路シミュレ
ーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122887A JPH0421069A (ja) | 1990-05-15 | 1990-05-15 | 論理回路シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122887A JPH0421069A (ja) | 1990-05-15 | 1990-05-15 | 論理回路シミュレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421069A true JPH0421069A (ja) | 1992-01-24 |
Family
ID=14847095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122887A Pending JPH0421069A (ja) | 1990-05-15 | 1990-05-15 | 論理回路シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421069A (ja) |
-
1990
- 1990-05-15 JP JP2122887A patent/JPH0421069A/ja active Pending
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