JPH04211513A - 大規模集積回路 - Google Patents

大規模集積回路

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JPH04211513A
JPH04211513A JP3012620A JP1262091A JPH04211513A JP H04211513 A JPH04211513 A JP H04211513A JP 3012620 A JP3012620 A JP 3012620A JP 1262091 A JP1262091 A JP 1262091A JP H04211513 A JPH04211513 A JP H04211513A
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logic
change
logical
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JP3012620A
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Shekhar Borkar
シエクハール・ボールカール
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Intel Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K—PULSE TECHNIQUE
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大規模集積回路に関す
るものであり、とくに、そのような大規模集積回路にお
いて出力ドライバの実現に関するものである。
【０００２】
【従来の技術】大規模集積回路（「チップ」）の出力ド
ライバ、出力バッファとも呼ばれる、はスイッチされた
時にチップの電力供給線にノイズを発生する。温度、製
造方法および電圧とともに出力ドライバの性能が変化す
るとノイズも変化する。設計を良くするためには、設計
に用いられる特定のチップの特性を基にして回路設計者
により設定されるレベルにノイズを制限せねばならない
。これは出力ドライバが定常的な性能を持つことを必要
とする。本発明は、論理状態の間の移行、すなわち、０
から１への移行と１から０への移行、中に発明されるノ
イズを減少させる回路を含む新規な出力ドライバの設計
を目指すものである。
【０００３】 従来のドライバ 従来の典型的な出力ドライバが図２に示されている。こ
のドライバは大きなＰ形トランジスタ（ＰＭＯＳ）と、
大きなＮ形トランジスタ（ＮＭＯＳ）とを有する。それ
らの大きなトランジスタは大きな外部負荷を駆動できる
。それらのトランジスタを多数の並列な小さいトランジ
スタに分けることができる。図２はおのおの３つのトラ
ンジスタ１１ａ〜１１ｃ（ＰＭＯＳ）と１３ａ〜１３ｃ
（ＮＭＯＳ）の群に分けられた大きなトランジスタを示
す。しかし、それらのトランジスタのゲートは抵抗Ｒｐ
を用いて直列に接続される。それらの抵抗はポリシリコ
ン相互接続層により形成される。そのような抵抗はチッ
プ回路においては通常は望ましくなく、チップの設計者
はその抵抗を避ける設計を用いる傾向がある。しかし、
出力ドライバの場合には、抵抗を用いると有利である。 ２個の各ドライバトランジスタは前置ドライバと呼ばれ
るインバータ１５と１７へ接続される。チップにより発
生された内部入力１８が前置ドライバを駆動し、前置ド
ライバはドライバを駆動する。そしてドライバは信号を
それの対応するピンすなわちパッド１９に置くことによ
り外部負荷を駆動する。
【０００４】Ｐ形ドライバの前置ドライバ１７は大きな
Ｐ形トランジスタと、小さいＮ形トランジスタを内部に
有する。同様に、Ｎ形ドライバの前置ドライバ１５は大
きなＮ形トランジスタと、小さいＰ形トランジスタを内
部に有する。入力信号１８が論理０から論理１への移行
を行うと、ドライバの出力が同様な移行を行う。しかし
、それの間に次のような一連の事象が起こる。前置ドラ
イバ１７と１５への入力が論理１であって、それぞれの
Ｐ形トランジスタがターンオフされ、Ｎ形トランジスタ
がターンオンされると仮定する。Ｎ形前置ドライバのＮ
形トランジスタはＰ形前置ドライバのＮ形トランジスタ
より大きいから、Ｎ形ドライバのゲートはＰ形トランジ
スタのゲートよりも速く０ボルトへ放電させられる。 これによりＮ形ドライバがより速くターンオフさせられ
る。Ｐ形ドライバのゲートも放電させられる（もっと遅
いが）から、それは導通を開始し、出力回路点１９を電
源電圧２１、すなわち、論理１へ引き下げる。ＲＣ（Ｒ
はポリシリコン相互接続層の抵抗値、Ｃはゲート容量で
ある）の遅延のために、抵抗Ｒｐはドライバの個々のト
ランジスタのスイッチングを遅延させる。したがって、
個々のトランジスタ１１ａ〜１１ｃと１３ａ〜１３ｃは
それぞれ徐々にターンオンされ、ターンオフされる。こ
れにより電源における電流スパイクが減少し、それに続
いてノイズが減少する。同様に、論理０から論理１への
移行に対しては、Ｎ形ドライバは活動して、同様な事象
が起こる。
【０００５】 従来のドライバの性能 従来の出力ドライバはほとんどの設計に対して適切であ
り、出力ドライバを設計する設定された良く理解されて
いるやり方である。しかし、高性能のチップが開発され
るにつれて、従来の出力ドライバの性能は厳しく制限さ
れる。たとえば、高性能の新しいＶＬＳＩ法では、出力
ドライバのトランジスタの間の抵抗値を低くする必要が
ある。しかし、その抵抗値を低くするとノイズが増大す
る結果となる。典型的な５０ｐｆのドライバの場合につ
いての結果を表１に示す。
【０００６】 　　　　ここに、ｄｉ／ｄｔはミリアンペア／ナノ秒で
表した電流の変化速度である。
【０００７】表１における結果は温度変化と電源電圧を
考慮に入れているが、製法の変化は反映しない。しかし
製法の変化を考慮しなくとも、温度が１２０℃から０℃
へ変化すると、遅延は約６ナノ秒から約４ナノ秒へ変化
する。１２０℃という最悪の場合に対してドライバが設
計されているとすると、ドライバは低い温度から速度が
高くなって性能が向上するからその設計は許容できる。 しかし、ドライバの速度が向上すると電源線におけるノ
イズも増大する。とくに、表１に示すように、電流の変
化速度（ｄｉ／ｄｔ）もドライバの速度向上とともに高
くなる。このｄｉ／ｄｔは、電源接続線とピンとのイン
ダクタンスのために、電源線とピンにおいて電圧降下を
ひき起こす。その電圧降下は信号中にノイズとして現れ
、Ｖｎｏｉｓｅ　＝Ｌ・ｄｉ／ｄｔにより与えられる。
【０００８】ここに、Ｌは経路中の全インダクタンスで
ある。典型的には２つ以上の出力ドライバが接続線とピ
ンへ接続される。したがって、ノイズ電圧へ、接続され
ているドライバの数が乗ぜられる。たとえば、１０個の
ドライバが１２０℃において１０×３×１０＝３００ミ
リボルトのノイズを与える（インダクタンスは約３ナノ
ヘンリーである）。同じ設計が０℃において１２００ミ
リボルトのノイズを与える。論理低に対するＴＴＬの出
力レベルは８００ミリボルトであるから、１２０℃で動
作するチップは、０℃においてはＴＴＬ論理で動作する
ことはできない。ノイズのそのような急激な変化は高性
能チップにとっては許容できない。
【０００９】ＩＳＳＣＣ、１９８８年２月１７日号、要
約ページ８８〜８９掲載の「ＣＭＯＳ集積回路における
アースバウンド制御（Ｇｒｏｕｎｄ　Ｂｏｕｎｃｅ　Ｃ
ｏｎｔｒｏｌ　Ｉｎ　　ＣＭＯＳ　　Ｉｎｔｅｇｒａｔ
ｅｄ　　Ｃｉｒｃｕｉｔｓ）」と題するガバラ（Ｇａｂ
ａｒａ）　の論文には、出力バッファにおける直列トラ
ンジスタの充電／放電速度を調整するオンチッププロセ
ス依存制御電圧源が記載されている。とくに、その論文
の第１（ｂ）図は電圧制御３状態可能出力バッファを示
す。
【００１０】
【発明が解決しようとする課題】出力ドライバというの
は、チップの内部デジタル信号をピンまたはピン出力を
介して外部へ出力するインターフェイス回路のことであ
る。それはチップの出力ピンを駆動するから、出力ドラ
イバと呼ばれる。チップの内部回路は、ボードトレース
および装置の相互接続線により与えられる容量と比較し
て小さい容量を負荷として提供する。したがって、チッ
プ内部のドライバは比較的小さく、製造が容易である。 他方、出力ドライバは内部で発生された信号（これの駆
動性能は低い）を、高い駆動性能を有する外部信号へ変
換せねばならない。そのようなドライバは通常は大型で
、性能は厳しく、電力消費が多く、ノイズが多く、製造
が比較的困難である。
【００１１】出力ドライバは性能が厳しくて、内部信号
を狭い時間間隔で出力せねばならない。また、出力ドラ
イバは適切な負荷を駆動できねばならない。たとえば、
５０ｐｆの負荷を駆動できるアドレスドライバは、メモ
リチップの入力が１０ｐｆの負荷であるならば、そのよ
うなメモリチップ５個だけに使用できる。より多くの負
荷を加えるために、６個以上のメモリを駆動できるアド
レスをバッファするために別のバッファチップを必要と
する。このために信号の伝播が更に遅れることになり、
装置の電力消費量が増し、余分なボードスペースを必要
とするようになるから、チップの有用性が制限されるこ
とになる。
【００１２】出力ドライバはチップの内部電源レールに
ノイズを生ずる。出力ドライバが１つの論理状態から別
の論理状態へ同時に変化するとノイズが発生される。電
力ピンにおける電流サージにより、ピンと、パッケージ
ピンを内部シリコンチップへ接続する接続線とのインダ
クタンスによるチップの電源電圧を低くする。チップの
電源レールにおけるその急な電圧サージのために、信号
ピンにノイズ障害が起こる結果となる。これは、構成が
一層複雑となり、処理が高速になり、クロックレートが
高くなり、ドライバの数が増大する将来のチップにおい
ては一層悪化する。
【００１３】
【課題を解決するための手段】本発明はドライバへの入
力の関数として電圧レベル出力を維持する静止手段と，
この静止手段の出力を監視し、その出力が第１の論理レ
ベルから第２の論理レベルへ変化し始めていることを示
す信号を発生するレベル検出手段と，前記静止手段が第
２の論理レベルに達することを助けることにより、前記
ドライバを流れる電流の変化速度を低くするために、前
記第１の論理レベルから前記第２の論理レベルへの変化
中だけほぼ動作する過渡手段とを有することを特徴とす
る。
【００１４】
【実施例】本発明の出力ドライバが図１に示されている
。この出力ドライバは静止部３１と過渡部３３の２つの
部分に分けられる。静止部は常に活動し、Ｎ形ドライバ
３５と、Ｐ形ドライバ３７と、前置ドライバ４１，４３
とを有し，出力における電圧レベルを維持する。出力が
論理０であれば、静止部のＮ形ドライバ３５が導通して
、このレベルを維持するための電流を供給する。出力が
論理０から論理１へ切り換わると、Ｎ形ドライバ３５は
ターンオフさせられ、Ｐ形ドライバ３７はターンオンさ
せられる。出力がＤＣ負荷へ接続されているとすると、
静止ドライバトランジスタ３５と３７のソース電流が論
理レベルを維持する。ドライバのこの部分は常に活動し
ているから、それは静止と呼ばれる。
【００１５】過渡部３３は、出力が１つの論理状態から
別の論理状態へ変化した時だけ活動状態になる。したが
って「過渡」という名称がつけられたものである。論理
状態が変化する間に出力ドライバは多くの電流を切り換
え、過渡部は静止部を助ける。このようにして、必要な
場合には両方の部分で最大の駆動が行われるから、過渡
部は徐々にターンオフできる。過渡部のこの制御ターン
オフは電流の変化速度（ｄｉ／ｄｔ）を低くすることを
助け、したがって論理状態の変化中に発生されるノイズ
を減少する。その論理状態に達すると、過渡部は完全に
ターンオフさせられ、静止部は論理レベルを維持するの
に十分強力である。
【００１６】上記のように、静止部は２つのドライバト
ランジスタ３５，３７と、２つの前置ドライバ（インバ
ータ）４１，４３とを有する。Ｎ形ドライバトランジス
タ３５はターンオンさせられて出力を論理１から論理０
へ切り換える。これは、そのトランジスタのゲート論理
１（電源電圧）へ充電することにより行われる。そうす
ると、そのトランジスタは導通して外部負荷を０ボルト
まで放電する。ゲートの充電は前置ドライバ４３内のＰ
形トランジスタにより行われる。
【００１７】上記のように、論理状態の変化中だけ動作
することを除き、過渡部３３は静止部に類似し、トラン
ジスタ３６と３８は論理状態が変化する間だけ、トラン
ジスタ３７，３５とそれぞれ同様に機能する。従来の前
置ドライバとは異なり、本発明の過渡部の前置ドライバ
はもはや単なるインバータではなく、ナンドゲート４９
およびノアゲート５１で構成される。２つの構造ＳＴ１
とＳＴ２は、シュミットトリガと一般に呼ばれているレ
ベル検出器である。ＳＴ１は、直列接続されているトラ
ンジスタ４２ａ〜４２ｃと、トランジスタ４２ａと４２
ｂに並列接続されているトランジスタ４２ｄとを有する
。それらのトランジスタの出力端子はインバータ４６ａ
へ結合される。同様に、ＳＴ２は、直列接続されている
トランジスタ４４ａ〜４４ｃと、トランジスタ４４ａと
４４ｂへ並列接続されているトランジスタ４４ｄとを有
する。それらのトランジスタの出力端子はインバータ４
６ｂへ結合される。ＳＴ１とＳＴ２は静止ドライバトラ
ンジスタ３７と３５のゲートにおける電圧レベルをそれ
ぞれモニタする。出力端子１９において論理１から論理
０への変化が起きたと考える。
【００１８】そうすると静止部と過渡部の両方が活動す
る。この過渡期間中は、トランジスタ３５のゲートは電
源電圧へ向かって着実に充電される。ゲートがＳＴ２の
所定の引き外し点（トリガ点）に達すると、それの出力
が論理０から論理１へ振れる。引き外し点は電源電圧の
約半分へ通常設定される。しかし、通常のレベルより高
いレベルのノイズが生ずることが予測されると、ノイズ
による意図しない補償を避けるために、引き外し点は電
源電圧の半分より高いレベルに設定すべきである。
【００１９】ＳＴ２の出力が論理１へ振れると、過渡部
におけるノアゲート５１は不能状態にされる。ゲートが
電源電圧へ向かって充電させられ、静止部を助ける。過
渡部のＮ形ドライバトランジスタ３８は、いま非活動状
態になろうとし、それのゲートは放電を開始する。同様
に、出力端子１９における論理０から論理１への変化の
場合には、トランジスタ３７のゲートがアース電圧へ向
かって着実に充電する。
【００２０】ゲートがＳＴ１の所定の引き外し点（トリ
ガ点）に達すると、それの出力が論理１から論理０へ振
れる。ＳＴ１の出力が論理０へ振れると、過渡部におい
てナンドゲート４９が不能状態にされる。ゲートがアー
ス電圧へ向かって充電され、静止部を助ける過渡部のＰ
形ドライバトランジスタ３６は、いま非活動状態になろ
うとし、それのゲートは電源電圧へ向かっての充電を開
始する。
【００２１】
【発明の効果】このようにして、悪い場合より更に悪い
温度、電圧およびプロセスに対して出力ドライバを設計
することが可能であり、しかも、論理の過渡中に発生さ
れる過大なノイズにより回路が障害を起こすことがない
ようにされる。悪い条件以下に対して設計することによ
り、悪い条件を考慮に入れて設計せねばならない従来の
設計で可能であるものよりも高い性能を得ることが可能
である。
【図面の簡単な説明】
【図１】本発明の単一出力ドライバの概略回路図である
。
【図２】従来の出力ドライバの概略回路図である。
【符号の説明】
３１　　静止部 ３３　　過渡部 ３５　　Ｎ形ドライバ ３７　　Ｐ形ドライバ ４１，４３　　前置ドライバ ４９　　ナンドゲート ５１　　ノアゲート

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　少なくとも１つの出力ドライバを含み
    、所定の方法により製造される大規模集積回路において
    、前記ドライバへの入力の関数として電圧レベル出力を
    維持する静止手段と、この静止手段の出力を監視し、そ
    の出力が第１の論理レベルから第２の論理レベルへ変化
    し始めていることを示す信号を発生するレベル検出手段
    と、前記静止手段が第２の論理レベルに達することを助
    けることにより、前記ドライバを流れる電流の変化速度
    を低くするために、前記第１の論理レベルから前記第２
    の論理レベルへの変化中だけほぼ動作する過渡手段と、
    を備える大規模集積回路。
JP3012620A 1990-01-11 1991-01-11 大規模集積回路 Pending JPH04211513A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/463,406 US5063308A (en) 1988-12-21 1990-01-11 Output driver with static and transient parts
US463,406 1990-01-11

Publications (1)

Publication Number Publication Date
JPH04211513A true JPH04211513A (ja) 1992-08-03

Family

ID=23839970

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3012620A Pending JPH04211513A (ja) 1990-01-11 1991-01-11 大規模集積回路

Country Status (4)

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US (1) US5063308A (ja)
JP (1) JPH04211513A (ja)
DE (1) DE4100116A1 (ja)
GB (1) GB2239997B (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162672A (en) * 1990-12-24 1992-11-10 Motorola, Inc. Data processor having an output terminal with selectable output impedances
JP2930440B2 (ja) * 1991-04-15 1999-08-03 沖電気工業株式会社 半導体集積回路
JP2573431B2 (ja) * 1991-04-30 1997-01-22 株式会社東芝 出力バッファ回路
JP3014164B2 (ja) * 1991-05-15 2000-02-28 沖電気工業株式会社 出力バッファ回路
JP3118472B2 (ja) * 1991-08-09 2000-12-18 富士通株式会社 出力回路
US5444398A (en) * 1992-12-17 1995-08-22 Siemens Aktiengesellschaft Decoded-source sense amplifier with special column select driver voltage
JP3038094B2 (ja) * 1992-12-24 2000-05-08 三菱電機株式会社 半導体集積回路装置の出力回路
US5426376A (en) * 1993-04-23 1995-06-20 Vlsi Technology, Inc. Noise isolated I/O buffer that uses two separate power supplies
US5467455A (en) * 1993-11-03 1995-11-14 Motorola, Inc. Data processing system and method for performing dynamic bus termination
JP3190199B2 (ja) * 1994-03-16 2001-07-23 株式会社東芝 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路
US5528166A (en) * 1995-03-14 1996-06-18 Intel Corporation Pulse controlled impedance compensated output buffer
US5877647A (en) * 1995-10-16 1999-03-02 Texas Instruments Incorporated CMOS output buffer with slew rate control
US5787291A (en) * 1996-02-05 1998-07-28 Motorola, Inc. Low power data processing system for interfacing with an external device and method therefor
US5708386A (en) * 1996-03-28 1998-01-13 Industrial Technology Research Institute CMOS output buffer with reduced L-DI/DT noise
US5734271A (en) * 1996-04-26 1998-03-31 Sun Microsystems, Inc. Wideband power driver with separate setting delays of leading and trailing edges
US5847575A (en) * 1996-06-21 1998-12-08 Digital Equipment Corporation Method and apparatus for performing switched supply drive in CMOS pad drivers
US6031385A (en) * 1997-03-24 2000-02-29 Intel Corporation Method and apparatus for testing compensated buffer circuits
US5869983A (en) * 1997-03-24 1999-02-09 Intel Corporation Method and apparatus for controlling compensated buffers
US5898321A (en) * 1997-03-24 1999-04-27 Intel Corporation Method and apparatus for slew rate and impedance compensating buffer circuits
US5852579A (en) * 1997-06-19 1998-12-22 Cypress Semiconductor Corporation Method and circuit for preventing and/or inhibiting contention in a system employing a random access memory
US5905389A (en) * 1997-09-22 1999-05-18 Cypress Semiconductor Corp. Methods, circuits and devices for improving crossover performance and/or monotonicity, and applications of the same in a universal serial bus (USB) low speed output driver
US6448812B1 (en) * 1998-06-11 2002-09-10 Infineon Technologies North America Corp. Pull up/pull down logic for holding a defined value during power down mode
KR100295053B1 (ko) 1998-09-03 2001-07-12 윤종용 부하적응형저잡음출력버퍼
US6091260A (en) * 1998-11-13 2000-07-18 Integrated Device Technology, Inc. Integrated circuit output buffers having low propagation delay and improved noise characteristics
US6242942B1 (en) 1998-11-13 2001-06-05 Integrated Device Technology, Inc. Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics
US6356102B1 (en) 1998-11-13 2002-03-12 Integrated Device Technology, Inc. Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals
US6360180B1 (en) * 1999-05-10 2002-03-19 Teradyne, Inc. Driver with transmission path loss compensation
US6265892B1 (en) * 1999-08-10 2001-07-24 Faraday Technology Corp. Low noise output buffer
US7058827B2 (en) * 2001-07-18 2006-06-06 Intel Corporation Power saving circuit has an input line coupled to an external host and a keeper to hold the line in a weakly held state
DE10142679A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Treiberschaltung
US7653123B1 (en) 2004-09-24 2010-01-26 Cypress Semiconductor Corporation Dynamic data rate using multiplicative PN-codes
US7075343B2 (en) * 2004-12-07 2006-07-11 Analog Devices, Inc. Self-timed switching regulator pre-driver
KR100771869B1 (ko) * 2006-04-28 2007-11-01 삼성전자주식회사 프리-엠파시스가 가능한 출력 드라이버
DE102007056106A1 (de) * 2007-11-15 2009-05-20 Texas Instruments Deutschland Gmbh CMOS-Ausgangsstufe mit Einschwingvorgangsbeschleunigungsstufe für rauscharme Hochgeschwindigkeitsanwendungen

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3333102A1 (de) * 1982-12-21 1984-06-28 Veb Kombinat Textima, Ddr 9010 Karl-Marx-Stadt Schaltungsanordnung zur steuerung eines elektromagnetischen stellgliedes mit hoher induktivitaet fuer textilmaschinen
GB8402470D0 (en) * 1984-01-31 1984-03-07 Lucas Ind Plc Drive circuits
KR920006438B1 (ko) * 1985-04-22 1992-08-06 엘 에스 아이 로직 코포레이션 슬루 레이트(slew rate)가 제어되는 고속 CMOS 버퍼
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
JPS62220026A (ja) * 1986-03-20 1987-09-28 Toshiba Corp 出力バツフア回路
US4749882A (en) * 1986-07-25 1988-06-07 Digital Equipment Corporation Apparatus and method for applying rapid transient signals to components on a printed circuit board
JPS63299513A (ja) * 1987-05-29 1988-12-07 Toshiba Corp 出力回路
US4829199A (en) * 1987-07-13 1989-05-09 Ncr Corporation Driver circuit providing load and time adaptive current
US4777389A (en) * 1987-08-13 1988-10-11 Advanced Micro Devices, Inc. Output buffer circuits for reducing ground bounce noise
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
US4820942A (en) * 1988-01-27 1989-04-11 Advanced Micro Devices, Inc. High-speed, high-drive output buffer circuits with reduced ground bounce
US4857770A (en) * 1988-02-29 1989-08-15 Advanced Micro Devices, Inc. Output buffer arrangement for reducing chip noise without speed penalty

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Publication number Publication date
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GB2239997B (en) 1994-07-13

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