JPH04212518A - 信号レベル変換器 - Google Patents
信号レベル変換器Info
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- JPH04212518A JPH04212518A JP3013882A JP1388291A JPH04212518A JP H04212518 A JPH04212518 A JP H04212518A JP 3013882 A JP3013882 A JP 3013882A JP 1388291 A JP1388291 A JP 1388291A JP H04212518 A JPH04212518 A JP H04212518A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、制御トランジスタを有
し、その制御電極がＣＭＯＳ入力信号レベルに対する信
号レベル変換器入力端としての役割をする第１の増幅器
枝と、参照トランジスタを有し、その制御電極が参照電
位に接続されている第２の増幅器枝とを有し、電流スイ
ッチとしての役割をする差増幅器装置を使用して、ＣＭ
ＯＳ論理‐入力信号レベルをＣＭＬまたはＥＣＬ出力信
号レベルに変換するための信号レベル変換器に関する。
し、その制御電極がＣＭＯＳ入力信号レベルに対する信
号レベル変換器入力端としての役割をする第１の増幅器
枝と、参照トランジスタを有し、その制御電極が参照電
位に接続されている第２の増幅器枝とを有し、電流スイ
ッチとしての役割をする差増幅器装置を使用して、ＣＭ
ＯＳ論理‐入力信号レベルをＣＭＬまたはＥＣＬ出力信
号レベルに変換するための信号レベル変換器に関する。
【０００２】
【従来の技術】このような信号レベル変換器は一般に、
ＣＭＯＳ論理信号レベルにより表された２進値をＣＭＯ
Ｓ規範に従って同定し、また電流スイッチ論理（ＣＭＬ
）またはエミッタ結合論理（ＥＣＬ）の規範に従ってこ
の２進値を表すために定められている相応の信号レベル
を発生するために設けられている。
ＣＭＯＳ論理信号レベルにより表された２進値をＣＭＯ
Ｓ規範に従って同定し、また電流スイッチ論理（ＣＭＬ
）またはエミッタ結合論理（ＥＣＬ）の規範に従ってこ
の２進値を表すために定められている相応の信号レベル
を発生するために設けられている。
【０００３】ディジタルＬおよびＨレベルに対する電圧
値が供給電圧電位の値に相当するＣＭＯＳ論理の信号レ
ベルにくらべて、電流スイッチ論理（ＣＭＬ）ではディ
ジタルＨレベルは両供給電圧電位の正のほうの値に、ま
たディジタルＬレベルは約０５Ｖに過ぎない負のほうの
電圧値にある。エミッタ結合論理（ＥＣＬ）の場合には
ディジタルＨレベルは約０９Ｖに、またディジタルＬレ
ベルは両供給電圧電位の正のほうの値よりも約１７Ｖ負
の値にある。
値が供給電圧電位の値に相当するＣＭＯＳ論理の信号レ
ベルにくらべて、電流スイッチ論理（ＣＭＬ）ではディ
ジタルＨレベルは両供給電圧電位の正のほうの値に、ま
たディジタルＬレベルは約０５Ｖに過ぎない負のほうの
電圧値にある。エミッタ結合論理（ＥＣＬ）の場合には
ディジタルＨレベルは約０９Ｖに、またディジタルＬレ
ベルは両供給電圧電位の正のほうの値よりも約１７Ｖ負
の値にある。
【０００４】約５Ｖの供給電圧電位差から出発すると、
ＣＭＯＳ論理‐入力信号レベルからＣＭＬまたはＥＣＬ
出力信号レベルへの変換のための信号レベル変換器は５
Ｖの入力信号レベルスパンをＣＭＬおよびＥＣＬに対す
る０５Ｖの出力信号レベルスパンに、そのつどのＳＮ比
の顧慮のもとに、変換しなければならない。
ＣＭＯＳ論理‐入力信号レベルからＣＭＬまたはＥＣＬ
出力信号レベルへの変換のための信号レベル変換器は５
Ｖの入力信号レベルスパンをＣＭＬおよびＥＣＬに対す
る０５Ｖの出力信号レベルスパンに、そのつどのＳＮ比
の顧慮のもとに、変換しなければならない。
【０００５】ＣＭＯＳ論理‐入力信号レベルからＣＭＬ
またはＥＣＬ出力信号レベルへの変換のための公知の信
号レベル変換器（以下ではＣＭＯＳ‐ＣＭＬ／ＥＣＬレ
ベル変換器と呼ぶ）はＣＭＬまたはＥＣＬ回路技術をわ
ずかに変更したスイッチング段から成っている。
またはＥＣＬ出力信号レベルへの変換のための公知の信
号レベル変換器（以下ではＣＭＯＳ‐ＣＭＬ／ＥＣＬレ
ベル変換器と呼ぶ）はＣＭＬまたはＥＣＬ回路技術をわ
ずかに変更したスイッチング段から成っている。
【０００６】ＣＭＬまたはＥＣＬ回路技術のこのような
スイッチング段は、それぞれＮＰＮトランジスタとして
構成された制御または参照トランジスタを有する第１お
よび第２の増幅器枝を有する定電流を供給される差増幅
器から形成されている。両ＮＰＮトランジスタのエミッ
タ電極は互いに接続されており、また定電流源に接続さ
れている。制御トランジスタのベース電極はスイッチン
グ段入力端としての役割をし、また参照トランジスタの
ベース電極は、スイッチング段のスイッチングしきいを
決定し、従ってまたスイッチング段を切換えるべくスイ
ッチング段入力端において上方または下方超過されなけ
ればならない電圧値を有する一定の参照電圧電位を与え
られている。
スイッチング段は、それぞれＮＰＮトランジスタとして
構成された制御または参照トランジスタを有する第１お
よび第２の増幅器枝を有する定電流を供給される差増幅
器から形成されている。両ＮＰＮトランジスタのエミッ
タ電極は互いに接続されており、また定電流源に接続さ
れている。制御トランジスタのベース電極はスイッチン
グ段入力端としての役割をし、また参照トランジスタの
ベース電極は、スイッチング段のスイッチングしきいを
決定し、従ってまたスイッチング段を切換えるべくスイ
ッチング段入力端において上方または下方超過されなけ
ればならない電圧値を有する一定の参照電圧電位を与え
られている。
【０００７】両ＮＰＮトランジスタのコレクタ電極は相
補性のスイッチング段出力端を成し、また各１つの動作
抵抗を介して両供給電圧電位の正のほうの電位に接続さ
れている。この電位は、ディジタルＣＭＬおよびＣＭＯ
Ｓ‐Ｈレベルを表すので、レベル基準電位とも呼ばれる
。
補性のスイッチング段出力端を成し、また各１つの動作
抵抗を介して両供給電圧電位の正のほうの電位に接続さ
れている。この電位は、ディジタルＣＭＬおよびＣＭＯ
Ｓ‐Ｈレベルを表すので、レベル基準電位とも呼ばれる
。
【０００８】公知のＣＭＯＳ‐ＣＭＬ／ＥＣＬレベル変
換器を形成するため、このようなスイッチング段にＣＭ
ＯＳ回路技術のディジタルレベルに対する両電圧値の間
の中央に位置する値を有する参照電圧電位が供給される
（従ってディジタルＨレベルが０Ｖ、ディジタルＬレベ
ルが−５Ｖの際には参照電圧電位は−２５Ｖの値を有す
る）。
換器を形成するため、このようなスイッチング段にＣＭ
ＯＳ回路技術のディジタルレベルに対する両電圧値の間
の中央に位置する値を有する参照電圧電位が供給される
（従ってディジタルＨレベルが０Ｖ、ディジタルＬレベ
ルが−５Ｖの際には参照電圧電位は−２５Ｖの値を有す
る）。
【０００９】さらに、制御トランジスタの動作抵抗は省
略されなければならない。なぜならば、スイッチング段
入力端は信号レベル変換器入力端としての役割をし、ま
た制御トランジスタは導通状態で既に非常に低いコレク
タ‐エミッタ間電圧を有し、従って制御トランジスタの
飽和は動作抵抗なしでしか確実に回避され得ないからで
ある。制御トランジスタの飽和は公知のように望ましく
ない信号伝播時間上昇に通ずる。
略されなければならない。なぜならば、スイッチング段
入力端は信号レベル変換器入力端としての役割をし、ま
た制御トランジスタは導通状態で既に非常に低いコレク
タ‐エミッタ間電圧を有し、従って制御トランジスタの
飽和は動作抵抗なしでしか確実に回避され得ないからで
ある。制御トランジスタの飽和は公知のように望ましく
ない信号伝播時間上昇に通ずる。
【００１０】公知の信号レベル変換器はそれによって相
補性の信号レベル変換器出力端を成さない。また、論理
アンド演算回路の形成のための第１の増幅器枝のなかの
多くの制御トランジスタの直列回路が同じ理由から実現
可能でない。論理オア演算回路の形成のための多くの制
御トランジスタの並列回路が同じ理由から実現可能でな
い。なぜならば、逆相の入力信号レベルの際に阻止性制
御トランジスタの最大ベース‐エミッタ間電圧が上方超
過されるからである。
補性の信号レベル変換器出力端を成さない。また、論理
アンド演算回路の形成のための第１の増幅器枝のなかの
多くの制御トランジスタの直列回路が同じ理由から実現
可能でない。論理オア演算回路の形成のための多くの制
御トランジスタの並列回路が同じ理由から実現可能でな
い。なぜならば、逆相の入力信号レベルの際に阻止性制
御トランジスタの最大ベース‐エミッタ間電圧が上方超
過されるからである。
【００１１】
【発明が解決しようとする課題】従って本発明の課題は
、冒頭に述べた構成の信号レベル変換器を、レベル変換
に追加して論理機能も実現可能であるようにわずかな費
用で改良することにある。
、冒頭に述べた構成の信号レベル変換器を、レベル変換
に追加して論理機能も実現可能であるようにわずかな費
用で改良することにある。
【００１２】
【課題を解決するための手段】この課題は、本発明によ
れば、制御トランジスタが電界効果トランジスタとして
構成されることにより解決される。
れば、制御トランジスタが電界効果トランジスタとして
構成されることにより解決される。
【００１３】
【作用効果】電界効果トランジスタとして構成された制
御トランジスタは、バイポーラトランジスタにくらべて
、そのドレイン‐ソース間電圧が、バイポーラトランジ
スタのように飽和状態に入ることなしに、任意に低くな
ってよいという主要な利点を有する。
御トランジスタは、バイポーラトランジスタにくらべて
、そのドレイン‐ソース間電圧が、バイポーラトランジ
スタのように飽和状態に入ることなしに、任意に低くな
ってよいという主要な利点を有する。
【００１４】本発明により構成された信号レベル変換器
において、参照電圧電位がディジタルＣＭＯＳレベルに
対する両電圧値の中央に位置する値を必ずしも有してい
なくてよいことは有利であるといえる。ことに参照電圧
電位としてＣＭＬまたはＥＣＬ回路技術のスイッチング
段に対してスイッチングしきいの決定のために形成され
る参照電圧電位も使用し得るので、参照電圧電位の形成
のための費用が低減され得る。
において、参照電圧電位がディジタルＣＭＯＳレベルに
対する両電圧値の中央に位置する値を必ずしも有してい
なくてよいことは有利であるといえる。ことに参照電圧
電位としてＣＭＬまたはＥＣＬ回路技術のスイッチング
段に対してスイッチングしきいの決定のために形成され
る参照電圧電位も使用し得るので、参照電圧電位の形成
のための費用が低減され得る。
【００１５】制御トランジスタがＰチャネル電界効果ト
ランジスタとして構成されていれば、信号レベル変換器
のスイッチングしきいは参照電圧電位の高さにより影響
されない。
ランジスタとして構成されていれば、信号レベル変換器
のスイッチングしきいは参照電圧電位の高さにより影響
されない。
【００１６】本発明の有利な実施態様は請求項２以下に
記載されている。
記載されている。
【００１７】本発明により構成された信号レベル変換器
はわずかな回路技術的手段で論理機能の実現のために拡
張され得るので、これらの機能の形成のための費用のか
さむ論理スイッチング段が節減され得る。それにより集
積回路上のゲート密度が高められ、また信号伝播時間お
よび損失電力が減ぜられる。
はわずかな回路技術的手段で論理機能の実現のために拡
張され得るので、これらの機能の形成のための費用のか
さむ論理スイッチング段が節減され得る。それにより集
積回路上のゲート密度が高められ、また信号伝播時間お
よび損失電力が減ぜられる。
【００１８】電界効果トランジスタとして構成された参
照トランジスタにより、信号レベル変換器の外部で発生
される参照電圧電位の供給が省略される。それによって
参照電圧電位の発生のための構成部分も必要でない。
照トランジスタにより、信号レベル変換器の外部で発生
される参照電圧電位の供給が省略される。それによって
参照電圧電位の発生のための構成部分も必要でない。
【００１９】
【実施例】以下、図面により本発明の実施例を一層詳細
に説明する。 図８には公知のＣＭＯＳ‐ＣＭＬ／ＥＣＬ信号レベル変
換器の回路図が示されている。この公知の信号レベル変
換器はＣＭＬ回路技術のスイッチング段から形成されて
おり、また共通の定電流源から供給される第１および第
２の増幅器枝を有し、電流スイッチとしての役割をする
差増幅器装置から成っている。スイッチング段の電圧供
給のために−５Ｖまたは０Ｖの電圧値を有する２つの供
給電圧電位ＶＥＥ、ＶＣＣが設けられている。定電流源
としての役割は１つのＮＰＮトランジスタとして構成さ
れた電流源トランジスタＱがしており、そのエミッタ電
極はエミッタ抵抗を介して両供給電圧電位の負のほうの
電位ＶＥＥに接続されている。電流源トランジスタＱの
ベース電極には定電圧ＶＳＩが供給され、その電圧値は
エミッタ抵抗に関係して電流源トランジスタＱのコレク
タ電流を決定する。
に説明する。 図８には公知のＣＭＯＳ‐ＣＭＬ／ＥＣＬ信号レベル変
換器の回路図が示されている。この公知の信号レベル変
換器はＣＭＬ回路技術のスイッチング段から形成されて
おり、また共通の定電流源から供給される第１および第
２の増幅器枝を有し、電流スイッチとしての役割をする
差増幅器装置から成っている。スイッチング段の電圧供
給のために−５Ｖまたは０Ｖの電圧値を有する２つの供
給電圧電位ＶＥＥ、ＶＣＣが設けられている。定電流源
としての役割は１つのＮＰＮトランジスタとして構成さ
れた電流源トランジスタＱがしており、そのエミッタ電
極はエミッタ抵抗を介して両供給電圧電位の負のほうの
電位ＶＥＥに接続されている。電流源トランジスタＱの
ベース電極には定電圧ＶＳＩが供給され、その電圧値は
エミッタ抵抗に関係して電流源トランジスタＱのコレク
タ電流を決定する。
【００２０】第１の増幅器枝は電流源トランジスタＱの
コレクタ電極からＮＰＮトランジスタとして構成された
制御トランジスタＳＴのエミッタ‐コレクタ間パスを経
て両供給電圧電位の正のほうの電位ＶＣＣ（０Ｖ）に通
じており、この電位は同時にＣＭＯＳ‐Ｈレベルおよび
ＣＭＬ‐Ｈレベルに対するレベル基準電位としての役割
をする。
コレクタ電極からＮＰＮトランジスタとして構成された
制御トランジスタＳＴのエミッタ‐コレクタ間パスを経
て両供給電圧電位の正のほうの電位ＶＣＣ（０Ｖ）に通
じており、この電位は同時にＣＭＯＳ‐Ｈレベルおよび
ＣＭＬ‐Ｈレベルに対するレベル基準電位としての役割
をする。
【００２１】制御トランジスタＳＴのベース電極は、両
供給電圧電位ＶＣＣ、ＶＥＥの電圧値により表されるＣ
ＭＯＳ入力信号レベルに対する信号レベル変換器入力端
Ｅ‐ＣＭＯＳとしての役割をする。
供給電圧電位ＶＣＣ、ＶＥＥの電圧値により表されるＣ
ＭＯＳ入力信号レベルに対する信号レベル変換器入力端
Ｅ‐ＣＭＯＳとしての役割をする。
【００２２】第２の増幅器枝は電流源トランジスタＱの
コレクタ電極からＮＰＮトランジスタとして構成された
参照トランジスタＲＴのエミッタ‐コレクタ間パスを経
て、またそのコレクタ電極と接続されている動作抵抗Ｒ
を経て同じく両供給電圧電位の正のほうの電位ＶＣＣ（
０Ｖ）に通じている。
コレクタ電極からＮＰＮトランジスタとして構成された
参照トランジスタＲＴのエミッタ‐コレクタ間パスを経
て、またそのコレクタ電極と接続されている動作抵抗Ｒ
を経て同じく両供給電圧電位の正のほうの電位ＶＣＣ（
０Ｖ）に通じている。
【００２３】参照トランジスタＲＴのコレクタ電極、従
ってまた動作抵抗Ｒと接続されている取り出し点はＣＭ
Ｌ出力信号レベルに対する信号レベル変換器出力端Ａ‐
ＣＭＬを形成し、また必要の際にはＮＰＮトランジスタ
として構成されたエミッタホロワーのベース電極に接続
されている。エミッタホロワーのコレクタ電極は両供給
電圧電位の正のほうの電位ＶＣＣと接続されており、そ
のエミッタ電極はＥＣＬ出力信号レベルに対する信号レ
ベル変換器出力端Ａ‐ＥＣＬとしての役割をする。
ってまた動作抵抗Ｒと接続されている取り出し点はＣＭ
Ｌ出力信号レベルに対する信号レベル変換器出力端Ａ‐
ＣＭＬを形成し、また必要の際にはＮＰＮトランジスタ
として構成されたエミッタホロワーのベース電極に接続
されている。エミッタホロワーのコレクタ電極は両供給
電圧電位の正のほうの電位ＶＣＣと接続されており、そ
のエミッタ電極はＥＣＬ出力信号レベルに対する信号レ
ベル変換器出力端Ａ‐ＥＣＬとしての役割をする。
【００２４】参照トランジスタＲＴのベース電極は、橋
絡されたＣＭＯＳインバータにより発生される参照電圧
電位を与えられている。
絡されたＣＭＯＳインバータにより発生される参照電圧
電位を与えられている。
【００２５】橋絡されたＣＭＯＳインバータ（図８では
破線により信号レベル変換器から隔てられている）はＰ
チャネルおよびＮチャネルＭＯＳ電界効果トランジスタ
の直列回路から成っており、それらのドレインおよびゲ
ート電極は互いに接続されており、また参照トランジス
タＲＴのベースへの接続導線を有する。
破線により信号レベル変換器から隔てられている）はＰ
チャネルおよびＮチャネルＭＯＳ電界効果トランジスタ
の直列回路から成っており、それらのドレインおよびゲ
ート電極は互いに接続されており、また参照トランジス
タＲＴのベースへの接続導線を有する。
【００２６】橋絡されたＣＭＯＳインバータにより、両
供給電圧電位ＶＣＣ、ＶＥＥの中途に位置する電圧値（
すなわち−２５Ｖ）が発生されるので、信号レベル変換
器のスイッチングしきいは正確にディジタルＣＭＯＳレ
ベルに対する両電圧値の間の中央に位置する。
供給電圧電位ＶＣＣ、ＶＥＥの中途に位置する電圧値（
すなわち−２５Ｖ）が発生されるので、信号レベル変換
器のスイッチングしきいは正確にディジタルＣＭＯＳレ
ベルに対する両電圧値の間の中央に位置する。
【００２７】ＣＭＯＳ入力信号の電圧値が少なくとも約
１００ｍＶだけ参照電圧電位よりも正であれば、定電流
源から発生される電流、たとえば１ｍＡは完全に第１の
増幅器枝を通って流れ、他方、ＣＭＯＳ入力信号の電圧
値が少なくとも約１００ｍＶだけ参照電圧電位よりも負
であれば、定電流源から発生される電流は完全に第２の
増幅器枝を通って流れる。
１００ｍＶだけ参照電圧電位よりも正であれば、定電流
源から発生される電流、たとえば１ｍＡは完全に第１の
増幅器枝を通って流れ、他方、ＣＭＯＳ入力信号の電圧
値が少なくとも約１００ｍＶだけ参照電圧電位よりも負
であれば、定電流源から発生される電流は完全に第２の
増幅器枝を通って流れる。
【００２８】信号レベル変換器入力端Ｅ‐ＣＭＯＳにお
けるＣＭＯＳ‐Ｈレベルはそれによって第２の増幅器枝
のなかの動作抵抗Ｒにおける電圧降下に通じない。すな
わち信号レベル変換器出力端Ａ‐ＣＭＬにＣＭＬ‐Ｈレ
ベルが得られる。信号レベル変換器入力端Ｅ‐ＣＭＯＳ
におけるＣＭＯＳ‐Ｌレベルの際には参照トランジスタ
ＲＴは導通しており、また約５００Ωの抵抗値を有する
動作抵抗ＲにＣＭＬ‐Ｌレベルの大きさに相当する約０
５Ｖの電圧降下が生ずる。
けるＣＭＯＳ‐Ｈレベルはそれによって第２の増幅器枝
のなかの動作抵抗Ｒにおける電圧降下に通じない。すな
わち信号レベル変換器出力端Ａ‐ＣＭＬにＣＭＬ‐Ｈレ
ベルが得られる。信号レベル変換器入力端Ｅ‐ＣＭＯＳ
におけるＣＭＯＳ‐Ｌレベルの際には参照トランジスタ
ＲＴは導通しており、また約５００Ωの抵抗値を有する
動作抵抗ＲにＣＭＬ‐Ｌレベルの大きさに相当する約０
５Ｖの電圧降下が生ずる。
【００２９】信号レベル変換器入力端Ｅ‐ＣＭＯＳにＣ
ＭＯＳ‐Ｈレベルが与えられている際の参照トランジス
タＲＴの飽和は生じ得ない。なぜならば、第１の増幅器
枝のなかに動作抵抗が存在しないために、コレクタ‐エ
ミッタ間電圧が０７Ｖ（ベース‐エミッタ間電圧に相当
）よりも低くなり得ず、従って約０２Ｖの飽和電圧のは
るかに上に位置しているからである。
ＭＯＳ‐Ｈレベルが与えられている際の参照トランジス
タＲＴの飽和は生じ得ない。なぜならば、第１の増幅器
枝のなかに動作抵抗が存在しないために、コレクタ‐エ
ミッタ間電圧が０７Ｖ（ベース‐エミッタ間電圧に相当
）よりも低くなり得ず、従って約０２Ｖの飽和電圧のは
るかに上に位置しているからである。
【００３０】図１には、図８による公知の信号レベル変
換器と同じく共通の定電流源から供給される第１および
第２の増幅器枝により形成されており電流スイッチとし
ての役割をする差増幅器装置から成る本発明により改良
されたＣＭＯＳ‐ＥＣＬレベル変換器の回路図が示され
ている。定電流源は公知の信号レベル変換器のそれと同
一に構成されており、また図面の簡単化のために電流源
シンボルの形態で示されている。
換器と同じく共通の定電流源から供給される第１および
第２の増幅器枝により形成されており電流スイッチとし
ての役割をする差増幅器装置から成る本発明により改良
されたＣＭＯＳ‐ＥＣＬレベル変換器の回路図が示され
ている。定電流源は公知の信号レベル変換器のそれと同
一に構成されており、また図面の簡単化のために電流源
シンボルの形態で示されている。
【００３１】第１の増幅器枝は、自己阻止性Ｐチャネル
ＭＯＳ電界効果トランジスタとして構成された３つの制
御トランジスタＳＴ１、ＳＴ２、ＳＴ３を有する。以下
でＰＭＯＳ‐ＦＥＴと呼ばれるこれらの電界効果トラン
ジスタはそれらのドレイン‐ソース電極配置に関して対
称に構成されているので、正のほうの電圧電位に位置す
る電極は常にソース電極である。
ＭＯＳ電界効果トランジスタとして構成された３つの制
御トランジスタＳＴ１、ＳＴ２、ＳＴ３を有する。以下
でＰＭＯＳ‐ＦＥＴと呼ばれるこれらの電界効果トラン
ジスタはそれらのドレイン‐ソース電極配置に関して対
称に構成されているので、正のほうの電圧電位に位置す
る電極は常にソース電極である。
【００３２】詳細には第１の増幅器枝は下記のように構
成されている。電流源ＳＱに第２および第３の制御トラ
ンジスタＳＴ２、ＳＴ３のドレイン電極が接続されてい
る。第２および第３の制御トランジスタＳＴ２、ＳＴ３
の互いに接続されているソース電極は第１の制御トラン
ジスタＳＴ１のドレイン電極に導かれており、そのソー
ス電極は信号レベル変換器出力端Ａ‐ＣＭＬ／としての
役割をする取り出し点を有し、また動作抵抗Ｒ１を介し
て両供給電圧電位の正のほうの電位ＶＣＣと接続されて
いる。３つの制御トランジスタＳＴ１、ＳＴ２、ＳＴ３
のゲート電極はＣＭＯＳ入力信号レベルに対する信号レ
ベル入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳ、Ｅ３‐Ｃ
ＭＯＳとしての役割をする。
成されている。電流源ＳＱに第２および第３の制御トラ
ンジスタＳＴ２、ＳＴ３のドレイン電極が接続されてい
る。第２および第３の制御トランジスタＳＴ２、ＳＴ３
の互いに接続されているソース電極は第１の制御トラン
ジスタＳＴ１のドレイン電極に導かれており、そのソー
ス電極は信号レベル変換器出力端Ａ‐ＣＭＬ／としての
役割をする取り出し点を有し、また動作抵抗Ｒ１を介し
て両供給電圧電位の正のほうの電位ＶＣＣと接続されて
いる。３つの制御トランジスタＳＴ１、ＳＴ２、ＳＴ３
のゲート電極はＣＭＯＳ入力信号レベルに対する信号レ
ベル入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳ、Ｅ３‐Ｃ
ＭＯＳとしての役割をする。
【００３３】第２の増幅器枝はＮＰＮトランジスタとし
て構成された参照トランジスタＲＴから成っており、そ
のエミッタ電極は電流源ＳＱに、またそのコレクタ電極
は動作抵抗Ｒを介して両供給電圧電位の正のほうの電位
ＶＣＣに接続されている。参照トランジスタＲＴのコレ
クタ電極にはさらに、ＣＭＬ信号レベルに対する論理的
に相補性の信号レベル変換器出力端Ａ‐ＣＭＬとしての
役割をする取り出し点が存在している。参照トランジス
タＲＴのベース電極は、ＣＭＬスイッチング段における
スイッチングしきいの決定のためにも必要とされ、また
一般に既に用意されている約−０２５Ｖの高さの参照電
圧電位ＶＳＶを与えられている。
て構成された参照トランジスタＲＴから成っており、そ
のエミッタ電極は電流源ＳＱに、またそのコレクタ電極
は動作抵抗Ｒを介して両供給電圧電位の正のほうの電位
ＶＣＣに接続されている。参照トランジスタＲＴのコレ
クタ電極にはさらに、ＣＭＬ信号レベルに対する論理的
に相補性の信号レベル変換器出力端Ａ‐ＣＭＬとしての
役割をする取り出し点が存在している。参照トランジス
タＲＴのベース電極は、ＣＭＬスイッチング段における
スイッチングしきいの決定のためにも必要とされ、また
一般に既に用意されている約−０２５Ｖの高さの参照電
圧電位ＶＳＶを与えられている。
【００３４】３つの制御トランジスタＳＴ１、ＳＴ２、
ＳＴ３の直列および並列接続によりディジタル入力値の
論理演算が実現される。なぜならば、第１の増幅器枝に
は、第１の制御トランジスタＳＴ１のベース電極にも第
２または第３の制御トランジスタＳＴ２、ＳＴ３の少な
くとも１つのベース電極にもＣＭＯＳ‐Ｌレベルが与え
られているときにのみ電流が流れるからである。両増幅
器は１つの動作抵抗および信号レベル変換器出力端とし
ての役割をする１つの取り出し点を有するので、両信号
レベル変換器出力端Ａ‐ＣＭＬ、Ａ‐ＣＭＬ／における
ディジタル値は互いに相補性に挙動する。
ＳＴ３の直列および並列接続によりディジタル入力値の
論理演算が実現される。なぜならば、第１の増幅器枝に
は、第１の制御トランジスタＳＴ１のベース電極にも第
２または第３の制御トランジスタＳＴ２、ＳＴ３の少な
くとも１つのベース電極にもＣＭＯＳ‐Ｌレベルが与え
られているときにのみ電流が流れるからである。両増幅
器は１つの動作抵抗および信号レベル変換器出力端とし
ての役割をする１つの取り出し点を有するので、両信号
レベル変換器出力端Ａ‐ＣＭＬ、Ａ‐ＣＭＬ／における
ディジタル値は互いに相補性に挙動する。
【００３５】１つの制御トランジスタのゲート電極にお
けるＣＭＯＳ‐Ｈレベルは０Ｖのゲート‐ソース間電圧
を発生し、当該の制御トランジスタはそれによって非常
に高抵抗である。ゲート電極におけるＣＭＯＳ‐Ｌレベ
ルの際には当該の制御トランジスタは通過接続されてい
る。電流（たとえばｍＡ）が定電流源ＳＱから第１の増
幅器枝を通って流れると、第１の増幅器枝の動作抵抗に
ＣＭＬ‐Ｌレベルによる大きさに相当する０５Ｖの電圧
降下が生ずる。
けるＣＭＯＳ‐Ｈレベルは０Ｖのゲート‐ソース間電圧
を発生し、当該の制御トランジスタはそれによって非常
に高抵抗である。ゲート電極におけるＣＭＯＳ‐Ｌレベ
ルの際には当該の制御トランジスタは通過接続されてい
る。電流（たとえばｍＡ）が定電流源ＳＱから第１の増
幅器枝を通って流れると、第１の増幅器枝の動作抵抗に
ＣＭＬ‐Ｌレベルによる大きさに相当する０５Ｖの電圧
降下が生ずる。
【００３６】制御トランジスタＳＴ１、ＳＴ２、ＳＴ３
はそれらのしきい値に関して、信号レベル変換器のスイ
ッチングしきいがディジタルＣＭＯＳ信号レベルに対す
る両電圧値のほぼ中途に位置するように選定されている
。
はそれらのしきい値に関して、信号レベル変換器のスイ
ッチングしきいがディジタルＣＭＯＳ信号レベルに対す
る両電圧値のほぼ中途に位置するように選定されている
。
【００３７】図２には、本発明により論理機能の実施の
ために補足された、ＣＭＬ信号レベルの供給のためのレ
リーズ入力端を有するＣＭＯＳ‐ＣＭＬ信号レベル変換
器の回路図が示されている。
ために補足された、ＣＭＬ信号レベルの供給のためのレ
リーズ入力端を有するＣＭＯＳ‐ＣＭＬ信号レベル変換
器の回路図が示されている。
【００３８】この信号レベル変換器も共通の定電流源Ｓ
Ｑにより供給される第１および第２の増幅器枝から成っ
ている。第１の増幅器枝は論理オア機能の形成のために
２つの並列に接続されているＰＭＯＳ‐ＦＥＴとして構
成された制御トランジスタＳＴ１、ＳＴ２を有し、これ
らの制御トランジスタはそれらのドレイン電極で定電流
源ＳＱに、またそれらのソース電極で両供給電圧電位の
正のほうの電位ＶＣＣに接続されている。
Ｑにより供給される第１および第２の増幅器枝から成っ
ている。第１の増幅器枝は論理オア機能の形成のために
２つの並列に接続されているＰＭＯＳ‐ＦＥＴとして構
成された制御トランジスタＳＴ１、ＳＴ２を有し、これ
らの制御トランジスタはそれらのドレイン電極で定電流
源ＳＱに、またそれらのソース電極で両供給電圧電位の
正のほうの電位ＶＣＣに接続されている。
【００３９】ＮＰＮトランジスタとして構成された入力
トランジスタＥＴはそのエミッタ電極で定電流源ＳＱに
、またそのコレクタ電極で両供給電圧電位の正のほうの
電位ＶＣＣに接続されており、またそれによって第１の
増幅器枝に並列に接続されている。
トランジスタＥＴはそのエミッタ電極で定電流源ＳＱに
、またそのコレクタ電極で両供給電圧電位の正のほうの
電位ＶＣＣに接続されており、またそれによって第１の
増幅器枝に並列に接続されている。
【００４０】入力トランジスタのベース電極は信号レベ
ル変換器のレリーズ入力端Ｅ‐ＣＭＬとしての役割をし
、またＣＭＬ信号レベルを与えられる。両制御トランジ
スタＳＴ１、ＳＴ２のゲート電極はＣＭＯＳ信号レベル
に対する信号レベル変換器入力端Ｅ１‐ＣＭＯＳまたは
Ｅ２‐ＣＭＯＳとしての役割をする。
ル変換器のレリーズ入力端Ｅ‐ＣＭＬとしての役割をし
、またＣＭＬ信号レベルを与えられる。両制御トランジ
スタＳＴ１、ＳＴ２のゲート電極はＣＭＯＳ信号レベル
に対する信号レベル変換器入力端Ｅ１‐ＣＭＯＳまたは
Ｅ２‐ＣＭＯＳとしての役割をする。
【００４１】第２の増幅器枝は図１による信号レベル変
換器のそれと同一に構成されている。
換器のそれと同一に構成されている。
【００４２】信号レベル変換器のレリーズ入力端Ｅ‐Ｃ
ＭＬにＣＭＬ‐Ｈレベル（０Ｖ）が与えられている場合
には、電流は参照トランジスタＲＴを通って流れない。 第２の増幅器枝の信号レベル変換器出力端Ａ‐ＣＭＬに
はそれによってＣＭＬ‐Ｈレベルが与えられている。
ＭＬにＣＭＬ‐Ｈレベル（０Ｖ）が与えられている場合
には、電流は参照トランジスタＲＴを通って流れない。 第２の増幅器枝の信号レベル変換器出力端Ａ‐ＣＭＬに
はそれによってＣＭＬ‐Ｈレベルが与えられている。
【００４３】レリーズ入力端Ｅ‐ＣＭＬにおけるＣＭＬ
‐Ｌレベルの際には定電流源の電流は、両信号レベル変
換器入力端Ｅ１‐ＣＭＯＳまたはＥ２‐ＣＭＯＳにＣＭ
ＯＳ‐Ｈレベルが与えられているときにのみ第２の増幅
器枝を通って流れる（すなわち信号レベル変換器出力端
Ａ‐ＣＭＬにＣＭＬ‐Ｌレベルが生ずる）。信号レベル
変換器はそれによって論理ノット‐オア演算を行う。
‐Ｌレベルの際には定電流源の電流は、両信号レベル変
換器入力端Ｅ１‐ＣＭＯＳまたはＥ２‐ＣＭＯＳにＣＭ
ＯＳ‐Ｈレベルが与えられているときにのみ第２の増幅
器枝を通って流れる（すなわち信号レベル変換器出力端
Ａ‐ＣＭＬにＣＭＬ‐Ｌレベルが生ずる）。信号レベル
変換器はそれによって論理ノット‐オア演算を行う。
【００４４】図３には、本発明により“１‐アウトオブ
‐３”デコーディング論理により補足されたＣＭＯＳ‐
ＣＭＬ信号レベル変換器の回路図が示されている。
‐３”デコーディング論理により補足されたＣＭＯＳ‐
ＣＭＬ信号レベル変換器の回路図が示されている。
【００４５】この信号レベル変換器も、共通の定電流源
ＳＱにより供給される第１および第２の増幅器枝を有す
る。第１の増幅器枝のなかに、ＰＭＯＳ‐ＦＥＴとして
構成された制御トランジスタＳＴが配置されており、こ
の制御はそのドレイン電極で定電流源ＳＱに、またその
ソース電極で動作抵抗Ｒ２を介して両供給電圧電位の正
のほうの電位ＶＣＣに接続されている。ソース電極と接
続されている取り出し点はＣＭＬ信号レベルに対する信
号レベル変換器出力端Ａ１‐ＣＭＬを形成する。制御ト
ランジスタＳＴのゲート電極はＣＭＯＳ信号レベルに対
する信号レベル変換器入力端Ｅ‐ＣＭＯＳとしての役割
をする。
ＳＱにより供給される第１および第２の増幅器枝を有す
る。第１の増幅器枝のなかに、ＰＭＯＳ‐ＦＥＴとして
構成された制御トランジスタＳＴが配置されており、こ
の制御はそのドレイン電極で定電流源ＳＱに、またその
ソース電極で動作抵抗Ｒ２を介して両供給電圧電位の正
のほうの電位ＶＣＣに接続されている。ソース電極と接
続されている取り出し点はＣＭＬ信号レベルに対する信
号レベル変換器出力端Ａ１‐ＣＭＬを形成する。制御ト
ランジスタＳＴのゲート電極はＣＭＯＳ信号レベルに対
する信号レベル変換器入力端Ｅ‐ＣＭＯＳとしての役割
をする。
【００４６】第２の増幅器枝は図１または図２による信
号レベル変換器のそれと同一に構成されている。
号レベル変換器のそれと同一に構成されている。
【００４７】第３の増幅器枝はＮＰＮトランジスタとし
て構成されたブリッジトランジスタＢＴを形成し、その
エミッタ電極は定電流源ＳＱと、またそのコレクタ電極
は第３の動作抵抗Ｒ３を介して両供給電圧電位の正のほ
うの電位ＶＣＣと接続されている。
て構成されたブリッジトランジスタＢＴを形成し、その
エミッタ電極は定電流源ＳＱと、またそのコレクタ電極
は第３の動作抵抗Ｒ３を介して両供給電圧電位の正のほ
うの電位ＶＣＣと接続されている。
【００４８】ブリッジトランジスタＢＴのコレクタ電極
における取り出し点はＣＭＬ出力信号レベルに対する第
３の信号レベル変換器出力端Ａ３‐ＣＭＬとしての役割
をする。
における取り出し点はＣＭＬ出力信号レベルに対する第
３の信号レベル変換器出力端Ａ３‐ＣＭＬとしての役割
をする。
【００４９】ブリッジトランジスタＢＴのベース電極は
、両供給電圧電位の負のほうの電位に接続されている別
の定電流源ＳＱ１と、またＮＰＮトランジスタとして構
成されまたエミッタホロワーとして動作する入力トラン
ジスタＥＴのエミッタ‐コレクタ間パスを介して両供給
電圧電位の正のほうの電位ＶＣＣと接続されている。 入力トランジスタＥＴのベース電極はＣＭＬ入力信号レ
ベルを与えられ、また信号レベル変換器により形成され
るデコーディング論理の“１‐アウトオブ‐３”に対す
る選択出力端としての役割をする。
、両供給電圧電位の負のほうの電位に接続されている別
の定電流源ＳＱ１と、またＮＰＮトランジスタとして構
成されまたエミッタホロワーとして動作する入力トラン
ジスタＥＴのエミッタ‐コレクタ間パスを介して両供給
電圧電位の正のほうの電位ＶＣＣと接続されている。 入力トランジスタＥＴのベース電極はＣＭＬ入力信号レ
ベルを与えられ、また信号レベル変換器により形成され
るデコーディング論理の“１‐アウトオブ‐３”に対す
る選択出力端としての役割をする。
【００５０】入力トランジスタＥＴは別の定電流源ＳＱ
１と結び付いて、ブリッジトランジスタＢＴにおけるベ
ース電圧を導通状態で、すなわちＣＭＬ‐Ｈレベルが与
えられている際に、ブリッジトランジスタＢＴが第３の
動作抵抗Ｒ３における電圧降下に基づいて飽和状態に入
るほど正にならせない役割をする。
１と結び付いて、ブリッジトランジスタＢＴにおけるベ
ース電圧を導通状態で、すなわちＣＭＬ‐Ｈレベルが与
えられている際に、ブリッジトランジスタＢＴが第３の
動作抵抗Ｒ３における電圧降下に基づいて飽和状態に入
るほど正にならせない役割をする。
【００５１】以下に、デコーディング論理の“１‐アウ
トオブ‐３”の論理機能の一層良好な理解のために、選
択入力端Ｅ‐ＣＭＬおよび信号レベル変換器入力端Ｅ‐
ＣＭＯＳにおけるディジタル入力信号レベルの組み合わ
せに関係して信号レベル変換器出力端Ａ１‐ＣＭＬ、Ａ
２‐ＣＭＬ、Ａ３‐ＣＭＬに生ずるディジタル出力信号
レベルを示す数値表〔表１〕があげられている。
トオブ‐３”の論理機能の一層良好な理解のために、選
択入力端Ｅ‐ＣＭＬおよび信号レベル変換器入力端Ｅ‐
ＣＭＯＳにおけるディジタル入力信号レベルの組み合わ
せに関係して信号レベル変換器出力端Ａ１‐ＣＭＬ、Ａ
２‐ＣＭＬ、Ａ３‐ＣＭＬに生ずるディジタル出力信号
レベルを示す数値表〔表１〕があげられている。
【００５２】
【表１】
Ｅ‐ＣＭＬ Ｃ‐ＣＭＯＳ Ａ１‐ＣＭＬ
Ａ２‐ＣＭＬ Ａ２‐ＣＭＬ Ｌ
Ｌ Ｌ
Ｈ Ｈ
Ｌ Ｈ
Ｈ Ｌ
Ｈ Ｈ Ｌ
Ｌ
Ｈ Ｈ Ｈ
Ｈ
Ｈ Ｈ
Ｌ
Ａ２‐ＣＭＬ Ａ２‐ＣＭＬ Ｌ
Ｌ Ｌ
Ｈ Ｈ
Ｌ Ｈ
Ｈ Ｌ
Ｈ Ｈ Ｌ
Ｌ
Ｈ Ｈ Ｈ
Ｈ
Ｈ Ｈ
Ｌ
【００５３】図４には、本発明により信号選択論理
の形成のために構成されたＣＭＯＳ‐ＣＭＬ信号レベル
変換器の回路図が示されている。この信号レベル変換器
は、共通の定電流源から供給される第１および第２のベ
ース増幅器枝を有するベース差増幅器から成っており、
そのなかにそれぞれ後段に接続されている差増幅器が配
置されている。
の形成のために構成されたＣＭＯＳ‐ＣＭＬ信号レベル
変換器の回路図が示されている。この信号レベル変換器
は、共通の定電流源から供給される第１および第２のベ
ース増幅器枝を有するベース差増幅器から成っており、
そのなかにそれぞれ後段に接続されている差増幅器が配
置されている。
【００５４】第１のベース増幅器枝のなかに、ＰＭＯＳ
‐ＦＥＴとして構成されたベース制御トランジスタＢＳ
Ｔが位置しており、このベース制御トランジスタはその
ドレイン電極で定電流源ＳＱに、またそのソース電極で
第１のベース増幅器枝のなかで後段に接続されている差
増幅器の両増幅器枝と接続されている。
‐ＦＥＴとして構成されたベース制御トランジスタＢＳ
Ｔが位置しており、このベース制御トランジスタはその
ドレイン電極で定電流源ＳＱに、またそのソース電極で
第１のベース増幅器枝のなかで後段に接続されている差
増幅器の両増幅器枝と接続されている。
【００５５】第２のベース増幅器枝はＮＰＮトランジス
タとして構成されたベース参照トランジスタＢＲＴを有
し、そのエミッタ電極は定電流源ＳＱに接続されており
、またそのコレクタ電極は第２のベース増幅器枝のなか
に配置され後段に接続されている差増幅器の両増幅器枝
と接続されている。
タとして構成されたベース参照トランジスタＢＲＴを有
し、そのエミッタ電極は定電流源ＳＱに接続されており
、またそのコレクタ電極は第２のベース増幅器枝のなか
に配置され後段に接続されている差増幅器の両増幅器枝
と接続されている。
【００５６】後段に接続されている差増幅器は同一に構
成されており、また第１の増幅器枝のなかのＰＭＯＳ‐
ＦＥＴとして構成された制御トランジスタＳＴ１；ＳＴ
２および第２の増幅器枝のなかのＮＰＮトランジスタと
して構成された参照トランジスタＲＴ１；ＲＴ２を有す
る第１および第２の増幅器枝から成っている。
成されており、また第１の増幅器枝のなかのＰＭＯＳ‐
ＦＥＴとして構成された制御トランジスタＳＴ１；ＳＴ
２および第２の増幅器枝のなかのＮＰＮトランジスタと
して構成された参照トランジスタＲＴ１；ＲＴ２を有す
る第１および第２の増幅器枝から成っている。
【００５７】第１のベース増幅器枝の後段に接続されて
いる差増幅器では制御トランジスタＳＴ１のドレイン電
極は参照トランジスタＲＴ１のエミッタ電極と接続され
ており、またベース制御トランジスタＢＳＴのソース電
極に接続されている。それと類似して、第２のベース増
幅器枝の後段に接続されている差増幅器では制御トラン
ジスタＳＴ２のドレイン電極は参照トランジスタＲＴ２
のエミッタ電極と接続されており、またベース参照トラ
ンジスタＢＲＴのコレクタ電極に接続されている。
いる差増幅器では制御トランジスタＳＴ１のドレイン電
極は参照トランジスタＲＴ１のエミッタ電極と接続され
ており、またベース制御トランジスタＢＳＴのソース電
極に接続されている。それと類似して、第２のベース増
幅器枝の後段に接続されている差増幅器では制御トラン
ジスタＳＴ２のドレイン電極は参照トランジスタＲＴ２
のエミッタ電極と接続されており、またベース参照トラ
ンジスタＢＲＴのコレクタ電極に接続されている。
【００５８】それらのソース電極で制御トランジスタＳ
Ｔ１、ＳＴ２は両供給電圧電位の正のほうの電位ＶＣＣ
に導かれている。後段に接続されている両差増幅器の参
照トランジスタＲＴ１、ＲＴ２はそれらのコレクタ電極
で互いに接続されており、また動作抵抗Ｒを介して同じ
く両供給電圧電位の正のほうの電位ＶＣＣに導かれてい
る。参照トランジスタＲＴ１、ＲＴ２のコレクタ電極に
おける、従ってまた動作抵抗Ｒにおける取り出し点はＣ
ＭＬ信号レベルに対する信号レベル変換器出力端Ａ‐Ｃ
ＭＬとしての役割をする。
Ｔ１、ＳＴ２は両供給電圧電位の正のほうの電位ＶＣＣ
に導かれている。後段に接続されている両差増幅器の参
照トランジスタＲＴ１、ＲＴ２はそれらのコレクタ電極
で互いに接続されており、また動作抵抗Ｒを介して同じ
く両供給電圧電位の正のほうの電位ＶＣＣに導かれてい
る。参照トランジスタＲＴ１、ＲＴ２のコレクタ電極に
おける、従ってまた動作抵抗Ｒにおける取り出し点はＣ
ＭＬ信号レベルに対する信号レベル変換器出力端Ａ‐Ｃ
ＭＬとしての役割をする。
【００５９】後段に接続されている差増幅器のなかの両
参照トランジスタＲＴ１、ＲＴ２のベース電極は互いに
接続されており、また第１の参照電圧電位ＶＳＶＸを与
えられ、その電圧値はほぼディジタルＣＭＬレベルに対
する両電圧値の間、すなわち約−０２５Ｖに位置する。
参照トランジスタＲＴ１、ＲＴ２のベース電極は互いに
接続されており、また第１の参照電圧電位ＶＳＶＸを与
えられ、その電圧値はほぼディジタルＣＭＬレベルに対
する両電圧値の間、すなわち約−０２５Ｖに位置する。
【００６０】ベース参照トランジスタＢＲＴのベースに
は第２の参照電圧電位ＶＳＶＹが導かれており、その電
圧値は第１の参照電圧電位ＶＳＶＸにくらべて少なくと
もベース参照トランジスタＢＲＴの飽和電圧だけ負であ
る。すなわち約−１０Ｖである。
は第２の参照電圧電位ＶＳＶＹが導かれており、その電
圧値は第１の参照電圧電位ＶＳＶＸにくらべて少なくと
もベース参照トランジスタＢＲＴの飽和電圧だけ負であ
る。すなわち約−１０Ｖである。
【００６１】ベース制御トランジスタＢＳＴのゲート電
極はＣＭＯＳ信号レベルに対する選択入力端Ｅ‐ＣＭＯ
Ｓとしての役割をし、また後段に接続されている差増幅
器に属する制御トランジスタＳＴ１、ＳＴ２のゲート電
極はＣＭＯＳ信号レベルに対する信号レベル変換器入力
端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳとしての役割をする
。
極はＣＭＯＳ信号レベルに対する選択入力端Ｅ‐ＣＭＯ
Ｓとしての役割をし、また後段に接続されている差増幅
器に属する制御トランジスタＳＴ１、ＳＴ２のゲート電
極はＣＭＯＳ信号レベルに対する信号レベル変換器入力
端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳとしての役割をする
。
【００６２】以下に、信号レベル変換器のなかで実行さ
れる信号選択論理の論理機能の一層良好な理解のために
、選択入力端Ｅ‐ＣＭＯＳおよび両信号レベル変換器入
力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳにおけるディジタ
ル入力信号レベルの組み合わせに関係して信号レベル変
換器出力端Ａ‐ＣＭＬにおける対応付けられているディ
ジタル出力信号レベルを示す数値表があげられている。
れる信号選択論理の論理機能の一層良好な理解のために
、選択入力端Ｅ‐ＣＭＯＳおよび両信号レベル変換器入
力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳにおけるディジタ
ル入力信号レベルの組み合わせに関係して信号レベル変
換器出力端Ａ‐ＣＭＬにおける対応付けられているディ
ジタル出力信号レベルを示す数値表があげられている。
【００６３】
【表２】
Ｅ‐ＣＭＯＳ Ｅ１‐ＣＭＯＳ
Ｅ２‐ＣＭＯＳ Ａ‐ＣＭＬ Ｌ
Ｌ
Ｌ
Ｈ Ｌ Ｌ
Ｈ
Ｈ Ｌ
Ｈ Ｌ
Ｌ Ｌ
Ｈ
Ｈ Ｌ
Ｈ Ｌ
Ｌ
Ｈ Ｈ
Ｌ Ｈ
Ｌ Ｈ
Ｈ
Ｌ Ｈ
Ｈ Ｈ
Ｈ
Ｌ
Ｅ２‐ＣＭＯＳ Ａ‐ＣＭＬ Ｌ
Ｌ
Ｌ
Ｈ Ｌ Ｌ
Ｈ
Ｈ Ｌ
Ｈ Ｌ
Ｌ Ｌ
Ｈ
Ｈ Ｌ
Ｈ Ｌ
Ｌ
Ｈ Ｈ
Ｌ Ｈ
Ｌ Ｈ
Ｈ
Ｌ Ｈ
Ｈ Ｈ
Ｈ
Ｌ
【００６４】この数値表から、選択入力
端Ｅ‐ＣＭＯＳにおけるＬレベルの際には信号レベル変
換器入力端Ｅ１‐ＣＭＯＳに与えられているレベル値が
、また選択入力端Ｅ‐ＣＭＯＳにおけるＨレベルの際に
は信号レベル変換器入力端Ｅ２‐ＣＭＯＳに与えられて
いるレベル値が論理的に反転されて信号レベル変換器出
力端Ａ‐ＣＭＬに通過接続されることは明らかである。
端Ｅ‐ＣＭＯＳにおけるＬレベルの際には信号レベル変
換器入力端Ｅ１‐ＣＭＯＳに与えられているレベル値が
、また選択入力端Ｅ‐ＣＭＯＳにおけるＨレベルの際に
は信号レベル変換器入力端Ｅ２‐ＣＭＯＳに与えられて
いるレベル値が論理的に反転されて信号レベル変換器出
力端Ａ‐ＣＭＬに通過接続されることは明らかである。
【００６５】図５には、本発明により電界効果トランジ
スタとして構成された参照トランジスタを設けられてい
るＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図が示され
ている。この信号レベル変換器も共通の定電流源から供
給される第１および第２の増幅器枝から成っている。第
１の増幅器枝は論理アンド演算の形成のために２つの直
列に接続されておりＰＭＯＳ‐ＦＥＴとして構成された
制御トランジスタＳＴ１、ＳＴ２を有し、それらのゲー
ト電極はＣＭＯＳ信号レベルに対する信号レベル変換器
入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳとしての役割を
する。
スタとして構成された参照トランジスタを設けられてい
るＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図が示され
ている。この信号レベル変換器も共通の定電流源から供
給される第１および第２の増幅器枝から成っている。第
１の増幅器枝は論理アンド演算の形成のために２つの直
列に接続されておりＰＭＯＳ‐ＦＥＴとして構成された
制御トランジスタＳＴ１、ＳＴ２を有し、それらのゲー
ト電極はＣＭＯＳ信号レベルに対する信号レベル変換器
入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳとしての役割を
する。
【００６６】第２の増幅器枝のなかに、自己阻止性Ｎチ
ャネルＭＯＳ‐ＦＥＴ（以下では短縮してＮ‐ＭＯＳ‐
ＦＥＴと呼ばれる）として構成された参照トランジスタ
ＲＴが配置されており、そのソース電極は定電流源ＳＱ
に、またそのドレイン電極は動作抵抗Ｒを介して両供給
電圧電位の正のほうの電位ＶＣＣに接続されている。ド
レイン電極における、従ってまた動作抵抗Ｒにおける取
り出し点はＣＭＬ信号レベルに対する信号レベル変換器
出力端Ａ‐ＣＭＬとしての役割をする。参照トランジス
タＲＴのゲート電極は両供給電圧電位の正のほうの電位
ＶＣＣに接続されている。
ャネルＭＯＳ‐ＦＥＴ（以下では短縮してＮ‐ＭＯＳ‐
ＦＥＴと呼ばれる）として構成された参照トランジスタ
ＲＴが配置されており、そのソース電極は定電流源ＳＱ
に、またそのドレイン電極は動作抵抗Ｒを介して両供給
電圧電位の正のほうの電位ＶＣＣに接続されている。ド
レイン電極における、従ってまた動作抵抗Ｒにおける取
り出し点はＣＭＬ信号レベルに対する信号レベル変換器
出力端Ａ‐ＣＭＬとしての役割をする。参照トランジス
タＲＴのゲート電極は両供給電圧電位の正のほうの電位
ＶＣＣに接続されている。
【００６７】定電流源ＳＱの電流は、両信号レベル変換
器入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳにＬレベルが
与えられているときにのみ第１の増幅器枝を通って流れ
る。なぜならば、その場合、両制御トランジスタＳＴ１
、ＳＴ２が低抵抗であり、また同時に参照トランジスタ
ＲＴにおけるゲート‐ソース間電圧が参照トランジスタ
ＲＴのしきい点以下に低下しており、それによって参照
トランジスタＲＴが高抵抗になるからである。
器入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳにＬレベルが
与えられているときにのみ第１の増幅器枝を通って流れ
る。なぜならば、その場合、両制御トランジスタＳＴ１
、ＳＴ２が低抵抗であり、また同時に参照トランジスタ
ＲＴにおけるゲート‐ソース間電圧が参照トランジスタ
ＲＴのしきい点以下に低下しており、それによって参照
トランジスタＲＴが高抵抗になるからである。
【００６８】信号レベル変換器入力端Ｅ１‐ＣＭＯＳ、
Ｅ２‐ＣＭＯＳに一方にＨレベルが与えられていると、
第１の増幅器枝は高抵抗であり、また参照トランジスタ
ＲＴにおけるゲート‐ソース間電圧は参照トランジスタ
ＲＴのしきい点以上である。信号レベル変換器出力端Ａ
‐ＣＭＬにはＣＭＬ‐Ｌレベルに相応する−０５Ｖの電
圧値が生ずる。
Ｅ２‐ＣＭＯＳに一方にＨレベルが与えられていると、
第１の増幅器枝は高抵抗であり、また参照トランジスタ
ＲＴにおけるゲート‐ソース間電圧は参照トランジスタ
ＲＴのしきい点以上である。信号レベル変換器出力端Ａ
‐ＣＭＬにはＣＭＬ‐Ｌレベルに相応する−０５Ｖの電
圧値が生ずる。
【００６９】図６には、本発明により相補性に対応付け
られている参照トランジスタを設けられているＣＭＯＳ
‐ＣＭＬ信号レベル変換器の回路図が示されている。図
５による信号レベル変換器と相違して、この信号レベル
変換器では第１の増幅器枝のなかの各制御トランジスタ
ＳＴ１、ＳＴ２に第２の増幅器枝のなかのＮ‐ＭＯＳ‐
ＦＥＴとして構成された参照トランジスタＲＴ１、ＲＴ
２がそれぞれ対応付けられている。参照トランジスタＲ
Ｔ１、ＲＴ２により形成されたスイッチング回路網は制
御トランジスタＳＴ１、ＳＴ２のそれに相補性に構成さ
れている。いまの例では制御トランジスタＳＴ１、ＳＴ
２はアンド論理演算の形成のために直列に接続されてお
り、従って参照トランジスタＲＴ１、ＲＴ２は相補性の
スイッチング回路網の形成のために、すなわちオア論理
演算の形成のために並列に接続されている。
られている参照トランジスタを設けられているＣＭＯＳ
‐ＣＭＬ信号レベル変換器の回路図が示されている。図
５による信号レベル変換器と相違して、この信号レベル
変換器では第１の増幅器枝のなかの各制御トランジスタ
ＳＴ１、ＳＴ２に第２の増幅器枝のなかのＮ‐ＭＯＳ‐
ＦＥＴとして構成された参照トランジスタＲＴ１、ＲＴ
２がそれぞれ対応付けられている。参照トランジスタＲ
Ｔ１、ＲＴ２により形成されたスイッチング回路網は制
御トランジスタＳＴ１、ＳＴ２のそれに相補性に構成さ
れている。いまの例では制御トランジスタＳＴ１、ＳＴ
２はアンド論理演算の形成のために直列に接続されてお
り、従って参照トランジスタＲＴ１、ＲＴ２は相補性の
スイッチング回路網の形成のために、すなわちオア論理
演算の形成のために並列に接続されている。
【００７０】制御トランジスタＳＴ１、ＳＴ２のゲート
電極はＣＭＯＳ信号レベルに対する信号レベル変換器入
力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳとしての役割をし
、また各参照トランジスタＲＴ１、ＲＴ２はそのゲート
電極でそれに対応付けられている制御トランジスタＳＴ
１、ＳＴ２に接続されている。
電極はＣＭＯＳ信号レベルに対する信号レベル変換器入
力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳとしての役割をし
、また各参照トランジスタＲＴ１、ＲＴ２はそのゲート
電極でそれに対応付けられている制御トランジスタＳＴ
１、ＳＴ２に接続されている。
【００７１】定電流源ＳＱの電流は、両信号レベル変換
器入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳにＬレベルが
与えられているときにのみ第１の増幅器枝を通って流れ
る。なぜならば、その場合に両参照トランジスタＲＴ１
、ＲＴ２におけるゲート‐ソース間電圧が０になってお
り、それによって高抵抗になるからである。
器入力端Ｅ１‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳにＬレベルが
与えられているときにのみ第１の増幅器枝を通って流れ
る。なぜならば、その場合に両参照トランジスタＲＴ１
、ＲＴ２におけるゲート‐ソース間電圧が０になってお
り、それによって高抵抗になるからである。
【００７２】信号レベル変換器入力端Ｅ１‐ＣＭＯＳ、
Ｅ２‐ＣＭＯＳに少なくともＣＭＯＳ‐Ｈレベルが与え
られている場合には、第１の増幅器枝は高抵抗であり、
また電流は完全に第２の増幅器枝を通って流れる。なぜ
ならば、参照トランジスタＲＴ１、ＲＴ２の少なくとも
一方が高いゲート‐ソース間電圧に基づいて低抵抗にな
るからである。
Ｅ２‐ＣＭＯＳに少なくともＣＭＯＳ‐Ｈレベルが与え
られている場合には、第１の増幅器枝は高抵抗であり、
また電流は完全に第２の増幅器枝を通って流れる。なぜ
ならば、参照トランジスタＲＴ１、ＲＴ２の少なくとも
一方が高いゲート‐ソース間電圧に基づいて低抵抗にな
るからである。
【００７３】図５による信号レベル変換器に比較して図
６による信号レベル変換器は、急峻な、従ってまたスイ
ッチング挙動のために一層望ましいトランスファ曲線を
有する。
６による信号レベル変換器は、急峻な、従ってまたスイ
ッチング挙動のために一層望ましいトランスファ曲線を
有する。
【００７４】図７には，本発明により電界効果トランジ
スタとして構成された参照トランジスタを設けられてい
るＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図が示され
ている。この信号レベル変換器は構成の点で図５による
信号レベル変換器に類似している。図５による信号レベ
ル変換器にくらべて第１の増幅器枝のなかに動作抵抗Ｒ
１が設けられており、この動作抵抗が制御トランジスタ
ＳＴ１、ＳＴ２の直列回路、従ってまた定電流源ＳＱと
反対側の制御トランジスタＳＴ１のソース電極を両供給
電圧電位の正のほうの電位ＶＣＣと接続する。さらに動
作抵抗Ｒ１に、従ってまた制御トランジスタＳＴ１のソ
ース電極に取り出し点が存在しており、この取り出し点
は参照トランジスタＲＴのゲート電極と接続されている
。
スタとして構成された参照トランジスタを設けられてい
るＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図が示され
ている。この信号レベル変換器は構成の点で図５による
信号レベル変換器に類似している。図５による信号レベ
ル変換器にくらべて第１の増幅器枝のなかに動作抵抗Ｒ
１が設けられており、この動作抵抗が制御トランジスタ
ＳＴ１、ＳＴ２の直列回路、従ってまた定電流源ＳＱと
反対側の制御トランジスタＳＴ１のソース電極を両供給
電圧電位の正のほうの電位ＶＣＣと接続する。さらに動
作抵抗Ｒ１に、従ってまた制御トランジスタＳＴ１のソ
ース電極に取り出し点が存在しており、この取り出し点
は参照トランジスタＲＴのゲート電極と接続されている
。
【００７５】少なくとも両信号レベル変換器入力端Ｅ１
‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳの一方にＨレベルが与えら
れていると、定電流源ＳＱの電流は第２の増幅器枝を通
って流れる。なぜならば、参照トランジスタＲＴのゲー
ト電極に与えられている電圧が両供給電圧電位の正のほ
うの電位ＶＣＣに一致し、また参照トランジスタＲＴが
負のほうの電位にあるソース電極に基づいて低抵抗にな
るからである。
‐ＣＭＯＳ、Ｅ２‐ＣＭＯＳの一方にＨレベルが与えら
れていると、定電流源ＳＱの電流は第２の増幅器枝を通
って流れる。なぜならば、参照トランジスタＲＴのゲー
ト電極に与えられている電圧が両供給電圧電位の正のほ
うの電位ＶＣＣに一致し、また参照トランジスタＲＴが
負のほうの電位にあるソース電極に基づいて低抵抗にな
るからである。
【００７６】両信号レベル変換器入力端Ｅ１‐ＣＭＯＳ
、Ｅ２‐ＣＭＯＳにＬレベルが与えられている場合には
、定電流源ＳＱの電流は第１の増幅器枝を通って流れ、
また参照トランジスタＲＴはそのより負になるゲート電
圧に基づいて高抵抗になる。
、Ｅ２‐ＣＭＯＳにＬレベルが与えられている場合には
、定電流源ＳＱの電流は第１の増幅器枝を通って流れ、
また参照トランジスタＲＴはそのより負になるゲート電
圧に基づいて高抵抗になる。
【００７７】トランスファ曲線について云えば、図７の
信号レベル変換器はほぼ図５による信号レベル変換器と
図６による信号レベル変換器との間に位置する。
信号レベル変換器はほぼ図５による信号レベル変換器と
図６による信号レベル変換器との間に位置する。
【００７８】最後に言及すべきこととして、図面に示さ
れている信号レベル変換器は単に実施例を示すものであ
り、また任意の論理演算の形成のために拡張され得る。 電界効果トランジスタとして構成された各個の制御トラ
ンジスタの代わりに制御トランジスタの並列アンド／オ
ア直列回路を設けることもできる。
れている信号レベル変換器は単に実施例を示すものであ
り、また任意の論理演算の形成のために拡張され得る。 電界効果トランジスタとして構成された各個の制御トラ
ンジスタの代わりに制御トランジスタの並列アンド／オ
ア直列回路を設けることもできる。
【００７９】実施例では制御トランジスタが自己阻止性
のＰチャネルＭＯＳ電界効果トランジスタとして構成さ
れているが、制御トランジスタはたとえば自己阻止性の
ＮチャネルＭＯＳ電界効果トランジスタとして構成され
ていてもよい。
のＰチャネルＭＯＳ電界効果トランジスタとして構成さ
れているが、制御トランジスタはたとえば自己阻止性の
ＮチャネルＭＯＳ電界効果トランジスタとして構成され
ていてもよい。
【００８０】ＥＣＬ信号レベルに対する信号レベル変換
器出力端Ａ‐ＥＣＬを形成するため、ＣＭＬ信号レベル
に対する各信号レベル変換器出力端Ａ‐ＣＭＬの後にエ
ミッタホロワーを接続することができる。
器出力端Ａ‐ＥＣＬを形成するため、ＣＭＬ信号レベル
に対する各信号レベル変換器出力端Ａ‐ＣＭＬの後にエ
ミッタホロワーを接続することができる。
【図１】多数のＣＭＯＳ入力信号の論理アンド‐オア演
算を形成するための、相補性の信号レベル変換器出力端
を有する本発明により改良されたＣＭＯＳ‐ＣＭＬ信号
レベル変換器の回路図である。
算を形成するための、相補性の信号レベル変換器出力端
を有する本発明により改良されたＣＭＯＳ‐ＣＭＬ信号
レベル変換器の回路図である。
【図２】２つのＣＭＯＳ入力信号の論理演算を形成する
ためのレリーズ入力端を有する、本発明により改良され
たＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図である。
ためのレリーズ入力端を有する、本発明により改良され
たＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図である。
【図３】“１‐アウトオブ‐３”デコーディング論理を
形成するための本発明により改良されたＣＭＯＳ‐ＣＭ
Ｌ信号レベル変換器の回路図である。
形成するための本発明により改良されたＣＭＯＳ‐ＣＭ
Ｌ信号レベル変換器の回路図である。
【図４】信号選択論理を形成するための本発明により改
良されたＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図で
ある。
良されたＣＭＯＳ‐ＣＭＬ信号レベル変換器の回路図で
ある。
【図５】電界効果トランジスタとして構成された参照ト
ランジスタにおける参照電圧電位としてレベル基準電位
を使用した、本発明により改良されたＣＭＯＳ‐ＣＭＬ
信号レベル変換器の回路図である。
ランジスタにおける参照電圧電位としてレベル基準電位
を使用した、本発明により改良されたＣＭＯＳ‐ＣＭＬ
信号レベル変換器の回路図である。
【図６】電界効果トランジスタとして構成された参照ト
ランジスタに対する参照電圧電位としてＣＭＯＳ入力信
号レベルを使用した、アンド論理演算を形成するための
本発明により改良されたＣＭＯＳ‐ＣＭＬ信号レベル変
換器の回路図である。
ランジスタに対する参照電圧電位としてＣＭＯＳ入力信
号レベルを使用した、アンド論理演算を形成するための
本発明により改良されたＣＭＯＳ‐ＣＭＬ信号レベル変
換器の回路図である。
【図７】電界効果トランジスタとして構成された参照ト
ランジスタに対する参照電圧電位として別の信号レベル
変換器出力端に得られるＣＭＬ出力信号レベルを使用し
た、本発明により改良されたＣＭＯＳ‐ＣＭＬ信号レベ
ル変換器の回路図である。
ランジスタに対する参照電圧電位として別の信号レベル
変換器出力端に得られるＣＭＬ出力信号レベルを使用し
た、本発明により改良されたＣＭＯＳ‐ＣＭＬ信号レベ
ル変換器の回路図である。
【図８】公知のＣＭＯＳ‐ＣＭＬ／ＥＣＬ信号レベル変
換器の回路図である。
換器の回路図である。
Ａ‐ 出力端
ＢＲＴ ベース参照トランジスタＢＳＴ
ベース制御トランジスタＢＴ ブリッジトランジ
スタ Ｅ‐ 入力端 ＥＴ 入力トランジスタ Ｑ 電流源トランジスタ Ｒ 動作抵抗 ＲＴ 参照トランジスタ ＳＱ 定電流源 ＳＴ 制御トランジスタ
ベース制御トランジスタＢＴ ブリッジトランジ
スタ Ｅ‐ 入力端 ＥＴ 入力トランジスタ Ｑ 電流源トランジスタ Ｒ 動作抵抗 ＲＴ 参照トランジスタ ＳＱ 定電流源 ＳＴ 制御トランジスタ
Claims (9)
- 【請求項１】 制御トランジスタを有し、その制御電
極がＣＭＯＳ入力信号レベルに対する信号レベル変換器
入力端としての役割をする第１の増幅器枝と、参照トラ
ンジスタを有し、その制御電極が参照電位に接続されて
いる第２の増幅器枝とを有し、電流スイッチとしての役
割をする差増幅器装置を使用して、ＣＭＯＳ論理‐入力
信号レベルをＣＭＬまたはＥＣＬ出力信号レベルに変換
するための信号レベル変換器において、制御トランジス
タ（ＳＴ）が電界効果トランジスタとして構成されてい
ることを特徴とする信号レベル変換器。 - 【請求項２】 第１および（または）第２の増幅器枝
が動作抵抗（Ｒ１）を有し、この動作抵抗が入力側でレ
ベル基準電位に接続されており、また出力側で、ＣＭＬ
出力信号レベルに対する信号レベル変換器出力端（Ａ‐
ＣＭＬ／）としての役割をし、またはＥＭＬ出力信号レ
ベルに対する信号レベル変換器出力端を形成するためエ
ミッタホロワーに接続されている取り出し点に接続され
ていることを特徴とする請求項１記載の信号レベル変換
器。 - 【請求項３】 第１の増幅器枝が電界効果トランジス
タとして構成された少なくとも１つの制御トランジスタ
を有し、そのドレイン‐ソース間パスが論理オア演算を
形成するため制御トランジスタのそれと並列に接続され
ており、または論理アンド演算の形成のために直列に接
続されており、またそのゲート電極がＣＭＯＳ入力信号
レベルに対する別の信号レベル入力端としての役割をす
ることを特徴とする請求項１または２記載の信号レベル
変換器。 - 【請求項４】 第１の増幅器枝にバイポーラトランジ
スタとして構成された入力トランジスタ（ＥＴ）のコレ
クタ‐エミッタ間パスが並列に接続されており、そのベ
ース電極がＣＭＬ入力信号レベルに対する信号レベル変
換器のレリーズ入力端（Ｅ‐ＣＭＬ）としての役割をす
ることを特徴とする請求項１または３記載の信号レベル
変換器。 - 【請求項５】 “１‐アウトオブ‐３”デコーディン
グ論理の形成のために、バイポーラトランジスタとして
構成されたブリッジトランジスタ（ＢＴ）とレベル基準
電位と接続されている第３の動作抵抗（Ｒ３）とから形
成された第３の増幅器枝が設けられており、第３の動作
抵抗（Ｒ３）のレベル基準電位と反対側の端子が、ＣＭ
Ｌ出力信号レベルに対する第３の信号レベル変換器出力
端として、またはエミッタホロワーを介してＥＣＬ出力
信号レベルに対する第３の信号レベル変換器出力端とし
ての役割をする取り出し点を有し、ブリッジトランジス
タ（ＢＴ）のベース電極が別の電流源（ＳＱ１）に接続
されており、またバイポーラトランジスタとして構成さ
れまたエミッタホロワーとして接続された入力トランジ
スタ（ＥＴ）のスイッチング‐パスを介して接続されて
おり、また入力トランジスタ（ＥＴ）のベース電極がＣ
ＭＬ出力信号レベルに対する選択入力端（Ｅ‐ＣＭＬ）
としての役割をすることを特徴とする請求項１ないし４
の１つに記載の信号レベル変換器。 - 【請求項６】 信号選択論理の形成のために第１およ
び（または）第２の増幅器枝が、信号レベル変換器の後
に請求項１ないし５の１つに従って構成された後に接続
されている各１つの差増幅器装置を介してレベル基準電
位と接続されていることを特徴とする請求項１ないし５
の１つに記載の信号レベル変換器。 - 【請求項７】 参照トランジスタが電界効果トランジ
スタとして構成されており、またレベル基準電位が参照
電位としての役割をすることを特徴とする請求項１ない
し６の１つに記載の信号レベル変換器。 - 【請求項８】 制御トランジスタがＰチャネル‐電界
効果トランジスタとして構成されており、各制御トラン
ジスタにＮチャネル‐電界効果トランジスタとして構成
された参照トランジスタが対応付けられており、参照ト
ランジスタが制御トランジスタに対して相補性である回
路網を形成しており、また各個の制御トランジスタのゲ
ート電極がそれに対応付けられている参照トランジスタ
のゲート電極と接続されていることを特徴とする請求項
１ないし６の１つに記載の信号レベル変換器。 - 【請求項９】 参照トランジスタが電界効果トランジ
スタとして構成されており、またそのゲート電極が第１
の増幅器枝のなかに配置された動作抵抗の取り出し点と
接続されていることを特徴とする請求項１ないし６の１
つに記載の信号レベル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19904000780 DE4000780C1 (ja) | 1990-01-12 | 1990-01-12 | |
| DE4000780.4 | 1990-01-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04212518A true JPH04212518A (ja) | 1992-08-04 |
Family
ID=6397987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013882A Withdrawn JPH04212518A (ja) | 1990-01-12 | 1991-01-11 | 信号レベル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0436823A1 (ja) |
| JP (1) | JPH04212518A (ja) |
| DE (1) | DE4000780C1 (ja) |
| IE (1) | IE910093A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4227282C1 (de) * | 1992-08-18 | 1993-11-25 | Siemens Ag | Digitaler Stromschalter |
| JP2776285B2 (ja) * | 1995-01-13 | 1998-07-16 | 日本電気株式会社 | 電流スイッチ回路 |
| US5789941A (en) * | 1995-03-29 | 1998-08-04 | Matra Mhs | ECL level/CMOS level logic signal interfacing device |
| JPH09200004A (ja) * | 1996-01-17 | 1997-07-31 | Nec Corp | レベル変換回路 |
| GB2335556B (en) * | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
| US20020089353A1 (en) * | 1998-07-13 | 2002-07-11 | Abdellatif Bellaouar | Current mode logic gates for low-voltage high-speed applications |
| US6794907B2 (en) * | 2000-09-15 | 2004-09-21 | Broadcom Corporation | Low jitter high speed CMOS to CML clock converter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357548A (en) * | 1980-05-30 | 1982-11-02 | Rca Corporation | Circuit arrangement using emitter coupled logic and integrated injection logic |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
| US4695749A (en) * | 1986-02-25 | 1987-09-22 | Fairchild Semiconductor Corporation | Emitter-coupled logic multiplexer |
| US4939478A (en) * | 1988-02-05 | 1990-07-03 | Siemens Aktiengesellschaft | Asymmetrical differential amplifier as level converter |
-
1990
- 1990-01-12 DE DE19904000780 patent/DE4000780C1/de not_active Expired - Fee Related
- 1990-11-28 EP EP90122762A patent/EP0436823A1/de not_active Withdrawn
-
1991
- 1991-01-11 JP JP3013882A patent/JPH04212518A/ja not_active Withdrawn
- 1991-01-11 IE IE9391A patent/IE910093A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE4000780C1 (ja) | 1991-07-25 |
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| IE910093A1 (en) | 1991-07-17 |
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