JPH04213143A - 高速デ−タ読出しシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
・システム等に用いられるメモリ・システム及びそのよ
うなシステム・メモリへのアクセスを行なうシステムに
関するものであり、更に詳細には、バースト・モードで
の高速アクセスに適したメモリ・システムに関する。

【０００２】

【従来技術及びその問題点】コンピュータ・システムは
伝統的に、サイズによる順に、メインフレーム・コンピ
ュータ・ミニコンピュータ及びマイクロコンピュータ、
の３つの群に分類されている。サイズとは、この文脈で
は、メモリの大きさやユーザの数の他、関連する管理の
複雑差のことも意味する。更に、異なる大きさのコンピ
ュータを設計するコンピュータ設計者は、複雑さ、速さ
、データ量、原価及び消費者に関連して様々な設計上の
優先順位を付ける。

【０００３】本発明が利用できるまでは、コンピュータ
のシステム・メモリから中央処理装置へ直接バースト・
モードでデータを転送することはハイエンドのコンピュ
ータ用の精巧なコンピュータ概念と考えられていた。こ
の概念の適用対象は、各種のコンピュータのうちの大規
模で高価な類のコンピュータ、すなわち大量のデータを
高速度で処理する必要のあるメインフレーム及びミニコ
ンピュータに限られていた。しかし、バースト・モード
・データ転送は内部キャッシュに関してマイクロコンピ
ュータ・チップ・アーキテクチャの内部では行われてい
る。従って、メインフレーム、ミニコンピュータ及びマ
イクロチップの設計者はバースト・モードの概念になじ
んでいるが、マイクロコンピュータの設計者は、その必
要性がないので、あまり詳しくはない。

【０００４】マイクロコンピュータ産業が発展すること
につれて、コンピュータ集約的な用途に次第に多く使用
されるようになってきたマイクロコンピュータで更に大
きな処理速度を達成することが必要になってきた。これ
らの用途には、たとえば、高解像度図形表示装置、高性
能コンピュータ自動設計（ＣＡＤ）ワークステーション
、高速ローカル・エリア・ネットワーク（ＬＡＮ）及び
最近は３２ビット・バースト・データ転送を最大毎秒３
３メガバイトで処理するように開発中の新しいＥＩＳＡ
（Ｅｘｔｅｎｄｅｄ　　Ｉｎｄｕｓｔｒｙ　　Ｓｔａｎ
ｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ）周辺装置、がある
。 その結果、通常は個別のコンピュータ部品を接続するこ
とに関与しているマイクロコンピュータ設計者は、部品
間の相互作用の速さを増す手立てを捜し求めている。マ
イクロコンピュータ・システムの動作時間の大部分は、
計算と、システム・メモリとＣＰＵとの間のデータ転送
に使われていることがわかっている。

【０００５】マイクロコンピュータ産業を急速に拡大す
る必要性を知って、マイクロチップ設計者はデータをチ
ップ外でバースト・モードで操作することができるマイ
クロプロセッサを設計し、開発した。このマイクロプロ
セッサとしては、たとえば、内部に８キロバイトの内部
キャッシュを有するＩｎｔｅｌ８０４８６マイクロプロ
セッサ（アメリカ合衆国カリフォルニア州のＩｎｔｅｌ
　　Ｃｏｒｐｏｒａｔｉｏｎ製）がある。Ｉｎｔｅｌ８
０４８６マイクロプロセッサは、Ｉｎｔｅｌ８０３８６
マイクロプロセッサのアーキテクチャを改良し、チップ
の外部に対してバースト・モードで動作するよに開発さ
れた。Ｉｎｔｅｌ８０４８６自体の動作についてはＩｎ
ｔｅｌ　　Ｃｏｒｐｏｒａｔｉｏｎによって１９８９年
４月に発行された“ｉ４８６Ｍｉｃｒｏｐｒｏｃｅｓｓ
ｏｒ”（注文番号２４０４４０−００１）を参照された
い。

【０００６】このＩｎｔｅｌマイクロプロセッサに対し
て一般にＤＲＡＭから成る従来のシステム・メモリを使
用しても、メモリの速度が遅いため、このマイクロプロ
セッサの速度上の能力を生かし切ってはいなかった。シ
ステム・メモリとＩｎｔｅｌ８０４８６マイクロプロセ
ッサとの間のデータ交換速度を極力大きくするため、マ
イクロコンピュータ設計者は、性急にも、外部キャッシ
ュとＩｎｔｅｌ８０４８６マイクロプロセッサとインタ
ーフェースしてシステム・メモリのデータを一層素早く
このマイクロプロセッサに送るようにしていた。外部キ
ャッシュとともに用いられるＩｎｔｅｌ８０４８６マイ
クロプロセッサを使用するいくつかの８０４８６マシン
がＡｐｒｉｃｏｔ　　ａｎｄ　　Ａｄｖａｎｃｅｄ　　
Ｌｏｇｉｃ　　Ｒｅｓｅａｒｃｈから発表されている。

【０００７】しかし、Ｉｎｔｅｌ８０４８６マイクロプ
ロセッサに外部キャッシュを付加して速度を向上させる
ことには欠点がある。外部キャッシュからデータを得る
のは、データを８０４８６マイクロプロセッサの内部キ
ャッシュから得るよりも時間がかかる。外部キャッシュ
を８０４８６マイクロプロセッサの物理的に近くに設置
する必要がある。外部キャッシュはマイクロコンピュー
タ内の貴重な有限の不動産であるボード面積を使ってし
まう。更に、外部キャッシュには余分の費用がかかる。

【０００８】本発明が以下で開示されるまでは、データ
をシステム・メモリからマイクロプロセッサへ、マイク
ロプロセッサに接続した外部キャッシュを必要とせずに
バースト・モードで高速転送することができるマイクロ
コンピュータは市場や他のどこにもなかった。これに関
しては、Ｎ．Ｂａｒａｎ、“ＥＩＳＡ　　Ａｒｒｉｖｅ
ｓ”、Ｂｙｔｅ　　Ｍａｇａｚｉｎｅ、ｖ１４、Ｎｏ．
１２、１９８９年１１月（カバーストリー）を参照され
たい。

【０００９】

【発明の目的】本発明は、上述した従来技術の欠点を解
消し、外部キャッシュを使用しなくともマイクロプロセ
ッサとメモリとの間でバースト・モードで高速データ転
送を行なうことを目的とする。

【００１０】

【発明の概要】数人のマイクロコンピュータ設計者及び
技術者の年余にわたる多大な努力の結果、本発明は、シ
ステム・メモリからマイクロプロセッサへのバーストモ
ード・データ転送を行うことに関連する従来技術の前述
の問題点及び欠点を高性能システム・メモリ・コントロ
ーラを設けることにより克服している。

【００１１】本説明の一実施例は、マイクロコンピュー
タのシステム・メモリから高速度でデータを取出すシス
テム・メモリ・コントローラ・アーキテクチャを提供し
ている。本発明は、システム・メモリをアドレスし、バ
ースト・モード期間中システム・メモリのデータ・ロケ
ーションをアクセスさせるシステム・コントローラに接
続されたシステム・メモリを備えている。システム・メ
モリ・コントローラはバースト・モードにある間、マイ
クロプロセッサから送られた最初の１つのアドレスを受
け取ると、システム・メモリ内のアクセスすべき複数の
データ・ロケーションに対応する複数の別のアドレスを
発生する。この新規なアーキテクチャ及び方法の結果、
システム・メモリにあるデータは、マイクロプロセッサ
が従来は複数のデータ・ワードを得るのに複数回のアド
レッシングが必要であったのに１回ですむようになるた
め、より速くアクセスされる。アドレシングの仕事はメ
モリ・コントローラに割当てられている。更に、高速化
を達成するのにマイクロプロセッサとシステム・メモリ
との間に外部キャッシュを必要としない。

【００１２】本発明の他の実施例では、高速システム・
メモリ・コントローラ・アーキテクチャはホスト・バス
を経由して８０４８６マイクロプロセッサの監督下にあ
る。更に、システム・メモリは、システム・メモリ・コ
ントローラの制御下で動作し、ＤＲＡＭから構成されて
いる。従来からあるマイクロコンピュータ用部品を用い
てこの実施例を作り上げることができ、これによりマイ
クロコンピュータ消費者が購入できるシステムが得られ
ることになる。

【００１３】本発明の更に他の実施例は、複数の６４ビ
ット・バスを有するシステム・メモリを備えた高速メモ
リ・コントローラ・アーキテクチャから構成されている
。２個の３２ビット双方向ラッチ・トランシーバが各６
４ビット・バスに接続されて、データを各バスから３２
ビット・ホスト・バスに伝送する。これらのバスは６４
ビット幅であるから、システム・メモリからの必要な読
出し回数は少なくなる。その上、複数バス・アーキテク
チャは、高速データ伝播を妨げる可能性のあるキャパシ
タンス負荷の効果を極力小さくすることにより、極めて
速いデータ取り込みを行うのに役立つ。

【００１４】本発明の更に他の実施例は、マイクロプロ
セッサからシステム・メモリ・コントローラ・アーキテ
クチャへ伝送されるべき第１アドレスの組の最初のアド
レスからアクセスすべきシステム・メモリの複数のロケ
ーションに関する第２アドレスを発生する。ここにおい
て、第１アドレスが皆マイクロプロセッサから到着して
からシステム・メモリのロケーションへのアドレシング
を進めていくということがないため、高速性能を達成す
るのに役立つ。

【００１５】更に他の実施例は、３２ビット・ホスト・
バスに並列に接続された二重６４ビット・システム・メ
モリバスを有するシステム・メモリから高速データ取り
込みを行うことを開示している。この動作においては、
６４ビット・システム・メモリ・バスの１つを選択し、
６４ビット・システム・メモリ・バスから６４ビット・
データを取り出し、６４ビット・データの前半の３２ビ
ット・データを３２ビット・ホスト・バスに伝送し、上
述の６４ビット・データの後半の３２ビット・データを
３２ビット・ホスト・バスに伝送する。これにより、シ
ステム・メモリがデータを高速度でバースト・モードで
ホスト・バスに転送できるようになる。

【００１６】本発明の更に他の目的及び長所は、当業者
には、下記図面及び詳細説明を検討すれば明らかになる
であろう。従って明示的には述べられていない他の目的
及び長所もすべてここに取り入れられていると理解され
たい。

【００１７】

【発明の実施例】

（１）概観 本発明をその最も広い意味で図１に示してある。システ
ム・メモリ・コントローラ１０８は外部システム・メモ
リ１０２を制御する。システム・メモリ・コントローラ
１０８及び方法は、システム・メモリ１０２のデータ・
ロケーションからマイクロプロセッサ１０６へデータを
バーストモードで高速転送させる。バースト・モードと
はこの文脈では高速連続データ転送を言う。

【００１８】図１に示すマイクロプロセッサは、外部に
あるマイクロコンピュータ部品からバースト・モードで
読出しを行なうことができるものなら現在及び将来の従
来技術設計になるどんなマイクプロセッサでもよい。シ
ステム・メモリ・コントローラ１０８の装置及び方法を
含む本発明は、システム・メモリ１０２がデータをバー
スト・モードで高速度でマイクロプロセッサ１０６に転
送できるようにすることにより、マイクロプロセッサ１
０６のバースト・モード能力を補完する。本発明は、マ
イクロプロセッサ１０６とシステム・メモリ１０２との
間に外部キャッシュを挿入する必要なしに高速データ転
送を行う。しかし、外部キャッシュとインターフェース
して更に速いマイクロコンピュータ・アーキテクチャを
達成する構成例も考えられることに注目すべきである。

【００１９】マイクロプロセッサ１０６がデータをシス
テム・メモリ１０２から読み出したいときの動作では、
マイクロプロセッサ１０６は第１アドレスをシステム・
メモリ・コントローラ１０８へ転送し始める。これらの
いわゆる第１アドレスには各アドレスに対するアドレス
・ストローブ（ＡＤＳ）のような必要な制御信号がとも
なう。第１のアドレスの組のうちの最初のアドレスをマ
イクロプロセッサ１０６から受け取ると、メモリ・コン
トローラ１０８は、アクセスすべきシステム・メモリの
各々のデータ・ロケーションに対応する第２アドレスを
発生することにより、システム・メモリ１０２へのアド
レシングの手順を引き継ぐ。第２アドレスにはシステム
・メモリ１０２を動作させるのに必要な制御信号が入っ
ている。システム・メモリ・コントローラ１０８がアド
レシングの手順を引き受けることにより８０４８６マイ
クロプロセッサ２０６から第１アドレスが皆到着するの
を待つ必要なしにシステム・メモリ１０２から高速デー
タを取り込むことができるようになる。従来のアーキテ
クチャでは、システム・メモリ・コントローラ２０８が
システム・メモリ１０２から各データ伝送を取り出すた
めにはインテル８０４８６マイクロプロセッサ２０６か
らの第１のアドレスを待たなければならず、時間効率が
悪くなる。

【００２０】本発明の別の説明を図２に示す。図２では
、Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６をマ
イクロプロセッサとして使用している。このマイクロプ
ロセッサは第１アドレスをホスト・バス１０４を通して
システム・メモリ・コントローラ１０８に伝え、データ
をシステム・メモリ１０２からホスト・バス１０４を通
して高速度でバースト・モードで受け取る。更に、シス
テム・メモリ・コントローラ１０８は第２アドレスをシ
ステム・メモリ１０２に直接伝える。

【００２１】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６は、外部のマイクロコンピュータ部品からバース
ト・モードで読出しを行なうことができるように設計さ
れている。Ｉｎｔｅｌ８０４８６マイクロプロセッサ２
０６は一度に３２ビット・データを、すなわち、ダブル
ワードを読み出すことができる。本発明は、Ｉｎｔｅｌ
８０４８６マイクロフロセッサ２０６のバースト・モー
ド能力をその能力一杯まで利用している。これにより、
システム・メモリ１０２が、システム・メモリ・コント
ローラ１０８の動作により、ダブルワードをバースト・
モードでホスト・バス２０４を通してＩｎｔｅｌ８０４
８６マイクロプロセッサ２０６に、このマイクロプロセ
ッサ自体の速度に近い速さで伝送することができる。従
来技術とは異なり、データ取り込みの時間は、システム
・メモリ・コントローラ１０８に、Ｉｎｔｅｌ８０４８
６マイクロプロセッサ２０６から第１アドレスの組の最
初のアドレスだけを受け取った後、アドレシング手順を
引き継がせることにより最適になる。更に、図２の実施
例は、従来のマイクロコンピュータ部品を使用して本発
明を実現でき、これにより、マイクロコンピュータ消費
者が購入できる実現形態が得られることを示している。

【００２２】 （２）システム・メモリ・コントローラ・アーキテクチ
ャ 図３は図１及び図２の別の実施例を一層詳細に示す。特
に、システム・メモリ１０２を詳細に示している。その
上、システム・メモリ・コントローラ１０８はシステム
・メモリ１０２をバッファ３１０を経由して制御する。 システム・メモリ１０２は、１ダブルワードを転送する
ように、またその代りに２ダブルワードあるいは４ダブ
ルワードを連続して転送することによりバースト・モー
ドで動作するように設計されている。システム・メモリ
１０２自体は３ダブルワードを転送することができるが
、１、２、４ダブルワード読出ししか行なわないＩｎｔ
ｅｌ８０４８６マイクロプロセッサ２０６の動作のため
、ここでは３ダブルワード転送を行わない。

【００２３】図３を参照すると、システム・メモリ１０
２は、ホスト・データ・バス３５８を経由してホスト・
バス１０４に並列に接続されている二重の６４ビット・
システム・メモリ・バス３１１及び３１２を備えている
。システム・メモリ１０２からのデータはホスト・バス
１０４へ、転送できる。このデータは最終的にはホスト
・データ・バス３５８、ホスト・バス１０及びバス３２
４を経由してＩｎｔｅｌ８０４８６マイクロプロセッサ
２０６へバースト・モードにより高速転送することがで
きる。注目すべきは、ホスト・バス１０４はホスト・デ
ータ・バス３５８を通してデータをシステム・メモリ１
０２から最大毎秒約５０メガバイトの速さで受け取るこ
とができることである。

【００２４】システム・メモリはＤＲＡＭ（Ｄｙｎａｍ
ｉｃ　　Ｒａｎｄｏｍ　　ＡｃｃｅｓｓＭｅｍｏｒｙ）
ユニットで構成することができる。キャッシュ・メモリ
と比較して低速のＤＲＡＭを使用するにもかかわらず、
このマイクロコンピュータ・システムはチップ外部にあ
るシステム・メモリ１０２からＩｎｔｅｌ８０４８６マ
イクロプロセッサ２０６へ極めて速いデータ伝送速度を
達成することができる。

【００２５】各システム・メモリ・バス３１１及び３１
２用のＤＲＡＭは、ＳＩＭＭ（Ｓｉｎｇｌｅ　　Ｉｎｌ
ｉｎｅ　　Ｍｅｍｏｒｙ　　Ｍｏｄｕｌｅ）ソケット３
１５〜３２２上に接続されている。システム・メモリ・
バス３１１はＳＩＭＭソケット３１５〜３１８及び１対
のラッチ・トランシーバ（ｌａｔｃｈｉｎｇ　　ｔｒａ
ｎｃｅｉｖｅｒ）３１１Ａ及び３１１Ｂを備えている。 ＳＩＭＭソケット３１５及び３１７に接続されているＤ
ＲＡＭはデータを３２ビット・バス３４６を経由してラ
ッチ・トランシーバ３１１Ａに伝える。ＳＩＭＭソケッ
ト３１６及び３１８に接続されているＤＲＡＭはデータ
を３１ビット・バス３４８を経由してラッチ・トランシ
ーバ３１１Ｂに伝える。

【００２６】システム・メモリ・バス３１２は、ＳＩＭ
Ｍソケット３１９〜３２２及び１対のラッチ・トランシ
ーバ３１２Ａ及び３１２Ｂを備えている。ＳＩＭＭソケ
ット３１９及び３２１に接続されているＤＲＡＭはデー
タを３２ビット・バス３４２を経由してラッチ・トラン
シーバ３１２Ａに伝える。ＳＩＭＭソケット３２０及び
３２０に接続されているＤＲＡＭはデータを３２ビット
・バス３４４を経由してラッチ・トランシーバ３１２Ｂ
に伝える。更に、３２ビット・ラッチ・トランシーバ３
１１Ａ、３１１Ｂ、３１２Ａ及び３１２Ｂはすべてホス
ト・データ・バス３５８及びそれぞれの３２ビット・バ
ス３５０、３５２、３５４及び３５６を経由してホスト
・バス２０４の同じ３２ビット・データ線に接続されて
いる。最適には、各ＳＩＭＭソケットは、２つのＤＲＡ
Ｍバンクを乗せる倍密度ＳＩＭＭにサービスする。

【００２７】図４は、図２に示すものと同様の本発明の
一実施例を示しているが、可能なシステム・メモリ・コ
ントローラ１０８の詳細ブロック図を用いている。図４
のシステム・メモリ・コントローラ１０８はシステム・
メモリ１０２からＩｎｔｅｌ８０４８６マイクロプロセ
ッサ２０６へ、ダブルワードを高速度で１ダブルワード
、２ダブルワードまたは４ダブルワードの倍数単位で転
送するのに使用することができる。

【００２８】本発明では、システム・メモリ・コントロ
ーラ１０８は、ＰＡＬ４５１及び４５７を除き、ＡＳＩ
Ｃ（Ａｐｐｌｉｃａｔｉｏｎ　　ＳｐｅｃｉｆｉｃＩｎ
ｔｅｇｒａｔｅｄ　　Ｃｉｒｃｕｉｔ）として作り込ま
れている。しかし、現在既知のまたは将来開発される他
の適切などんなやり方によってもシステム・メモリ・コ
ントローラ１０８を作り込むのに使用することができる
。Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６の制
御下で、システム・メモリ・コントローラ１０８は、必
要なアドレッシング信号及び制御信号をバッファ３１０
を通してシステム・メモリ１０２に供給する。

【００２９】再び図３を参照すれば、システム・メモリ
１０２を操作するには、たとえば２５メガヘルツで動作
するシステム・メモリ・コントローラ１０８は、ＷＥ（
書込みイネーブル）をバス３３４により、ＣＡＳ０：３
（列アドレス・ストローブ、線０から３まで）をバス３
３６により、ＲＡＳ０：７（行アドレス・ストローブ、
線０から７まで）をバス３３８により及びＭＡ９：０（
メモリ・アドレス、線９から７まで）をバス３４０によ
り、システム・メモリ１０２に送る。システム・メモリ
・コントローラ１０８は更に、ＯＥＢＡ０：３（Ｂから
Ａへの出力イネーブル，ここで「ＢからＡ」とは読出し
方向である）、ＯＥＡＢ０：１（Ａからへの出力イネー
ブル，ここで「ＡからＢ」とはＷＥの期間中使用される
書込み方向である）及びラッチ・トランシーバ３１１Ａ
、３１１Ｂ、３１２Ａ及び３１２ＢのＮＬＥＢＡ０：１
ＢからＡへのラッチ動作イネーブル）を駆動する。

【００３０】注目に値することは、システム・メモリ１
０２を２５メガヘルツより高い周波数のクロック・レー
トで駆動することができるということである。システム
・メモリ・コントローラ１０８の別の実施例は、システ
ム・メモリ１０２をたとえば３３メガヘルツのような更
に高い周波数で動作させる。同じシテスム・メモリ・ア
ーキテクチャを用いるこれら将来の実施例をここに取り
入れるつもりである。

【００３１】図４に定義したようなシステム・メモリコ
ントローラ１０８を使用する図３のシステム・メモリ１
０２のデータ・ロケーションは、行（またはページ）及
び列で指定される。図３及び図４を参照すれば、システ
ム・メモリ１０２のロケーションにアクセスするために
、システム・メモリ・コントローラ１０８は行アドレス
を、次に列アドレスを、バス３４０及びバッファ３１０
を経由して各ＳＩＭＭソケット３１５〜３２２に設けら
れた各ＤＲＡＭに向けて発する。行アドレスはページを
指示し、一方列アドレスはページのどのバイトにアクセ
スするかを指示する。行アドレス及び列アドレスは各Ｄ
ＲＡＭに接続するＭＡ９：０（メモリ・アドレス、線９
から０）上でマルチプレクスされる。アドレシング期間
中、システム・コントローラ１０８からシステム・メモ
リ１０２へのＭＡ９：０上の信号は、すべて行アドレス
かまたはすべて列アドレスかであり、適切なＲＡＳ（行
アドレス・ストローブ）によりバス３３８を通して及び
ＣＡＳ（列アドレス・スドローブ）によりバス３３６を
通して特定のＤＲＡＭにラッチされる。

【００３２】８個のＤＲＡＭバンク０〜７は（各ＳＩＭ
Ｍソケットの倍密度ＤＲＡＭモジュールを使用している
場合）ＳＩＭＭソケット３１７〜３２２に接続される。 ＤＲＡＭバンク０〜３はＳＩＭＭソケット３１５〜３１
８に１つの６４ビット・システム・メモリ・バスを専用
として持っており、メモリ・バンク４〜７はＳＩＭＭソ
ケット３１９〜３２２に別の６４ビット・システム・メ
モリ・バスを専用として持っている。ＣＡＳ線は下の表
Ａに示すようにＤＲＡＭバンク０〜７に接続されている
。倍密度の代りに単密度ＤＲＡＭを使用すれば、表Ａの
奇数番号のＤＲＡＭバンクは存在しないが、システム・
メモリ１０２は同じように働く。更に、本発明ではＲＡ
Ｓ０：７の各々は対応するＤＲＡＭバンク０〜７に接続
される。

【００３３】

【００３４】制御信号を供給するために、システム・メ
モリ・・コントローラ１０８は、バースト・モードで動
作するＩｎｔｅｌ８０４８６マイクロプロセッサ２０６
から転送された４つのダブルワードについてのアドレス
（ＨＡ２５：２）のシーケンスは、そのシーケンスの最
初のアドレスがわかれば全てわかるという事実に依存し
ている。この知識を用いて、システム・メモリ・コント
ローラ１０８は先頭のダブルワードに対応する開始アド
レスに基いてアドレス固有制御信号をシステム・メモリ
１０２へ送ることにより、どのようなシーケンスでもバ
ースト・モードで処理できる。このアドレシング手順を
採用することにより、後に詳細に説明するが、システム
・メモリ・コントローラ１０８がＩｎｔｅｌ８０４８６
マイクロプロセッサ２０６から最初のアドレスを受け取
れば、このマイクロプロセッサ２０６が求めている後続
のダブルワートに関する後続のアドレスを待つ必要なし
にシステム・メモリ１０２の複数のデータ・ロケーショ
ンのアドレシングを始めることができる。

【００３５】更に詳細には、Ｉｎｔｅｌ８０４８６マイ
クロプロセッサ２０６からのバースト・モードでのアド
レシング・シーケンスの期間中、ビットＨＡ３及びＨＡ
２に関して対象性が存在する。ＨＡ３：２で表わした場
合、４ダブルワードのバースト・モード転送において、
Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６から発
生することができる可能なシーケンスは以下の表Ｂの通
りである。

【００３６】

【００３７】これらのシーケンスを注意深く考察すると
、ＨＡ２が各ダブルワード毎にその状態を変える、すな
わち「トグルする」ことが明らかである。一方、ＨＡ３
は与えられたシーケンス中の２番目のダブルワードの後
トグルする。それ故、システム・メモリ・コントローラ
１０８からラッチ・トランシーバ３１１Ａ、３１１Ｂ及
び３１２Ａ、３１２Ｂ、の他にＤＲＡＭメモリ・アドレ
ス（ＭＡ９：０）への制御信号（ＯＥＢＡ３：０、ＮＬ
ＥＢＡ１：０）はすべて既知のＨＡ３及びＨＡ２ビット
の初期状態に基づかせることができる。したがって、図
４のシステム・メモリ・コントローラ１０８の実施例は
この概念を利用している。

【００３８】図４を参照すると、システム・メモリ・コ
ントローラ１０８は、ＣＰＵサイクル制御４５０、プロ
グラマブル・アレイ・ロジック（ＰＡＬ）４５１、アド
レス変換論理４５２、メモリ・バンク制御４５４、シス
テム・メモリ・バス制御４５６、ＰＡＬ４５７、ＭＡ０
トグル４５８及びメモリ・アドレス・マルチプレクサ４
６０から構成されている。これらの要素は、ＰＡＬ４５
１と４５７を除いて、いずれもＡＳＩＣ技術を使用して
従来通りに作成された論理回路である。ここに個別論理
回路を使用することによって回路を実現することもでき
る。以下に記す機能を遂行するどんな論理構成でも使用
することができる。

【００３９】バーストモード期間中のシステム・メモリ
１０２に関連するシステム・メモリ・コントローラ１０
８の動作を時間段階Ｔ１〜Ｔ１０により以下に説明する
。各時間段階中に数種の事象が発生する可能性がある。 また、１つの時間段階は１クロックサイクルに等しい。 注目に値するのは時間段階間に待ち状態を付加してシス
テムを一層適応可能にすることができるということであ
る。

【００４０】 時間Ｔ１ 時間Ｔ１で動作中、３２ビット・ホスト・アドレス（Ｈ
Ａ３２：２）は、Ｉｎｔｅｌ８０４８６マイクロプロセ
ッサ２０６からバス３２６、ホスト・バス２０４及びバ
ス３３２を経由してシステム・メモリ・コントローラ１
０８のアドレス変換論理４５２に送られる。ホスト・ア
ドレスの後、アドレス・ストローブＡＤＳが制御線４６
３、ホスト・バス２０４及び制御線４６５を通ってＣＰ
Ｕサイクル制御４５０によって送られる。更に、システ
ム・メモリ読出しを指示する制御信号（Ｍ／ＩＯ＝１。 コード読出しならばＤ／Ｃ＝０、あるいはデータ読出し
ならばＤ／Ｃ＝１。Ｗ／Ｒ＝０）がＩｎｔｅｌ８０４８
６マイクロプロセッサ２０６により制御線４６３、ホス
ト・バス２０４及び制御線４６５を通してＣＰＵサイク
ル制御４５０に送られる。

【００４１】アドレス変換論理４５２は、バス３３２か
らＨＡ２５：２（第１アドレス）を取り、これらアドレ
スを行アドレス及び列アドレス（第２アドレス）に変換
する働きをする。ＤＲＡＭのシステム・メモリ１０２は
、ページに分解されるが、そこでは行アドレスがページ
を指定し、列アドレスが特定のページの列を指定する。

【００４２】ＣＰＵサイクル制御４５０は、Ｉｎｔｅｌ
８０４８６マイクロプロセッサ２０６とシステム・メモ
リ・コントローラ１０８との間の制御信号の交信を処理
する。時間Ｔ１の期間中、システム・メモリ・コントロ
ーラ１０８のＣＰＵサイクル制御４５０は、ＢＬＡＳＴ
信号が割当られたＢＬＡＳＴ制御線４６６をサンプリン
グしない（時間Ｔ４の期間中サンプリングを行なうが、
下に詳細に説明する）。したがって、単一のダブルワー
ド読出し、２つあるいは４つのダブルワードのバースト
・モード読出しのいずれでも時間Ｔ１に続いて行える。

【００４３】 時間Ｔ２ Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６は、時
間Ｔ２の期間中にＡＤＳを制御線４６３、従ってホスト
・バス２０４上から落とす。Ｉｎｔｅｌ８０４８６マイ
クロプロセッサ２０６が２つ以上のダブルワードを読出
したければ、すなわち、バースト・モードで読出したけ
れば、制御線４６２のＢＬＡＳＴ信号がホスト・バス２
０４及び制御線４６６を経由してシステム・メモリ・コ
ントローラ１０８のＣＰＵサイクル制御４５０に送られ
る。システム・メモリ・コントローラ１０８のアドレス
変換論理４５２はホスト・アドレスをホスト・バス２０
４からバス３３２を経由して読み取る。

【００４４】アドレス変換論理４５２は、ＤＲＡＭメモ
リ・バンク０〜７の１つを選択し、この情報を線４７８
を通してメモリ・バンク制御４５４及びシステム・メモ
リバス制御４５６に伝える。従来のどんなバンク選択機
構でも利用することがてきる。メモリ・バンク０〜３は
１つの６４ビット・システム・メモリ・バスだけから構
成されるが、メモリ・バンク４〜７は他の６４ビット・
バスだけから構成されるということを想起して欲しい。 その結果、この点で、システム・メモリ・バス（図３の
３１１または３１２）がメモリ・バンクの選択により選
択されている。この選択は読出しのバースト・モード・
シーケンス全体を通じて維持される。その結果、すべて
のダブルワードが同じシステム・メモリ・バスから来る
。

【００４５】システム・メモリ・バンク制御４５４は、
適切なＣＡＳ及びＲＡＳ信号をそれぞれのバス３３６及
び３３８を通して、アドレス変換論理４５２により選択
されたメモリ・バンクに供給する。システム・メモリ・
バンク制御４５４は、線４８２を経由してのＣＰＵサイ
クル制御４５０からの制御に応答する。したがって、Ｃ
ＡＳ０：３の１つが選択され、これにより表Ａに示すよ
うに１対のＤＲＡＭメモリ・バンクだけがイネーブルさ
れる。バス３３８に乗っているＲＡＳ０：７の１つも選
択された１対のＤＲＡＭメモリ・バンクに対応してイネ
ーブルされる。

【００４６】線４５３を通してのＣＰＵサイクル制御４
５０の制御のもとで、システム・メモリ・バス・コント
ローラ４５６がバス４９０、ＰＡＬ４５７及びバス４９
２を経由して、ＮＬＥＢＡ０：１及びＯＥＢＡ０：１ま
たはＯＥＢＡ２：３の状態を実質的に繰返し変化させる
、すなわち「トグルする」ように動作する。ＮＬＥＢＡ
０：１の組は第２及び第４のダブルワード読出しの後ト
グルされるが、適切なＯＥＢＡ対は各ダブルワード読出
しの後トグルされる。

【００４７】時間Ｔ２での第１のダブルワード読出しに
ついては、システム・メモリ・バス・コントローラ４５
６がＮＬＥＢＡ１と０の双方を活性状態に付勢する。こ
のＮＬＥＢＡ１：０の付勢により、データがラッチ・ト
ランシーバを流れることができるようになる。しかし、
選択されたシステム・メモリ・バスのラッチ・トランシ
ーバ対（図３の３１１Ａと３１１Ｂ、または３３２Ａと
３３２Ｂ）だけがデータを読み出す。それは、ＲＡＳ及
びＣＡＳ制御信号がそれそぞれ線３３８及び３３６上に
あるからである。

【００４８】また時間Ｔ２の期間中、ＷＥ信号が読出し
状態に対して発生される。これはメモリ・バンク制御４
５４からＤＲＡＭに伝えられる。この信号はＤＲＡＭ読
出し機能を実行するため、ＣＡＳに先立って送られなけ
ればならない。

【００４９】 時間Ｔ３ 時間Ｔ３で、バス４９０のＯＥＢＡ３：０の１つがシス
テム・メモリ・バス制御４５６により活性状態に付勢さ
れ、これにより結局ラッチ・トランシーバのうちの１つ
（図３の３１１Ａ、３１１Ｂ、３３２Ａ、または３３２
Ｂ）の１つだけを動作させる。ＰＡＬ４５７により、適
切なトランシーバのラッチ動作は時間Ｔ４まで遅らされ
る。

【００５０】どのラッチ・トランシーバを動作させるか
の決定は、メモリ・バス制御４５６により選択されたＨ
Ａ２及びバンクの状態に基づいて行われる。この状態は
両方ともアドレス変換論理４５２によりメモリ・バス制
御４５６に伝えられる。ＨＡ２＝０の場合はＯＥＢＡ２
とＯＥＢＡ０の一方が活性状態に付勢され、そうでない
場合はＯＥＢＡ３とＯＥＢＡ１の一方が活性状態に付勢
される。選択されたＯＥＢＡ対の状態は後に説明するよ
うに後続のダブルワード読出し時に状態を変える、すな
わち「トグル」する。好適実施例では、ＯＥＢＡ１：０
の組は初期アドレスについて任意に選択されている。

【００５１】メモリ・バンク制御４５４は適切なＣＡＳ
及びＲＡＳを対応するバス３３６及び３３８を通してシ
ステム・メモリ１０２に送り、ＤＲＡＭバンク０〜７の
１つを作動させる。ＣＡＳはＤＲＡＭ対（０，１または
２，３または４，５または６，７）を指定し、ＲＡＳは
その対のどのバンクにアクセスすべきかを指示する。

【００５２】アドレス変換論理４５２は、バス４７２、
メモリ・アドレス・マルチプレクサ４６０及びバス３４
０を経由して、アドレスＭＡ９：０をＣＡＳ及びＲＡＳ
と共にシステム・メモリのメモリ・ロケーションのすべ
てに送る。バス３４０上のＭＡ９：０の各伝送は列アド
レスまたは行アドレスである。システム・メモリはＨＡ
２５〜ＨＡ４に基づき行と列を有するバンクに組織され
ているということを想起されたい。更に、時間Ｔ５で、
ＣＰＵサイクル制御４５０の制御の下に、ＭＡ０トグル
４５８は、２つのダフルワード読出の後、すなわち、第
３のダブルワード読出しのＣＡＳの前にＭＡ０ビットの
状態をトグルし、これによりＭＡ９：０に入っている列
アドレスを変える。

【００５３】ＥＢＲＤＹ信号はＣＰＵサイクル制御４５
０により線４４９に乗せられる。この信号は線４４９、
ＰＡＬ４５１、線４６８、ホスト・バス２０４及び線４
６４を経由して最終的にはＩｎｔｅｌ８０４６８マイク
ロプロセッサ２０６に到達する。ＰＡＬ４５１に達した
後、ＥＢＲＤＹ信号はＢＲＤＹ信号と称される。ＢＲＤ
Ｙ信号はシステム・メモリ・コントローラ１０８がデー
タをバースト・モードで供給する準備ができていること
及び有効なデータ・ダブルワードがホスト・バス２０４
に乗っていることを示す。ＥＢＲＤＹはＰＡＬ４５１に
ラッチされ、この信号は有効データが実際にホスト・バ
ス２０４の上にあって時間Ｔ４にＩｎｔｅｌ８０４８６
マイクロプロセッサ２０６により取り出されるようにな
るまで遅らされる。このようにして、ＥＢＲＤＹ（また
はＢＲＤＹ）信号はパイプライン化される。

【００５４】 時間Ｔ４ 時間Ｔ３に送られたラッチされたＯＥＢＡ信号はＰＡＬ
４５７からバス４９２により適切なラッチ・トランシー
バに伝送される。ラッチ・トランシーバは第１のダブル
ワードをホスト・データ・バス３５８を経由してホスト
・バス２０４に出力する。第１のダブルワードは、シス
テム・メモリ１０２中でＮＥＬＢＡ、ＯＥＢＡ、ＣＡＳ
、ＲＡＳ及びアドレスＭＡ９：０に一致する６４ビット
・メモリ・バンクの半分から読み出される。

【００５５】トランシーバ制御線４５３を通してのＣＰ
Ｕサイクル制御４５０の監督の下に、システム・メモリ
・バス制御４５６はバス４９０に乗っている次のダブル
ワード（第２のダブルワード）のためにＯＥＢＡ対をト
ルグする。ＯＥＢＳ３：２の状態または代わりのＯＥＢ
Ａ１：０の状態は、時間Ｔ２で先に説明したようにＨＡ
２の初期状態に応じてトグルする。したがって、システ
ム・メモリ・コントローラ１０８は、後続のダブルワー
ド読出しに対するＯＥＢＡを発する前に制御線４６６の
ＢＬＡＳＴ信号をサンプリングするのを待つことはない
。その結果、性能が向上する。

【００５６】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６は今度は、制御線４６４、ホスト・バス２０４及
び制御線４６８を経由して、ＣＰＵサイクル制御４５０
によりＴ３でＥＢＲＤＹとして１クロックサイクル早く
送られた、ＰＡＬ４５１にラッチされているＢＲＤＹ信
号を受け取る。Ｉｎｔｅｌ８０４８６マイクロプロセッ
サ２０６は、バス３２４を経由してホスト・バス２０４
から受け取ったデータの第１のダブルワードをストロー
ブする。

【００５７】ＣＰＵサイクル制御４５０はＢＬＡＳＴ線
４６６をサンプリングする。Ｉｎｔｅｌ８０４８６マイ
クロプロセッサにより読み取られるべきダブルワードが
もはや存在しなければ（つまり８０４８６が１つのダブ
ルワードしか要求していない）、ＰＡＬ４５７にラッチ
されている保留中のＯＥＢＡが時間Ｔ５の期間中に伝送
される。

【００５８】以下に説明する時間Ｔ５及びＴ６で、シス
テム・メモリ・コントローラ１０８はＩｎｔｅｌ８０４
８６マイクロプロセッサ２０６への第２のダブルワード
・バースト転送を実行する。これらの動作は、おそらく
１クロック・サイクルに短縮できるであろうから、第２
のダブルワードを８０４８６に転送するには１クロック
しかかからない。これには、時間Ｔ５の後半中にＴ６の
動作を行わせるよりも優れた且つそれとは異なる論理上
の変更が必要になる。

【００５９】 時間Ｔ５ Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６は、２
ダブルワード・バーストであれば、ＢＬＡＳＴ信号をＢ
ＬＡＳＴ制御線４６２上に出す。

【００６０】第２のダブルワードのためのＯＥＢＡは、
ＰＡＬ４５７から線４９２により適切なラッチ・トラン
シーバに伝送される。その結果、第２のダブルワードは
ホスト・データ・バス３５８を通ってホスト・バス２０
４上でイネーブルされる。ＢＲＤＹ信号は、先に落とさ
れたＥＢＲＤＹに基づき、ＰＡＬ４５１により落とされ
る。データは時間Ｔ５の終りにＩｎｔｅｌ８０４８６マ
イクロプロセッサ２０６により読み取られ得るが、図４
の好適実施例では、本発明の範囲外の他の要求事項のた
め時間Ｔ６まで強制的に待たされる。

【００６１】システム・メモリ・バス制御４５６は、線
４８８のＮＥＬＢＡ１：０を落として６４ビットのデー
タを時間Ｔ２で選択したと同じラッチ・トランシーバに
ラッチする。線４８４にあるＭＡ０ビットの状態は、Ｍ
Ａ０トグル４５８によりトグルされ、この６４ビット読
出しについての次の列アドレスを設定する。ＭＡ０トグ
ル４５８はＭＡ０をその反対の論理状態にトグルして８
０４８６マイクロプロセッサ２０６からの第３及び第４
のダブルワードについての既にわかっているアドレス要
件を満たす。これに関連した説明がある表Ｂを参照され
たい。

【００６２】制御線４４９上のＥＢＲＤＹ信号はＣＰＵ
サイクル制御４５０により付勢され、Ｉｎｔｅｌ８０４
８６マイクロプロセッサが時間Ｔ６の期間中に第２のダ
ブルワードをサンプリングすることができるようにする
ためＰＡＬ４５１にラッチされる。

【００６３】 時間Ｔ６ ＯＥＢＡはシステム・メモリ・バス制御４５６により時
間Ｔ５における状態と同じ状態に保たれるが、制御線４
４９のＥＢＲＤＹ信号はＣＰＵサイクル制御４５０によ
り第３のダブルワードについてもやはり維持される。

【００６４】メモリ・バンク制御４５４は、第２の６４
ビットのホスト・バス２０４への読出しを開始するため
に、時間Ｔ２で選択されたそれぞれの線３３６及び３３
８の同じＣＡＳ及びＲＡＳを使用する。読出しは第１の
６４ビット読出し（夫々３２ビットの第１及び第２のダ
ブルワード）の場合と同じバス及び同じメモリ・バンク
から行われる。バス４８８のＮＬＥＢＡ０：１の１つが
低側に付勢され（元のＨＡ２が０の場合はＮＬＥＢＡ０
が低側に付勢され、そうでない場合はＮＬＥＢＡ１がロ
ー側に付勢される）、第２のダブルワードをラッチ・ト
ランシーバに保持し、一方（第２の６４ビット読出しか
らの）第３のダブルワードはそこを通っていくことがで
きるようにする。ＡＭ０はトグルされた値（第２のＣＡ
Ｓアドレス）に保持される。ＯＥＢＡ対は次にトグルさ
れて、元のＯＥＢＡが再び出力されるが、その対の他の
ＯＥＢＡは落とされる。

【００６５】Ｉｎｔｅｌ　　８０４８６マイクロプロセ
ッサ２０６は、時間Ｔ６の終わりに制御線４６４のＢＲ
ＤＹをサンプリングし、ホスト・バス２０４からのデー
タの第２のダブルワードをホスト・バス３２４を通して
ストローブして取り込む。Ｉｎｔｅｌ８０４８６マイク
ロプロセッサ２０６が線４６２からＢＬＡＳＴ信号を落
として２つのダブルワードだけを読出したいことを示せ
ば、次のクロックに向けて保留されているＯＥＢＡがＰ
ＡＬ４５７で終結する（ＯＥＢＡは時間Ｔ７でフラッシ
ュされる）。保留中のＢＲＤＹ信号はそのＰＡＬ４５１
で終結し、バス３３６上のＣＡＳ信号は次の時間Ｔ７に
おいて落とされる。

【００６６】 時間Ｔ７ ＯＥＢＡ対は、システム・メモリ・バス制御４５６のシ
ーケンスに従ってバス４９２を介してＰＡＬ４５７で再
びトグルされる。第３のダブルワード（第２の６４ビッ
ト読出しの第１のダブルワード）は、バス３５８を通し
てホスト・バス２０４でイネーブルされる。

【００６７】本発明の動作のこの時点で、ＥＢＲＤＹと
は異なるが同一目的を有する信号がシステム・メモリ・
コントローラ１０８から送られる。この信号は最終的に
は８０４８６マイクロプロセッサ２０６のＲＤＹピンに
行く。この信号はＰＡＬ（図示せず）を通してパイプラ
イン化され、ＥＢＲＤＹ信号と同じ態様でクロックされ
る。

【００６８】この信号及びＥＢＲＤＹ信号は目的が同一
であり、ＥＢＲＤＹ信号を実現するにはＥＢＲＤＹ信号
にわずかな設計変更を加えるだけでよいから、以下に述
べる説明はＥＢＲＤＹ信号だけを参照する。

【００６９】ＥＢＲＤＹ信号は、第４のダブルワードに
対してＣＰＵサイクル制御４５０により線４４９上では
付勢され、ＰＡＬ４５１にラッチされる。同時に、ＢＲ
ＤＹが第３のダブルワードに対してＰＡＬ４５１により
線４６８上で付勢される。

【００７０】メモリ・制御バンク４５４はＣＡＳを線３
３６上で付勢し続けるが、線４８４上のＭＡ０トグル４
５８はＭＡ０をトグルした値に付勢する。線４８８上の
ＮＬＥＢＡ０：１は共に今は低側に付勢されて、第２の
読出しの６４ビットすべてを選択されたシステム・メモ
リ・バス３１１または３１２のラッチ・トランシーバに
流入することができるようにする。

【００７１】この点で、ＯＥＢＡ対は再びトグルされて
、第４のダブルワードを時間Ｔ８の期間中バス３５８を
通してホスト・バス２０４に乗せることができるように
する。

【００７２】 時間Ｔ８ Ｉ８０４８６マイクロプロセッサ２０６は、制御線４６
２上でＢＬＡＳＴ信号を付勢して、これが読出したい最
後のダブルワードであることを示し、バス３２４を通し
てホスト・バス２０４からのデータの第３のダブルワー
ドをストローブして取り込む。ＣＰＵサイクル制御４５
０は、次のクロック期間中には新しいデータが戻されな
いので、線４４９上のＥＢＲＤＹを落とす。

【００７３】時間Ｔ７の期間中にトグルされたＯＥＢＡ
対はバス４９２の信号をトグルさせる。したがって、第
４のダブルワード（第２の２ダブルワード読出しの２番
目）がバス３５８を通してホスト・バス２０４上に出さ
れる。

【００７４】メモリ・バンク制御４５４は線３３６上で
ＣＡＳを付勢し続け、システム・メモリ・バス制御４５
６は線上でＮＬＥＢＡを付勢し続ける。線４８４上のＭ
Ａ０はＭＡ０トグル４５８によりその元の値（最初のＨ
Ａ３の状態）に戻される。線４９０上にあるシステム・
メモリ・バス制御４５６からのＯＥＢＡ信号は落とされ
る。線４６８上のＢＲＤＹは先に付勢されたＥＢＲＤＹ
から発生したＰＡＬ４５１により再び付勢される。Ｉｎ
ｔｅｌ８０４８６マイクロプロセッサ２０６は時間Ｔ８
の終りに線４６４上のＢＲＤＹ信号をサンプリングし、
ホスト・バス２０４からバス・３２４を通って来るデー
タの第４のダブルワードをストローブして取り込む。

【００７５】 時間Ｔ９ Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６は新し
いアドレス信号及び制御信号を使用して新しいサイクル
を始めることができるし、あるいは制御線４６３を通し
て適切な制御信号を送ることによりホスト・バス２０４
を解放することもできる。

【００７６】システ・メモリ・コントローラ１０８は、
線３３６上のすべてのＣＡＳ信号を落として読出しを終
了し、線４８８のＮＬＥＢＡ０：１を２つとも落とす。 システム・メモリ・コントローラ１０８は今や読出しが
完了したと考える。

【００７７】 時間Ｔ１０ 時間Ｔ１０の期間中、ＮＬＥＢＳＡはバス４８８上で２
つとも再び付勢されて、可能な新しい読出サイクルを準
備するためデータがラッチ・トランシーバを通って行く
ことができるようにする。したかって、時間Ｔ１から時
間Ｔ１０までの期間中システム・メモリ・コントローラ
１０８は、図３のシステム・メモリ１０２に必要な制御
信号及び第２アドレスを供給する。

【００７８】 （３）結論 本発明のシステム・メモリ・コントローラ１０８は、シ
ステム・メモリ１０２に必要なアドレシング信号及び制
御信号を供給する。前述した動作説明から、システム・
メモリ１０２からの１ダブルワード及び２ダブルワード
読出しに対して１回のＣＡＳアクセスで６４ビットをシ
ステム・メモリ１０２から読み出すことができるのは明
らかであり、ＣＡＳアクセスが１つだけシステム・メモ
リ・コントローラ１０８により伝送されて３２ビットま
たは６４ビットのデータが供給される。４ダブルワード
読出しの場合には、２回のＣＡＳアクセスで１２８ビッ
トが供給される。また、２番目のＣＡＳアクセスのため
の列アドレスの変更がシステム・メモリ・コントローラ
１０８のＭＡ０トグル４５８により実現される。

【００７９】更に高い性能を得るには、バースト・モー
ドが生起する（８０４８６マイクロプロセッサ２０６か
らのＢＬＡＳＴ信号が高側になる）ことをシステム・メ
モリ・コントローラ１０８が検出すれば、システム・メ
モリ・コントローラ１０８は２ダブルワードまたは４ダ
ブルワードのバースト・モードが起ると仮定する。もし
１ダブルワードよりも多くのデータの転送を行わなけれ
ばならないならば、２番目のダブルワードの出力イネー
ブル期間に２番目のダブルワードへのアクセスを始める
。このアクセスは、ダブルワード・データの転送が２ワ
ードしか必要ない場合には、最適には始まってから１ク
ロック・サイクル後に終了する。

【００８０】システム・メモリ・コントローラ１０８は
更に、ラッチ・トランシーバ対３１１Ａ、３１１Ｂ及び
３１２Ａ、３１２Ｂに伝送されたＯＥＢＡ（出力イネー
ブル）信号及びＮＬＥＢＡ（ラッチ・イネーブル）信号
に必要な制御論理を提供する。重要なことは、ダブルワ
ードの連続読出し時に各ラッチ・トランシーバ対をトグ
ルする制御信号を発生し、本発明の方法を実現すること
である。また、このコントローラは２番目のＣＡＳアク
セスのための列アドレスを作るＭＡ０ビットをトグルす
る制御論理を提供する。前述の論理及び１パス読出しに
より、ＣＰＵサイクル制御４５０の内部状態の数が極少
であること及びＣＰＵサイクル制御４５０からメモリ・
バス制御４５０への制御信号の数が極少であることを特
徴とする本発明のシステム・メモリ・コントローラ１０
８の簡単な論理構造が生ずる。注目に値するのは、ウエ
イト・ステートを設けることによりシステム・メモリ・
コントローラ１０８により監督されるデータのバースト
・モード転送に融通性がもたらされることである。ＣＰ
Ｕサイクル制御４５０は、ウエート・ステートを２つの
時間段階の間に発生させる事かできる。この概念により
システム・メモリ・コントローラ１０８をシステム・メ
モリ１０２のデータにアクセスする必要のある他の多数
の装置と共に使用するよう適応させることができる。

【００８１】本発明はその好適実施例に限定されるもの
ではないこと及び上に示した例は単に例示の目的に過ぎ
ないことを理解すべきである。それ故本発明の範囲は、
特許請求の範囲により解釈されるべきである。

【００８２】

【発明の効果】以上詳細に説明したように、本発明によ
ればメイン・メモリとマイクロプロセッサ間で、外部キ
ャッシュを介さなくてもバースト・モード転送が可能と
なる。

【図面の簡単な説明】

【図１】本発明の実施例の概略ブロック図。

【図２】本発明の実施例の概略ブロック図。

【図３】本発明の実施例のより詳細なブロック図。

【図４】本説明の実施例のより詳細なブロック図

【符号の説明】

１０２：シスシム・メモリ １０４：ホスト・バス １０６：マイクロプロセッサ １０８：システム・メモリ・コントローラ３１０：バッ
ファ ３１１、３１２：メモリ・バス ３１１Ａ、３１１Ｂ、３１２Ａ、３１２Ｂ：ラッチ・ト
ランシーバ ３１５、３１６、３１７、３１８、３１９、３２０、３
２１、３２２：ＳＩＭＭソケット ３４２、３４４、３４６、３４８、３５０、３５２、３
５４、３５６：３２ビ

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリとメモリ・コントローラとを設け、
   バースト・モードにおいて前記メモリ・コントローラが
   アドレスを受信すると、読み出すべきロケーションに対
   応する複数のアドレスを生成して前記メモリに与えるこ
   とを特徴とする高速データ読み出しシステム。