JPH04213171A - ランパタ−ン抽出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、文字認識等の画像処理
に関し、特にランパタ−ンの抽出を高速に行うランパタ
−ン抽出装置に関する。

【０００２】

【従来技術】従来、２値化された画像からラン（黒ある
いは白の連続部分）を抽出する場合は、画像を１ライン
ずつラスタスキャンし黒画素の始点および終点を検出す
ることによってランを抽出している。

【０００３】ところで、画像デ−タとしては、通常メモ
リや２次記憶部に蓄えられているデ−タを用いるか、あ
るいはスキャナ等の外部デバイスから取り込むデ−タの
何れかである。何れにしても、一般的にはデ−タの最小
単位は１画素分ではなく、数画素を単位としている。

【０００４】従来、１画素１ビットとしたとき、８画素
を一単位として取り込まれる画像デ−タから黒連結部分
を抽出するために、ラスタスキャン方向に１ビット毎に
画素を調べ、白画素から黒画素への変化点及び黒画素か
ら白画素への変化点を探していた。このため、１画素毎
の白、黒判定処理に処理時間を要し、また１つ前の画素
との変化を判定しなければならないことから、処理手順
が複雑になるという問題があった。

【０００５】そこで、本出願人は、バイト単位の画像デ
−タを変換テ−ブルによって５つのタイプのランパタ−
ン（白ランの出現回数で分類する）に変換することによ
り、ランを抽出するランパタ−ン抽出装置を別途提案し
た。この装置では、処理手順を簡単化するために、前の
画像デ−タから続いている黒ランおよび次の画像デ−タ
に続いている黒ランについては、ランの開始座標とラン
の長さを記録している。すなわち、画像デ−タが黒画素
で終わっている場合、そこまでのランの長さをランレン
グスカウンタに加算し、白画素が現われた時点で次の式
によってランの終了座標Ｘｅと、開始座標Ｘｓを求める
。現在着目している画像デ−タの開始座標をＸとすると
、ランの終了座標Ｘｅは、Ｘｅ＝Ｘ＋プレパ−ト（着目
している画像デ−タの開始位置にあるランの長さ）ラン
の開始座標Ｘｓは、Ｘｓ＝Ｘｅ−ランレングスカウンタ
となる。

【０００６】

【発明が解決しようとする課題】上記別途提案した装置
によれば、処理手順が簡単化され、ランパタ−ンが高速
に抽出されるものの、ランの終了座標を求めるために加
算器が必要になり、このため回路規模を小さくすること
ができないという課題が残されていた。

【０００７】本発明の目的は、加算器を用いることなく
ランパタ−ンを高速に抽出できるランパタ−ン抽出装置
を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明では、画像デ−タからランパタ
−ンを抽出する装置において、入力された所定単位の画
像デ−タを複数のタイプに変換する変換手段と、該変換
手段の出力を選択する手段と、該変換手段の変換出力に
応答してランパタ−ン抽出処理を制御する手段と、現在
処理中の画像デ−タの始点座標を保持するカウンタと、
該カウンタの内容を上位アドレスとし該変換手段の出力
を下位アドレスとすることによってラン開始アドレスを
生成する手段とを備えたことを特徴としている。

【０００９】請求項２記載の発明では、前記カウンタの
内容を上位アドレスとし前記選択手段の出力を下位アド
レスとすることによってランの始点、終点アドレスを生
成することを特徴としている。

【００１０】請求項３記載の発明では、前記複数の画像
デ−タのタイプは、白ランを含まないパタ−ンまたは１
個ないし４個の白ランを含むパタ−ンの何れかであるこ
とを特徴としている。

【００１１】請求項４記載の発明では、前記画像デ−タ
が白画素で終了しているか否かによって、前記カウンタ
をインクリメントするタイミングを可変制御することを
特徴としている。

【００１２】

【作用】本発明によれば、加算器を用いないでランパタ
−ンを抽出しているので、回路構成が簡単になり、また
シ−ケンサの状態遷移が簡単であるので、ノイズ等によ
る誤動作が極力防止される。

【００１３】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。本発明では、画像デ−タの最小処理単位
を８ビット（１バイト）とする。そして、８画素分の画
像デ−タによって形成されるランパタ−ンは、２の８乗
個つまり２５６通りのパタ−ンがあるが、これらのパタ
−ンを白ランの出現回数によって分類し、以下の５つの
タイプに分ける。すなわち、 タイプ０；白ランを含まないもの タイプ１；白ランを１個含むもの タイプ２；白ランを２個含むもの タイプ３；白ランを３個含むもの タイプ４；白ランを４個含むもの

【００１４】本発明の如く画像デ−タを白ランの出現回
数で分類することによって、画像デ−タ中に白ランが含
まれていれば、そこで黒連結が切れていることから、ラ
ンの登録処理が行われる。

【００１５】図１は、上記した５つのタイプからランパ
タ−ンを抽出する本発明の一実施例に係るランパタ−ン
抽出装置のブロック構成図である。画像デ−タインタ−
フェ−ス１は、スキャナあるいはイメ−ジデ−タメモリ
等から１バイトの画像デ−タを取り込み、変換テ−ブル
２は、取り込んだ画像デ−タを以下のようなデ−タ■〜
■に変換する。すなわち、 ■；上記したタイプのパタ−ン ■；プレパ−トすなわち図２に示すように着目デ−タの
開始位置にあるランの長さ。ただし、白ランで始まって
いる場合は０である。 ■；ポストパ−トすなわち図３に示すように着目デ−タ
の終了位置にあるランの始点のオフセット。ただし、白
ランで終わっている場合は０である。 ■；ラン１すなわち図４に示すように着目デ−タ中にあ
る最初の確定ラン（白ランに挾まれた黒ラン）の始点お
よび終点の座標（開始位置からのオフセット）。 ■；ラン２すなわち図４に示すように着目デ−タ中にあ
る２番目の確定ラン（白ランに挾まれた黒ラン）の始点
および終点の座標。 ■；ラン３すなわち図４に示すように着目デ−タ中にあ
る３番目の確定ラン（白ランに挾まれた黒ラン）の始点
および終点の座標。 ■；フラグＦｂすなわち着目デ−タが白画素で始まって
いるか否かを示すフラグ。白で始まっている場合はＦｂ
＝１，白で始まっていない場合はＦｂ＝０。 ■；フラグＦｅすなわち着目デ−タが白画素で終わって
いるか否かを示すフラグ。白で終わっている場合はＦｅ
＝１，白で終わっていない場合はＦｅ＝０。

【００１６】変換テ−ブル２のタイプ別の信号がシ−ケ
ンスコントロ−ラ３に入力され、シ−ケンスコントロ−
ラ３は、変換テ−ブル２からの変換出力に応答してラン
パタ−ン抽出処理を制御する。メモリ４には、抽出され
たランの始点アドレスと終点アドレスが書き込まれる。 マルチプレクサ５Ａ、５Ｂは、シ−ケンスコントロ−ラ
３からの制御信号に従って、変換テ−ブル２から読みだ
したデ−タ（プレパ−ト、ラン１、２、３）を選択する
もので、マルチプレクサ５Ａはランの始点座標（先頭か
らのオフセット）を選択出力し、マルチプレクサ５Ｂは
ランの終点座標（先頭からのオフセット）を選択出力す
る。ベ−スアドレスカウンタ８は、１ラインにおける現
在処理中の画像デ−タの開始座標を保持し、該カウンタ
の開始座標を上位アドレスとし、該マルチプレクサ５Ａ
、５Ｂのオフセットを下位アドレスとして結合すること
によってランの始点アドレスと終点アドレスを生成して
、ゲ−ト６、７を介してメモリ４に書き込まれる。ラン
開始アドレス保持レジスタ９は、未確定のランの開始ア
ドレスを記憶するレジスタである。

【００１７】実際のランの始点、終点のアドレスは、ベ
−スアドレスカウンタ８の値と画像デ−タの先頭からの
オフセットとの和によって求められる。しかし、本実施
例では、画像デ−タを８画素を一単位として処理してい
るので、この値は常に８の倍数となる。つまり、ベ−ス
アドレスカウンタ８の下位３ビットは常に０であり、オ
フセットは３ビットで表現できるので、上述したように
上位アドレスをベ−スアドレスカウンタに割当、下位３
ビットを変換テ−ブル２から読みだしたオフセットに割
り当てて両アドレスを結合することにより、ランアドレ
スが生成され加算器が不要になる。

【００１８】ラッチ１０、１１は、それぞれＦｂ＝１、
Ｆｅ＝１によってラッチされ、その出力はシ−ケンスコ
ントロ−ラ３に入力される。

【００１９】以下、本発明の動作を図５の処理フロ−を
参照して詳細に説明する。先ず、ステップ５０１でシ−
ケンスコントロ−ラ３は、ベ−スアドレスカウンタ８と
ラン開始アドレス保持レジスタ９をクリアし、ラッチ１
１を“１”にする。次いで、画像デ−タインタ−フェ−
ス１は、スキャナあるいはイメ−ジデ−タメモリ等から
１バイトの画像デ−タを読みだし、変換テ−ブル２によ
って上記したデ−タに変換処理し、フラグＦｂをラッチ
し、ラッチ１０を更新する（ステップ５０２）。

【００２０】変換の結果、タイプ０であれば、シ−ケン
スコントロ−ラ３は、ステップ５０３でベ−スアドレス
カウンタ８の値を１加算し（実際のアドレスは８増加す
る）、ステップ５１２で終了チェックし、未終了であれ
ば、ステップ５０２に戻って次の画像デ−タを読みだす
。

【００２１】先の変換の結果、タイプ０でなければ、シ
−ケンスコントロ−ラ３は、ステップ５０４でラッチ１
０、１１を調べる。この時点でのラッチ１０は現在調べ
ている画像デ−タの状態を表示しているが、ラッチ１１
は一つ前の画像デ−タのものであり、ラッチ１０＝ラッ
チ１１＝１のときは何も処理しないで次のステップに進
む（図６）。これ以外のときは、ランデ−タの登録を行
う。すなわち、図７（ａ）の如きタイプ１の場合、ラン
開始アドレス保持レジスタ９の内容を始点アドレスとし
、ベ−スアドレスカウンタ８＋プレパ−トを終点アドレ
スとしてメモリ４に書き込む。図１で説明すると、ラン
開始アドレス保持レジスタ９のＯＥ端子に、シ−ケンス
コントロ−ラ３から書き込み信号が印加されると、該レ
ジスタに保持されている始点アドレスがメモリ４に書き
込まれる。同様にシ−ケンスコントロ−ラ３からの制御
信号によってマルチプレクサ５Ｂのプレパ−ト信号が選
択され、このプレパ−ト信号（下位３ビット）とベ−ス
アドレスカウンタ８のアドレス（上位アドレス）とが結
合されて、ゲ−トＧ２（シ−ケンスコントロ−ラ３から
の制御信号ＯＥによってオ−プン）を介して、終点アド
レスがメモリ４に書き込まれる。

【００２２】また、図７（ｂ）の如きタイプ１の場合は
、後述するようにポストパ−ト処理によって処理する。 　　そして、ステップ５０５でフラグＦｅをラッチし、
ラッチ１１を更新する。この時点で、ラッチ１０、１１
は共に現在の画像デ−タの状態を表示することになる。

【００２３】次いで、タイプ毎に確定ランを登録処理す
る。すなわち、ステップ５０６で、変換の結果、タイプ
２であれば、シ−ケンスコントロ−ラ３は、マルチプレ
クサ５Ａのラン１の始点座標およびマルチプレクサ５Ｂ
のラン１の終点座標を選択するように指示し、該ラン１
の始点、終点座標（下位３ビットのオフセット）と、ベ
−スアドレスカウンタ８のアドレス（上位アドレス）と
が結合されて、ゲ−ト６，７（Ｇ１，Ｇ２）を介してメ
モリ４に書き込まれる。ポストパ−トがあれば、後述す
るポストパ−ト処理によって処理する。

【００２４】同様にステップ５０７で、変換の結果、タ
イプ３であればシ−ケンスコントロ−ラ３は、マルチプ
レクサ５Ａ，５Ｂから出力されるラン２の始点および終
点の座標（下位３ビットのオフセット）と、ベ−スアド
レスカウンタ８のアドレス（上位アドレス）とを結合し
て、ゲ−ト６，７（Ｇ１，Ｇ２）を介してメモリ４に書
き込み、タイプ４であればマルチプレクサ５Ａ，５Ｂか
ら出力されるラン３の始点および終点の座標（下位３ビ
ットのオフセット）と、ベ−スアドレスカウンタ８のア
ドレス（上位アドレス）とを結合し、メモリ４に書き込
む（ステップ５０８）。続いて、ステップ５０９から５
１１でポストパ−トを処理する。

【００２５】ラッチ１１が“１”のとき、すなわち現在
調べている画像デ−タが白画素で終わっているときは、
次の画像デ−タに備えてベ−スアドレスカウンタ８の値
を１進めた後、ベ−スアドレスカウンタ＋ポストパ−ト
の値をラン開始アドレス保持レジスタ９にセ−ブする。 このときのポストパ−トの値は０であるから、この操作
によりラン開始アドレス保持レジスタ９は次の画像デ−
タの先頭を指すことになる。これは前述した初期状態と
同じであり、次に画像デ−タインタ−フェ−ス１が読み
込む１バイトの画像デ−タ中のランは現在の画像デ−タ
と無関係に登録することができる。

【００２６】ラッチ１１が“０”のときは、すなわちポ
ストパ−トがあるときは、ラン開始アドレス保持レジス
タ９にベ−スアドレスカウンタ＋ポストパ−トの値をセ
−ブしてからベ−スアドレスカウンタ８の値を１進める
。この操作により、ラン開始アドレス保持レジスタ９は
現在調べている画像デ−タの右の境界に接しているラン
の先頭アドレスを指すことになる（図８）。そして、次
に読み込んだ画像デ−タが図７（ａ）の如きタイプ１の
場合は、ラン開始アドレス保持レジスタ９の内容を始点
アドレスとし、ベ−スアドレスカウンタ８＋プレパ−ト
を終点アドレスとしてメモリ４に書き込む。上記した処
理を１ラインの画像デ−タがすべて終了するまで繰返し
行う。

【００２７】なお、上記したシ−ケンスコントロ−ラ３
の処理動作は、図９に示すようにラッチ１１の値によっ
て条件分岐し、シ−ケンスコントロ−ラの処理が複雑に
なるので、本発明では、ベ−スアドレスカウンタのイン
クリメント回路を図１０の如きハ−ドウェアで構成する
。これによりインクリメントのタイミングを変えるだけ
で、何れも同じ操作で処理される。

【００２８】

【発明の効果】以上、説明したように、本発明によれば
、加算器を用いないでランパタ−ンを抽出しているので
、回路構成が簡単になり、容易にＬＳＩ化することがで
き、またシ−ケンサの状態遷移が簡単であるので、ノイ
ズ等による誤動作が極力防止される。

【図面の簡単な説明】

【図１】本発明の一実施例に係るランパタ−ン抽出装置
のブロック構成図である。

【図２】プレパ−トを有するランパタ−ンの例である。

【図３】ポストパ−トを有するランパタ−ンの例である
。

【図４】ラン１からラン３を有するランパタ−ンの例で
ある。

【図５】本発明の一実施例の処理フロ−である。

【図６】本発明の動作を説明するための図である。

【図７】同じく本発明の動作を説明するための図である
。

【図８】同じく本発明の動作を説明するための図である
。

【図９】ラッチの内容によるシーケンスコントローラの
処理フロ−である。

【図１０】ベースアドレスカウンタのインクリメント回
路の一例である。

【符号の説明】

１　　画像デ−タインタ−フェ−ス ２　　変換テ−ブル ３　　シ−ケンスコントロ−ラ ４　　メモリ ５Ａ，５Ｂ　　マルチプレクサ ６，７　　ゲ−ト ８　　ベ−スアドレスカウンタ ９　　ラン開始アドレス保持レジスタ １０，１１　　ラッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　画像デ−タからランパタ−ンを抽出す
   る装置において、入力された所定単位の画像デ−タを複
   数のタイプに変換する変換手段と、該変換手段の出力を
   選択する手段と、該変換手段の変換出力に応答してラン
   パタ−ン抽出処理を制御する手段と、現在処理中の画像
   デ−タの始点座標を保持するカウンタと、該カウンタの
   内容を上位アドレスとし該変換手段の出力を下位アドレ
   スとすることによってラン開始アドレスを生成する手段
   とを備えたことを特徴とするランパタ−ン抽出装置。
2. 【請求項２】　　前記カウンタの内容を上位アドレスと
   し前記選択手段の出力を下位アドレスとすることによっ
   てランの始点、終点アドレスを生成することを特徴とす
   る請求項１記載のランパタ−ン抽出装置。
3. 【請求項３】　　前記複数の画像デ−タのタイプは、白
   ランを含まないパタ−ンまたは１個ないし４個の白ラン
   を含むパタ−ンの何れかであることを特徴とする請求項
   １記載のランパタ−ン抽出装置。
4. 【請求項４】　　前記画像デ−タが白画素で終了してい
   るか否かによって、前記カウンタをインクリメントする
   タイミングを可変制御することを特徴とする請求項１記
   載のランパタ−ン抽出装置。