JPH04213206A - 多チャネル正弦合成器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相累積器と、低域通
過フィルタと、介在する合成チャネルと、位相累積器に
与えられた位相増分を正弦信号に変換するためのクロッ
ク制御ユニットとを有して成る、測定信号生成器中で一
次信号を生成するための多チャネル正弦合成器（ｍｕｌ
ｔｉｃｈａｎｎｅｌ　ｓｉｎｅ　ｓｙｎｔｈｅｓｉｚｅ
ｒ）　に関する。

【０００２】

【従来の技術】この種の合成器すなわちディジタル信号
合成の原理に立脚する正弦生成器は既知である。雑誌「
Ｅｌｅｋｔｒｏｎｉｋ」誌１９７６年第１１号第　１０
６−１１０　頁によりディジタル合成器の原理は既知で
ある。そのような合成器はディジタル位相累積器と、合
成チャネルと、アナログ低域通過フィルタとを持ってい
る。合成チャネルは、鋸歯から正弦への変換器（ｓａｗ
ｔｏｏｔｈ−ｔｏ−ｓｉｎｅ　ｃｏｎｖｅｒｔｅｒ）と
ディジタルからアナログへの変換器（ｄｉｇｉｔａｌ−
ｔｏ−ａｎａｌｏｇ　ｃｏｎｖｅｒｔｅｒ─ＤＡＣ）と
の直列配置で構成されることができる。正規化された位
相増分は位相累積器により一連の位相値列に変換される
。そのとき前進レートはクロック制御ユニットのクロッ
ク周波数である。位相累積器の値の有限の範囲の故に、
位相累積器の値の範囲が有限であるために、一連の鋸歯
状の位相値は、位相累積器の出力点で得られる。それ故
、所与のクロック周波数での位相増分は正弦信号の出力
周波数を決定する。結果的に、周波数可変の正弦合成器
では、位相値の鋸歯状列の基本周波数に等しい出力周波
数は、位相増分に比例して制御される。鋸歯から正弦へ
の変換器は、入力側に生じる一連の位相値列の個々のエ
レメントを対応する正弦関数値に変換する。ディジタル
からアナログへの変換器はこれらの正弦関数値を、線形
に割当てられた電圧又は電流値に変換する。その結果の
出力信号は、個々の支持値が標本化周期中は一定に保た
れるから、正弦信号の標本及び保持関数を表す。

【０００３】これはディジタル・アナログ変換器のクロ
ック計時された転移メモリを用いて有効に実現される。 １より大きいか又は１に等しい位相増分φすなわち位相
累積器出力の最下位ビット（ＬＳＢ）　に対しては、標
本化周期とクロック計時周期とは同一である。そのとき
正弦信号の有効振幅は、ｓｉｎ（πｆＮ　／ｆＴ　）　
／　（πｆＮ　／ｆＴ　）　により、有効周波数ｆＮ　
とクロック周波数　ｆＴ　との比に依存する。合成器の
出力点にある低域通過フィルタはディジタル・アナログ
変換器の出力信号中に含まれるエーリアス周波数コンポ
ネントを減衰させるのに用いられる。 最強であり且つ周波数の最低であるコンポネントはクロ
ック周波数ｆＴ　と有効周波数ｆＮ　との差から形成さ
れる周波数のところに在る。濾波手段の合理的な量の使
用による充分な減衰に対しては、周波数可変の合成器の
最大有効周波数ｆＮｍａｘとして、一般的にはクロック
周波数　ｆＴ　の１／４　に固定され、従ってクリティ
カル・エーリアス周波数（ｃｒｉｔｉｃａｌ　ａｌｉａ
ｓ　ｆｒｅｑｕｅｎｃｙ）は少なくとも最大有効周波数
ｆＮｍａｘの２倍であり、それ故最大周波数の１オクタ
ーブ上の周波数に在る。そのとき相対有効振幅は、上述
の式により低周波数を持つ有効振幅の約９１％　である
。１００％までの振幅補償は周波数可変の合成器を用い
て低域通過フィルタの伝送帯域の高さの増大により実現
できる。例えば追加的振幅補償を伴う　ｆＴ　／４を通
る有効周波数ｆＮｍａｘの増大は、クリティカル・エー
リアス周波数　ｆＴ　−ｆＮｍａｘへの近似の故に制限
される。

【０００４】ヨーロッパ特許第　０　０７８　５８８号
明細書（米国特許第　４　４５４　４８６号に対応）か
ら信号形態を合成するデバイス及び方法は既知である。 多チャネル合成器の本変形では、時間的にシフトされた
ディジタル信号の組合せを用いて最終的に高周波出力信
号が生成される、そこでは、該時間的にシフトされたデ
ィジタル信号はマルチプレクサに供給されてそれからデ
ィジタル・アナログ変換器を通して最終的に所望の信号
に変換される。そのようなディジタル合成器では、ダイ
ナミックレンジに関しマルチプレクサ及びディジタル・
アナログ変換器に対して、標本化チャネルの数がより大
きくなるにつれてさらに厳しい要求条件が課される。さ
らに特定していえば、ディジタル・アナログ変換器の変
換時間はマルチプレクサの標本化周期に適合しなければ
ならない。

【０００５】

【発明が解決しようとする課題】本発明の目的は、合成
チャネルに関し近似的に不変のダイナミック要求条件と
所与のクロック周波数とを持ち、生成される正弦信号の
最大周波数の本質的増大を保証する多チャネル正弦合成
器を提供することである。

【０００６】

【課題を解決するための手段】本発明によればこの目的
は、介在する合成チャネルと並列に、合算部を通してそ
の出力側に接続され且つ時間的にシフトされるように動
作するところの、少なくとも更にもう１つの変形された
合成チャネルが接続され、該合成チャネルには周波数に
依存する常数の位相値がその入力側で与えられ、また、
該合成チャネルは時間的に適合するクロック信号をクロ
ック制御ユニットを通して受け取ることによって、更に
また、正弦信号は、単一チャネルの合成チャネルに関し
並列の合成チャネルに依存して増大する最大周波数を持
つことによって達成される。

【０００７】本発明による多チャネル正弦合成器は　Ｋ
を並列に接続された合成チャネルの数とすれば、クリテ
ィカル最低エーリアス周波数が　ｆＴ　−ｆＮｍａｘか
らＫｆＴ　−ｆＮｍａｘへ増加するので、クロック周波
数　ｆＴ　の１／４　に関して最大有効周波数ｆＮｍａ
ｘの本質的増大を許容する。有効周波数ｆＮ　の実用的
に役立つ増大はｓｉｎ（πｆＮ　／ｆＴ　）　／　（π
ｆＮ　／ｆＴ　）　によるｆＮ　をもつ有効振幅の尚受
容できる格下げ（ｄｅｇｒａｄａｔｉｏｎ）　に依存す
る。周波数可変の合成器を用いれば、Ｋ＝２　又はＫ＝
３　のときの最大周波数の２倍化及び多くともＫ＝３　
又はＫ＝４　のときの最大周波数の３倍化は、クロック
周波数　ｆＴ　の半分に対応する最大有効周波数ｆＮｍ
ａｘを持つ第１の場合には約６４％　への振幅の落下を
、またクロック周波数　ｆＴ　の３／４　の最大有効周
波数ｆＮｍａｘを持つ第２の場合には３０％　への振幅
の落下を補償しなければならないために十分であり得る
。

【０００８】本発明によれば、各合成チャネルは、鋸歯
から正弦への変換器と、クロック計時される転移メモリ
を持つディジタルからアナログへの変換器とを有する。 並列に接続された合成チャネルの各々は、鋸歯から正弦
への変換器及びこれに先行する加算部を持つ。並列に接
続された合成チャネルは、異なる時間で遅延する標本と
ともに動作する。

【０００９】本発明の好適実施例によれば、各並列の合
成チャネルの入力点に、　（ｉ−１）φ／Ｋに従う個々
の位相値φが与えられる。但しφは位相累積器に与えら
れる位相の増分とし、ｉ＝　１，２，３，　・・・　，
Ｋは合成チャネルに付した連続番号を表すものとする。 低域通過フィルタはその入力側が合算部を通して合成チ
ャネルの出力点に接続される。ディジタル・アナログ変
換器の転移メモリのクロック計時はＴＴ　＝１／ｆＴ　
をクロック周期とするとき、（ｉ−１）ＴＴ　／Ｋによ
る時間シフトと共に行われる。完全なクロック計時を保
証するために合成チャネルにはさらに収集メモリ又は転
移メモリが配置されることが好適である。

【００１０】鋸歯から正弦への変換器は、読出専用メモ
リ（ＲＯＭ）　か又はランダムアクセスメモリ（ＲＡＭ
）　で構築することができ、その結果として任意の他の
信号時間関数もシヌソイド関数（ｓｉｎｕｓｏｉｄａｌ
　ｆｕｎｃｔｉｏｎｓ）として合成することができるを
も更に好適に保証できる。

【００１１】本発明の特定の実施例によれば、クロック
制御ユニットは、位相累積器と合成チャネルとをクロッ
ク計時し、また、ディジタル・アナログ変換器の転移メ
モリに各ｉ番目の合成チャネルに対し（ｉ−１）ＴＴ　
／Ｋだけ遅延させたクロック信号を供給する。

【００１２】加算部が減算機能を持つことを保証できる
ことは好適である。この場合には、クロック制御ユニッ
トは、最終的に（Ｋ−ｉ）ＴＴ　／Ｋだけの遅延を伴っ
てｉ番目の合成チャネルをクロック計時する。

【００１３】本発明の更に代替の好適実施例によれば、
クロック制御ユニットは位相累積器に１つのクロック信
号を供給し、また、合成チャネルに時間クロック信号を
供給し、さらに、チャネル相互に関する時間的な遅延の
ために、クロック時間（ｉ−１）ＴＴ　／Ｋを持つアナ
ログ不動作時間部が並列な合成チャネルの各々に割当て
られている。

【００１４】各不動作時間部は、分配受動回路網エレメ
ントｄＬ／ｄｘ　及びｄＣ／ｄｘ　を持つ遅延導線とし
て構築できることを好適とする。但し、Ｌはインダクタ
ンスを表し、Ｃはキャパシタンスを表し、ｄｘは微分単
位の長さをを表す。

【００１５】ディジタルからアナログへの変換器の立ち
上がり時間及び下降時間は、有効振幅の利得の減少を避
けるために、クロック信号周期ＴＴ　を因数Ｋで割った
商に対して短いように選定されなければならないことを
好適とする。

【００１６】本発明の更に別の好適実施例は特許請求の
範囲の従属的な項目中に記載されている。

【００１７】

【実施例】以下、図面により本発明をさらに詳細に説明
する。図１は、２チャネル正弦合成器１０を示し、該合
成器１０は、位相累積器１１と低域通過フィルタ１２と
の間に接続されて位相累積器１１の出力信号をその入力
側で受信するところの１番目の合成チャネル１３を有す
る。２番目の合成チャネル１４が１番目の合成チャネル
１３と並列に配置される。並列に配置されていることか
ら明らかなように、２番目の合成チャネル１４も合成チ
ャネル１３の入力信号を受信し、その出力側で１番目の
合成チャネル１３の出力信号と連結している。合成チャ
ネル１３の出力と合成チャネル１４の出力とは合算部１
５を通って連結する。

【００１８】合算部１５の出力信号は低域通過フィルタ
１２の入力点に接続され、その出力点には生成されるべ
き平滑化された正弦信号が与えられる。位相累積器の入
力信号は正規化された位相増分φで、これは図中では引
用番号１６と記される。２番目の合成チャネル１４には
それ以外にその入力側で、周波数に依存する定数位相値
も作用し、これは図中では引用番号１７と記される。い
くつかの付加的並列接続合成チャネルと共に合成チャネ
ルの位相値１７も異なったものとなり、それについては
次に詳述する。

【００１９】１番目の合成チャネル１３は本来、鋸歯か
ら正弦への変換器１８と、入力側に転移メモリ２０を持
つディジタルからアナログへの変換器１９との直列配置
を有する。

【００２０】鋸歯から正弦への変換器１８は、それに与
えられた信号又は信号値を、すなわち一連の位相値を、
対応する正弦関数値に変換する。それは内部的には読出
専用メモリ（ＲＯＭ）　か又はランダムアクセスメモリ
（ＲＡＭ）　で構築することができ、その中に正弦関数
値が搭載される。それに与えられる位相値はこれらのメ
モリの読出アドレスを表す。他の関数値を記憶して置く
ことにより、シヌソイド関数以外の任意の信号時間関数
も合成することができる。

【００２１】ディジタルからアナログへの変換器１９は
、それに供給される信号を、直線形に割当てられ、標本
化周期ＴＴ　中はその都度定数に保持されている電圧値
又は電流値に変換する。結果として出力する信号ｓ１（
ｔ）は、正弦振動ｓ０（ｔ）＝ｓｉｎ（ωＮ　ｔ）の標
本及び保持関数（ｓａｍｐｌｅ−ａｎｄ−ｈｏｌｄ　ｆ
ｕｎｃｔｉｏｎ）を表す。この目的のために必要な保持
部は、ディジタルからアナログへの変換器１９の入力点
に配置された転移メモリ２０により構築される。

【００２２】２番目の、並列に接続されている合成チャ
ネル１４も鋸歯から正弦への変換器２１と、これに続く
転移メモリ２３を持つディジタルからアナログへの変換
器２２とを有する。前掲の構成部材１８、１９、２０に
対応するこれらの構成部材には、加算部２４が前置され
、これにはその入力側に上述の入力信号が供給される。

【００２３】本発明による２チャネル合成器１０は更に
、クロック制御ユニット２５を持ち、これは一方では鋸
歯から正弦への変換器１８及び２１にクロック信号を供
給し、他方では転移メモリ２０及び２３と位相累積器１
１とにクロック信号を供給する。

【００２４】従って、２番目の合成チャネル１４の出力
点では、正弦振動の２番目の標本及び保持関数ｓ２（ｔ
）が生成される。クロック制御ユニット２５は、標本及
び保持関数ｓ２（ｔ）を標本及び保持関数ｓ１（ｔ）又
はその標本化の瞬間に関してクロック周期ＴＴ　の半分
だけ遅延させるようなやり方で、標本化を制御する。こ
の遅延は、終端でディジタル・アナログ変換器２２に対
するクロック信号ｓＴ　（ｔ−ＴＴ　／２）　の転移縁
が、終端でディジタル・アナログ変換器１９に対するク
ロック信号ｓＴ　（ｔ）　の転移縁に関して、クロック
周期すなわちＴＴ　／２の半分だけ遅滞することにより
得られる。２つのクロック信号ｓＴ　（ｔ）　及びｓＴ
　（ｔ−ＴＴ　／２）　と、位相累積器１１及び場合に
よっては鋸歯から正弦への変換器１８、２１に対するク
ロック信号とが、クロック制御ユニット内で生成される
。合成チャネル１４の標本化は、すなわち標本化の瞬間
は、合成チャネル１３のそれよりもＴＴ　／２だけ後に
遅れているのだから、鋸歯から正弦への変換器２１に供
給される個々の位相値は、毎回φ／２だけ、すなわち位
相増分φの半分だけ増加するに違いない。これは加算部
２４内で行われる。合算部１５では、２つの標本及び保
持関数ｓＴ　（ｔ）　とｓ２（ｔ）とが合体する。低域
通過フィルタ１２での低域通過濾波により、合算信号か
ら、Ｎが有効周波数を表すとき周波数ｆＮ　を持つ所望
の正弦信号が濾波される。

【００２５】図２は２チャネル正弦合成器２８を示す。 これは図１に示す２チャネル正弦合成器１０の一変形で
ある。本発明による多重チャネルのこの有益な変形は、
２番目の合成チャネル２６の標本化すなわち標本化の瞬
間を時間遅延させる方法に関してのみ本質的に区別され
ており、該２番目の合成チャネル２６のそれ以外の構造
は１番目の合成チャネル１３と比較すると合成チャネル
１４のそれに対応している。この変形における遅延は、
ディジタル・アナログ変換器２２に続くアナログ不動作
時間部２７により終端でディジタル・アナログ変換器１
９及び２２に対するクロック信号が一致するとともに行
われる。それ以外の動作モードは全く同一である。

【００２６】図２によるこの合成器２８の利点は、図１
のそれと対比すると、できるだけ正確にＴＴ　／２に等
しくなければならない有効遅延時間がほぼ排他的に受動
回路網のエレメントに依っていることに在る。その結果
として、遅延時間は特に温度の影響に関して更に安定し
ている。例えば、不動作時間部２７が分配受動回路網エ
レメントｄＬ／ｄｘ　及びｄＣ／ｄｘ　を持つ遅延導線
（ｄｅｌａｙ　ｌｅａｄ）として構築されている場合が
そうである。

【００２７】さらに、２つの合成チャネル１３及び２６
の完全なタイミングが簡単化され、これは、伝播遅延時
間に関し、２つの合成チャネル１３と２６とが、合成チ
ャネル２６中に追加された部分２４の追加伝播遅延時間
についてしか相互に異ならないという利点がある。生成
される可能な限り最高の正弦信号の最大周波数ｆＮ　が
指示されるときには、２つの合成チャネル１３及び２６
のディジタル切替え回路は意図的に、伝播遅延時間と過
渡時間とにより固定されるクロック周波数限界の近くへ
と操作される、ということに注意すべきである。従って
場合によっては、既に存在する転移メモリ２０及び２３
の外に追加的な収集メモリ又は転移メモリを設けること
が必要になるかも知れない。

【００２８】図３は、例えば　ｆＴ　／ｆＮ　＝８に対
する２つの標本及び保持関数ｓ１（ｔ）及びｓ２（ｔ）
を上下に並べて示している。関数ｓ２（ｔ）の下には、
二重クロック及び標本化周波数を持つ架空の正弦合成器
に対して得られた標本及び保持関数ｓ（ｔ）　が示され
る。ｓ１（ｔ）及びｓ２（ｔ）の斜線を施して示した信
号時間領域はｓ（ｔ）　へのエンベロープ中に組立てら
てる。ｓ１（ｔ）及びｓ２（ｔ）の残りの信号時間領域
は、信号時間領域ｓ（ｔ−ＴＴ　／２）　すなわちｓ（
ｔ）　だけ遅れた標本周波数の２倍の標本及び保持関数
ＴＴ　／２と同一である。従って、 ｓ１（ｔ）＋ｓ２（ｔ）＝ｓ（ｔ）　＋ｓ（ｔ−ＴＴ　
／２）　が成り立つ。従って、時間マルチプレックス中
で合算部１５として行動する２チャネル正弦合成器の２
つの合成チャネル１３と１４及び１３と２６はそれぞれ
、有効標本化レートを因数２で増加する。合算信号中で
は、奇数番号のクロック周波数の倍数の側周波数は、合
成チャネル１３と１４及び１３と２６にそれぞれ対する
補償により中立化される。従ってクリティカル・エーリ
アス周波数（ｃｒｉｔｉｃａｌ　ａｌｉａｓ　ｆｒｅｑ
ｕｅｎｃｙ）は、従来の技術の合成器の場合のｆＴ　−
ｆＮ　の代わりに２ｆＴ　−ｆＮ　であり、また、最大
周波数は従来の技術に関しその値を２倍にすなわちｆＮ
ｍａｘ＝ｆＴ　／２に増加することができる。

【００２９】ｆＮｍａｘ＝ｆＴ　／４では９１％に対し
て６４％という最大有効周波数ｆＮｍａｘをもつ（πｆ
Ｎ　／ｆＴ　）／（　πｆＮ　／ｆＴ　）　によりもた
らされる振幅のより小さい利得は、周波数可変の合成器
内で低域通過フィルタ（１２）の伝送帯域の高さの増加
によって得られる。

【００３０】本質的な追加的な振幅の格下げが生じない
ために、ディジタル・アナログ変換器の立ち上がり時間
及び下降時間はそれぞれ、ＴＴ　／２に対して短く、ま
たＫ−チャネル合成器の時には、ＴＴ　／Ｋに対して短
くなければならない。しかし、関連の要求条件は、上述
のヨーロッパ特許第０　０７８　５８８　号明細書によ
る機械的合成器におけるよりも寛大である。その理由は
各チャネルの個々の標本値はＴＴ　を通して動作可能だ
からである。

【００３１】図４は本発明による多チャネル正弦合成器
３０を示し、これは図２にある変形を内部構造として持
っている。ｉ番目の合成チャネルにそれぞれの加算部を
通して加算された位相値は、もし遅延がなく介在する合
成チャネル１３が　ｉ＝１　で指定されるならば、（ｉ
−１）φ／Ｋである。対応する不動作時間部２６の不動
作時間部は（ｉ−１）ＴＴ　／Ｋである。有効標本周波
数は単一チャネル合成器に関し　ｆＴ　からＫｆＴ　に
増加し、従ってクリティカル最低エーリアス周波数は、
ＫｆＴ　−ｆＮｍａｘ　　にある。

【００３２】以上の記述、図面及び特許請求の範囲に示
された本発明の特徴は、種々の実施例中での本発明の実
現にとって、個別ででも或いは任意の組合せででも本質
的なものであろう。

【図面の簡単な説明】

【図１】図１は、遅延チャネル用に遅滞クロック信号を
生成するクロック制御ユニットを有する本発明の２チャ
ネル正弦合成器を示す図である。

【図２】図２は、時間遅延のために不動作時間部を有す
る本発明の２チャネル正弦合成器を示す図である。

【図３】図３は、図１及び図２に示す合成器の出力点に
ある合算部の２つの標本及び保持関数と、これらの標本
及び保持関数の和とを示す図である。

【図４】図４は、一般的な本発明のＫ−チャネル正弦合
成器を示す図である。

【符号の説明】

１０，２８　　　２チャネル正弦合成器１１　　位相累
積器 １２　　低域通過フィルタ １３，１４，２６　　合成チャネル １５　　合算部 １８，２１　　　鋸歯から正弦への変換器１９，２２　
　　ディジタルからアナログへの変換器２０，２３　　
　転移メモリ ２４　　加算部 ２５　　クロック制御ユニット ２７　　アナログ不動作時間部 ３０　　多チャネル正弦合成器

Claims (10)

【特許請求の範囲】
1. 【請求項１】　　位相累積器と、低域通過フィルタと、
   介在する合成チャネルと、位相累積器に与えられた位相
   増分を正弦信号に変換するためのクロック制御ユニット
   とを有して成る、測定信号生成器中で一次信号を生成す
   るための多チャネル正弦合成器において、介在する合成
   チャネル（１３）と並列に、合算部（１５）を通してそ
   の出力側に接続され且つ時間的にシフトされるように動
   作するところの、少なくとも更にもう１つの変形された
   合成チャネル　（１４又は２６）　が接続され、該合成
   チャネルには周波数に依存する常数の位相値がその入力
   側で与えられ、また、該合成チャネルは時間的に適合す
   るクロック信号をクロック制御ユニット（２５）を通し
   て受け取ることを特徴とし、更にまた、正弦信号は、単
   一チャネルの合成チャネル（１３）に関し並列の合成チ
   ャネル　（１４又は２６）　に依存して増大する最大周
   波数を持つことを特徴とする合成器。
2. 【請求項２】　　各合成チャネル（１３，１４，２６）
   は、鋸歯から正弦への変換器（１８，２１）　と、クロ
   ック計時される転移メモリ（２０，２３）　を持つディ
   ジタルからアナログへの変換器（１９，２２）　とを有
   することを特徴とし、また、各並列の合成チャネル　（
   １４又は２６）　は、鋸歯から正弦への変換器（２１）
   に先行する加算部（２４）を持ち、且つ、各並列の合成
   チャネル　（１４又は２６）　は、異なる時間で遅延す
   る標本とともに動作することを特徴とする請求項１に記
   載の合成器。
3. 【請求項３】　　ｉ＝　１，２，３，　・・・　，Ｋ　
   は合成チャネル（１３，１４，２６）に付した連続番号
   を表すものとし、φは位相累積器に与えられる位相の増
   分とするとき、介在する合成チャネル（１３）と並列に
   、　Ｋ−１＝１，２，・・・個の合成チャネル　（１４
   又は２６）　が配置され、これらに対してその入力点に
   毎回　（ｉ−１）φ／Ｋに従う個々の位相値が与えられ
   ることを特徴とし、また、各ｉ番目の合成チャネル　（
   １４又は２６）　は、遅延したクロック周期ＴＴ　を持
   つことを特徴とする請求項２に記載の合成器。
4. 【請求項４】　　転移メモリ（２０，２３）　に加えて
   、合成チャネル（１３，１４，２６）には完全なクロッ
   ク計時を保証するためにさらに収集メモリが配置されて
   成ることを特徴とする請求項３に記載の合成器。
5. 【請求項５】　　鋸歯から正弦への変換器（１８，２１
   ）　は、例えば　ＲＯＭやＲＡＭ　のようなメモリ変換
   器として構築され、その結果としてシヌソイド関数以外
   の任意の信号時間関数を合成することができることを特
   徴とする請求項４に記載の合成器。
6. 【請求項６】　　クロック制御ユニット（２５）は、位
   相累積器（１１）と合成チャネル（１３，１４，２６）
   とをクロック計時し、また、並列な合成チャネル　（そ
   れぞれ１４及び２６）　を遅延させるため、ＴＴ　がク
   ロック周期を表すとき（ｉ−１）ＴＴ　／Ｋだけ遅延さ
   せたクロック信号を対応する合成チャネル　（それぞれ
   １４及び２６）　に、該並列な合成チャネル　（それぞ
   れ１４及び２６）　の転移メモリ（２３）において供給
   することを特徴とする請求項５に記載の合成器。
7. 【請求項７】　　クロック制御ユニット（２５）は、位
   相累積器（１１）と合成チャネル（１３，１４，２６）
   とをクロック計時し、また、加算部（２４）の減算機能
   によってｉ番目の合成チャネル　（それぞれ１４及び２
   ６）　は、ｋ番目の合成チャネル　（それぞれ１４及び
   ２６）　に関し（Ｋ−ｉ）ＴＴ　／Ｋだけ、転移メモリ
   （２３）における対応のクロック信号を通して遅延して
   いることを特徴とする請求項５に記載の合成器。
8. 【請求項８】　　クロック制御ユニット（２５）は、位
   相累積器（１１）をクロック計時し、少なくとも各転移
   メモリ（２０，２３）　にクロック信号を時間的に同時
   に供給し、また、チャネル相互に関し時間的に遅延させ
   るために不動作時間（ｉ−１）ＴＴ　／Ｋを持つアナロ
   グ不動作時間部（２７）が各並列な合成チャネル　（そ
   れぞれ１４及び２６）に割当てられていることを特徴と
   する請求項５に記載の合成器。
9. 【請求項９】　　不動作時間部（２７）は、分配受動回
   路網エレメントｄＬ／ｄｘ　及びｄＣ／ｄｘ　を持つ遅
   延導線として構築されていることを特徴とする請求項８
   に記載の合成器。
10. 【請求項１０】　　ディジタルからアナログへの変換器
    の立ち上がり時間及び下降時間は、それぞれのクロック
    信号周期を因数Ｋで割った商に対して短いことを特徴と
    する請求項１ないし９のうちのいずれか１項に記載の合
    成器。