JPH04213775A - 画像処理用メモリ記憶方法とその方法を実施する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理システムのメ
モリにおける記憶装置を取り扱う方法に関するものであ
って、ダイナミック型の前記メモリはバースト型アクセ
スによる行と列とに編成されており、そのシステムにお
いては画像がブロック的に処理され、各ブロックは正方
形又は矩形であり、水平方向と垂直方向とに複数の画素
（Ｈ＊Ｖ）を具えており、ブロック内の画素の図形描写
はそのブロック内の連続的な平行線内でかわるがわる画
素を考慮することにより達成される。

【０００２】本発明は、ブロック的に処理された画像を
記憶するために、バースト型アクセスにより行と列とに
編成されたダイナミック型のメモリを具えた装置にも関
連しており、前記ブロックの各一つは画素の数で表現さ
れる水平寸法及び垂直寸法が２の整数累乗である正方形
又は矩形であり、ブロック内に含まれる画素の図形描写
はそのブロックの連続的な平行線内の画素を考慮するこ
とにより達成される。

【０００３】

【従来の技術】低速度情報成分画像圧縮アルゴリズムに
対しては、当座の処理が非常に大切であって、相当な記
憶容量を必要とする。更にその上、この種類のアルゴリ
ズムに対しては、単位時間当たりに処理されるべき画素
の数が一定であり、一方ではアルゴリズムの動作の劣化
を防止し、他方ではエンコードシステムとデコードシス
テムとの複雑性を抑えることがなされてきた。直接の影
響は画像内でエンコードされるべき画素の数と従ってそ
の画素のために必要なワードの数が制限されることであ
る。

【０００４】ある種の画像圧縮応用においては可変画像
フォーマット（形状因子）を用いることが望ましく、画
像の可変フォーマットとデコード過程の間に画像を受信
するように企画されたメモリの一定寸法との間の妥当性
を見出すことが必要と判明した。そのような場合は相互
作用するコンパクトディスク（“ＣＤＩ”）のような多
様媒体において起こり、その場合には画像フォーマット
は可変である。

【０００５】

【発明が解決しようとする課題】ブロックを基礎とした
圧縮画像デコーダの実現における臨界点の一つは、大量
のアドレスがメモリをアクセスするために必要であると
言う事実である。コストと集積とが原因で普通に使用さ
れるメモリはダイナミックメモリであり、それは“行”
アドレスの第１期間内での供給とその後、使用されるメ
モリの種類に依存する遅延の後に、“列”アドレスの第
２期間内での供給にある二つの期間内のアクセスと、最
後に別の遅延の後に情報へのアクセスとを特徴としてい
る。読み出されるべき情報成分が同じ行か又は“静的列
モード”あるいは“ページモード”と呼ばれるモードを
使用することにより連続的な“列”アドレス内に置かれ
た場合には、アドレスはより速くなり得る。これら二つ
の場合において、第１情報へのアクセスは前記で説明し
た二つの期間に相当するが、引き続く情報成分へのアク
セスは第２期間を必要とするのみである。

【０００６】ライン当たりの画素の数又は画像当たりの
ラインの数がメモリ部分の列の数又は行の数の倍数又は
約数でない場合には、メモリ位置における使用の効率が
貧弱であることが別の欠点である。

【０００７】欧州特許公開公報ＥＰ−Ａ−０　０８５　
２１０は、画像素子の集団に対する探索を促進する目的
で、連続的な画像ラインに対するメモリ内のアドレス飛
び越しによる特殊のアドレシングモードの使用を記載し
ている。しかし、前記の文書はある種のチェッカー盤パ
ターンを形成している規則的なブロックへ画像が分割さ
れると言う事実を考慮していない。

【０００８】

【課題を解決するための手段】本発明は、画像圧縮アル
ゴリズムが、水平寸法と垂直寸法とが画像の寸法の約数
であるブロックに基礎をおいていると言う思想に基づい
ている。更にその上、本発明は使用されるメモリにおい
てバースト型アクセスモードの存在をも有効に使用して
いる。従って、本発明によると、各ブロックの完全な図
形描写がそのブロックが記載され且つそのブロックがか
わるがわる記憶される系列でメモリ内に置かれる。

【０００９】画像が可変のフォーマットを有する場合に
本発明は特に有効である。画像の形状因子に無関係に、
画像の記憶に必要なメモリ容量のみを使用することを可
能にする。本発明は更にその上、画像内のブロックへの
より速いアクセスを可能にする。

【００１０】異なるブロックの内容が列アドレスの限界
値まで列アドレスを増大させることによりメモリ内に置
かれ、その後にこのアドレスが零に調節されて且つ行ア
ドレスが増大され、以下同様に継続される。

【００１１】ブロックは２の整数累乗である画素の数で
表現される水平寸法と垂直寸法とを有し、所定の画素を
含んでいるブロックの最初のアドレスメモリは、その画
像内のこの画素のｘ，ｙ座標から、前記ｘ又はｙ座標の
一方を被除数として有し、且つそれぞれ前記水平方向寸
法又は垂直方向寸法（Ｈ又はＶ）を除数として有する“
整数分割”及び“法”により計算され、これらの動作は
整数分割の結果としてそれの桁が前記２の（ｍ又はｐ）
累乗より高いビットを与え、且つ法動作の結果としてそ
れの桁がこの同じ２の累乗より小さいかまたは等しいビ
ットを与える二分法によって、２進ワードにより表現さ
れるこれらの値をもたらす。

【００１２】画像のブロック的処理のための冒頭部分に
記載した種類の装置であって、これらの各ブロックはそ
れぞれ２の整数ｍ及びｐ累乗である画素の数で表現され
た水平寸法Ｈ及び垂直寸法Ｖを有しており、且つブロッ
ク内に含まれる画素の図形描写はそのブロック内の連続
的な平行線内の画素を考慮することにより達成され、各
ブロックの完全な図形描写はそのブロックの図形描写の
順でそのメモリ内に記憶されており、そのブロックはか
わるがわるそのメモリ内に置かれる装置が、このブロッ
クの画素のｘ，ｙ座標からそのメモリ内のブロックの数
を計算するための手段を具えており、その手段はｘ及び
ｙの値を表現している２進ワードからそれぞれｍ及びｐ
より高い重みを有するビットを抽出する二つの実質的演
算器と、被乗数として画像ライン当たりのブロックの数
及びｙを表現する２進ワード（そのビットはその画素を
含んでいるそのブロックのその画像内の垂直座標を表現
する）内の、前記演算器の一方により抽出されたビット
により形成された２進ワードをも印加されされる乗算器
と、及び前記乗算器により与えられた結果とｘを表現し
ている２進ワード（そのビットはその画素を含んでいる
そのブロックのその画像内の水平座標を表現する）から
前記演算器の他方により抽出されたビットにより構成さ
れる２進ワードをも一緒に加算される目的のために印加
される加算器とにより形成されている。

【００１３】更にその上、この装置は好都合にも、ブロ
ック内の画素に関係しているアドレスをその画像内の画
素のアドレスｘ，ｙから計算する手段を含んでおり、そ
の手段はｘ及びｙの値を表現する２進ワードからそれぞ
れ下位重みを有するｍ及びｐビットを抽出する、二つの
実質的演算器により形成されており、これら二つの抽出
されたブロックの群は、前記二つの演算器の一方により
ｙから抽出されたビットの群を左へシフトし、且つそれ
を前記二つの演算器の他方によりｘから抽出されたビッ
トの群と連結する別の実質的演算器へ印加される。

【００１４】好都合にも、この装置は更にメモリ内の画
素における行アドレスと列アドレスとをこの画素を含ん
でいるブロックの数から及びそのブロック内の画素に関
するアドレスから計算するための手段を含んでおり、そ
の手段はそのブロックの数を表現している２進ワード内
で下位重みの“ｅ”ビットを分離する演算器により構成
され、そこで“ｅ”は２の“ｅ”累乗が各メモリ行当た
りのブロックの数と等しいような整数であり、これらの
“ｅ”ビットが連結要素へ運ばれ、そこでそれらは左へ
シフトされ、且つ水平方向で探索されたアドレス即ちメ
モリ列数を供給するために、そのブロック内のその画素
に関連しているアドレスを表現するビットと連結され、
その他のビット（“ｅ”より高い重みを有する）は垂直
方向で探索されたアドレスの成分即ちメモリ行数を供給
する。

【００１５】ブロック的に処理される画像は従って規則
的な配置のブロックの網状組織（チェッカー盤のような
）に編成される。それでもやはり、本質的に既知の、運
動補償方法が適用される場合には、圧縮画像のデコード
が画像のブロックのその網状組織のブロックＨ＊Ｖに正
確に相当しているブロックのデータへのアクセスのみで
なく、その網状組織のブロックに対して水平方向と垂直
方向との両方又はいずれか一方にシフトされたブロック
、及び従ってその網状組織の四つの異なるブロックに属
しているブロックへもアクセスが必要である。この結果
に対して、前記網状組織のブロックに対してシフトされ
てしまった画像ブロック内に含まれた画素のメモリでの
アドレスの計算のために、その計算は基準ブロックと呼
ばれるその網状組織内のこのブロックのアドレスから、
及びその画像内で水平方向に含まれるブロックの数を知
ることによりこの基準ブロックに関してシフトされたそ
のブロックのシフトのアドレスとから達成され、この装
置は一つ又は複数の以下の組立品‐シフトされたブロッ
クのシフトから、基準ブロックに対して水平方向及び垂
直方向にどれだけ遠くそのブロックがシフトされたかを
計算し、且つそれの出発位置を含んでいる網状組織ブロ
ックに対するシフトされたブロックの相対位置を水平に
及び垂直に計算するための第１の手段と、‐シフトされ
たブロックのシフトからと、基準ブロックのアドレスか
ら、及び水平方向での各画像のブロックの数から、画像
内のシフトされたブロックの出発点を含んでいるブロッ
クの数を計算するための第２の手段と、‐その数が先の
手段により供給されるブロック内の画素に関するアドレ
スの二つの成分を発生するための第３の手段と、‐その
メモリブロック内の関連する“線型”アドレス（“線型
アドレス”は全くの始まりから総てのブロックの画素を
連続的に番号付けすることによりそれが計算されると言
う事実を意味すると理解されるべきである）を与えるた
めに、その画素に関するアドレスの垂直成分のビットを
左へシフトし、且つそれをこの関連するアドレスの水平
成分のビットと連結するための第４の手段と、‐“ｅ”
が２の“ｅ”累乗が各メモリ行内のブロックの数と等し
いような整数であり、“ｅ”ビットが左へシフトされ且
つ水平方向に探索されたアドレス（メモリ列の数）の成
分を与えるために先の手段により供給されたビットと連
結される連結要素へこれらの“ｅ”ビットが送られて、
前記２進ワードのその他のビットは垂直方向に探索され
たアドレス（メモリ行の数）の成分を与えている、前記
ブロックの数を指示している２進ワード内で下位“ｅ”
ビットを分離する演算器を構成している第５の手段と、
を含んでいる。

【００１６】前記第１の手段は基準ブロックに関してシ
フトされてしまったブロックのシフトの水平方向での値
を表現している２進ワード内のｍ個の下位ビットを分離
する演算器と、基準ブロックに関してシフトされてしま
ったブロックのシフトの垂直方向でのシフトの値を表現
している２進ワード内のｐ個の下位ビットを分離する演
算器とにより効果的に形成され得る。

【００１７】前記第２の手段は垂直方向での基準ブロッ
クのアドレスの値と垂直方向でのそのブロックのシフト
の値との合計を発生する第１加算器と、この第１加算器
により発生された結果を水平方向での画像当たりのブロ
ックの数の値で乗算する乗算器と、水平方向での基準ブ
ロックのアドレスの値と水平方向でのそのブロックのシ
フトの値との合計を発生する第２加算器と、及び第２加
算器により供給された値と前記乗算器により供給された
値の合計を発生する第３加算器とにより効果的に形成さ
得る。

【００１８】前記第３の手段は一つ又は複数の下記の要
素の群‐零か又はシフトされたブロックの出発点を含む
網状組織のブロックに関してシフトされたブロックの水
平方向での相対位置の値とから選択される値を供給する
ためのマルチプレクサと、そのマルチプレクサにより供
給された値により初期化され得て且つクロックの速度で
その画素に関するアドレスの水平成分を供給する計数器
とを具える群と、‐同様の方法で形成されて、垂直方向
で相当する要素を処理する群と、‐シフトされたブロッ
クの出発アドレスを含んでいる網状組織のブロックに関
してシフトされたブロックの水平方向での相対位置の値
を表現している２進ワードの２の補数を供給する数学的
ユニットと、零か又は前記２の補数かから選択された値
を供給するためのマルチプレクサと、及びこのマルチプ
レクサにより供給された値により初期化され得て、且つ
クロックの速度でその画素に関するアドレスの水平成分
を供給する計数器を具える群と、‐同様の方法で形成さ
れて、垂直方向で相当する要素を処理する群と、により
効果的に形成され得る。

【００１９】

【実施例】制限的でない例を記載している添付の図面を
参照して述べる以下の説明が、本発明を如何に実施する
かをより良く理解させるであろう。

【００２０】図１において、箱２４は行Ｒと列Ｃとに編
成されたメモリを表現している。“ビットマップ”組織
が用いられた場合には、メモリの行長さはそこに記憶さ
れる画像２５の幅を含むのに充分でなければならない。 しかし画像フォーマットが変更され得て且つ例えば幅は
小さいが大きい高さの画像２６が使用され得ることが望
ましい場合には、メモリの行の数は画像２６を含むのに
充分でなくてはならない。更にその上、ライン当たりの
画素の数又は画像当たりのラインの数は、メモリ部分の
列の数又は行の数の倍数又は約数ではないので、メモリ
は画像２６の高さのせいで画像２５の幅に一致する寸法
より少しだけ大きい寸法のメモリである。このメモリは
画像２５又は２６を含むためだけの場合でさえも、箱２
４により指定された画像を含み得る。例えば、水平フォ
ーマットと垂直フォーマットとが比率２／１，１又は２
で変化し易い場合には、表示されるべき画素の数を含ん
でいるのみのメモリより４倍大きいメモリを持つことが
必要である。

【００２１】図２はブロック内の画像の処理を図解して
おり、ここでは二つのブロックがここでは両方共８に等
しいそれらの水平寸法Ｈと垂直寸法Ｖとにより示してあ
る。その画素の図形描写が処理され且つメモリ内に配置
される系列が矢印により指示されている。目盛りはｘに
よって及びｙによって、画像内の画素の座標を指示して
いる。この図は画像の上及び左側の最初の二つのブロッ
クを表現しており、部分的にその他のブロックを示すこ
とにより少しの他のブロックを示唆しており、画像は従
ってチェッカー盤上のような規則正しく分布られたブロ
ックの網状組織により構成されている。

【００２２】それが５１２　列の“水平”寸法ＭＥＭＤ
ＩＭＨ　と５１２　行の“垂直”寸法ＭＥＭＤＩＭＶ　
とを有するような組織のメモリが図３に略図的に示して
あり、その図ではそのブロックの図形描写が配置されて
いる位置が指示されている。水平と垂直との概念は単純
化のためにのみ用いられるものであり、メモリ素子の物
理的な配置とは無関係であると理解されるべきであり、
それらは実際にはマトリックスの二次元を参照するのみ
である。例えば、ＢＬＯＣ　０及びＢＬＯＣ　１で表さ
れるブロックは、図２に示した画像の上及び左側の第１
のブロック及び第２のブロックの内容の図形描写に相当
する。

【００２３】図３のレイアウトはメモリの行が整数のブ
ロック（ここでは０〜７の８ブロック）を含んでおり、
行当たりのブロックの数により乗算されたメモリ行の数
（この場合には０〜５１１　の５１２　行）はブロック
の総数（整数）に等しい場合に相当している。

【００２４】理想的でない場合には、所定の瞬間におい
てそのメモリの行内に残っている空間がブロックの完全
な図形描写に対して充分でない場合に、このブロックの
図形描写の始まりを次の行へ延ばすことができる。しか
しながら、説明の簡単化のために、このメモリの水平寸
法ＭＥＭＤＩＭＨ　はＨ＊Ｖの倍数であり、ＭＥＭＤＩ
ＭＨ　／（Ｈ＊Ｖ）に等しい整数がｋで表されると仮定
しよう。実際の実施ではＭＥＭＤＩＭＨ，Ｈ，Ｖが常に
２の累乗であるから、この仮定は絶対的に現実的である
。

【００２５】総ての不明瞭を回避するために、もっと厳
密な説明がない場合には、“位置”なる語は画像内の位
置が意味される場合に用いられ得て、“アドレス”なる
語はメモリ内の位置が意味される場合に用いられる。

【００２６】記憶されるべき画像は水平寸法ＩＭＡＤＩ
ＭＨ　および垂直寸法ＩＭＡＤＩＭＶ　を有し、ここで
ＩＭＡＤＩＭＨ　はＨの倍数でありまたＩＭＡＤＩＭＶ
　はＶの倍数である。メモリはその画像の総ての画素を
記憶するのに充分な大きさであると仮定しよう。言い換
えれば、 ＭＥＭＤＩＭＨ＊ＭＥＭＤＩＭＶ　＞　ＩＭＡＤＩＭＨ
＊ＩＭＡＤＩＭＶ　である。 ２のｍ累乗はＨと等しく ２のｐ累乗はＶと等しく ”ｄｉｖ”　は整数分割の演算子であると理解されるべ
きであり ”ｍｏｄ”　は法演算子であると理解されるへきである
と仮定しよう。

【００２７】アドレシングモードはＨ掛けるＶのブロッ
クに基づいているのだから、映像内のブロックＨ＊Ｖの
数は、画像内の画素の座標ｘ，ｙから最初の期間に決定
される。その目的のために、画像内のブロックＨ＊Ｖの
最初の要素の水平成分及び垂直成分ＡＤＢＬＯＣＨ　及
びＡＤＢＬＯＣＶ　が計算される。 　　　　ＡＤＢＬＯＣＨ　＝ｘ　ｄｉｖ　　Ｈ　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　（１）　　　　ＡＤＢＬＯＣＶ　＝ｙ　ｄ
ｉｖ　　Ｖ　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　（２）

【００２８】そ
の画像内のブロックの数ＮＵＭＢＬＯＣ　はそれから得
られ、上及び左側の第１のブロックから出発する連続の
系列で計算され（図３参照）、 　　　　ＮＵＭＢＬＯＣ　＝　（ＩＭＡＤＩＭＨ　ｄｉ
ｖ　Ｈ）＊　ＡＤＢＬＯＣＶ　　＋　ＡＤＢＬＯＣＨ　
　　　　（３）各画素の座標から、ブロック内の画素の
付随するアドレスＡＤＲＥＬＨ，　ＡＤＲＥＬＶが決定
される。 　　　　ＡＤＲＥＬＨ＝ｘ　ｍｏｄ　　Ｈ　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　（４）　　　　ＡＤＲＥＬＶ＝ｙ　ｍｏｄ
　　Ｖ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　（５）　　　　ＡＤＲ
ＥＬ　＝　ＡＤＲＥＬＶ　＋Ｈ＋　ＡＤＲＥＬＨ　　　
　　　　　　　　　　　　　　　　　　　　　　　（６
）本発明によるアドレシング動作におけるその画像のブ
ロックのアドレスＢＬＯＣＨ　及びＢＬＯＣＶ　の計算
は画像のブロック数ＮＵＭＢＬＯＣ　に基づいて達成さ
れる。 　　　　ＢＬＯＣＨ　＝　（ＮＵＭＢＬＯＣ　ｍｏｄ　
ｋ）＊（Ｈ＊Ｖ）　　　　　　　　　　　　　　　　　
（７）　　　　ＢＬＯＣＶ　＝　（ＮＵＭＢＬＯＣ　ｄ
ｉｖ　ｋ）　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　（８）画像の画素に対して、そのメ
モリ行のアドレスＡＤＲＸ及びそのメモリ列のアドレス
ＡＤＲＹを計算することができる総ての要素を有する。 　　　　　ＡＤＲＸ　＝　ＢＬＯＣＨ＋ＡＤＲＥＬ　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　（９）　　　　　ＡＤＲＹ　＝　ＢＬＯ
ＣＶ　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　（１０）

【００２
９】その画像内のその画素の座標ｘ，ｙを分離すること
により、前に示した計算からＡＤＲＸ及びＡＤＲＹの計
算を実現するモードを、図４を参照して以下に説明する
。 ２のａ累乗がＩＭＡＤＩＭＨ　に等しく２のｂ累乗がＩ
ＭＡＤＩＭＶ　に等しく２のα累乗がＭＥＭＤＩＭＨ　
に等しく２のβ累乗がＭＥＭＤＩＭＶ　に等しく２のｅ
累乗がｋに等しい と仮定しよう。画像を記憶することが可能である条件に
ついて α＋β＞ａ＋ｂ 示した例に対しては、８掛ける８画素のブロックが選択
されたが、この方法はＨ及びＶの他の値に対しても用い
られ得る。

【００３０】Ｈ，Ｖ及びｋに対して選択された値は２の
整数累乗である。この場合には演算子ｄｉｖ　及びｍｏ
ｄ　は単純な方法で実現され得て、ビットフィールドを
ＭＳＢ　及びＬＳＢ　で表される二つのビットフィール
ドに分割することが可能であり、それがそれぞれ動作ｄ
ｉｖ　及びｍｏｄから生じた値を供給する（ビットの分
割の点は分割物Ｈ，Ｖ又はｋの値による）。この二分法
は図４（及び図９と図１３）において”ＯＰ”で表され
るモジュールにより実現される。モジュール”ＣＯＮＣ
”が二つのビットフィールドＭＳＢ　及びＬＳＢ　の連
結からビットフィールドを作り出す。その他のモジュー
ルである“＋”（加算器）及び“＊”（乗算器）はこの
技術に熟達した人々には既知である。

【００３１】反対に述べない限り、演算器モジュールＯ
Ｐは８による整数分割を達成し、即ち言い換えればこの
分割は第３ビットと第４ビットとの間で達成される。

【００３２】処理されるべき画素の座標ｘ及びｙから、
それぞれａ導線及びｂ導線により与えられた接続１３及
び１４へ運ばれ、それぞれのモジュールＯＰ１１及び１
２がそれぞれａ−ｍ導線，ｍ導線，ｂ−ｐ導線及びｐ導
線により与えられた接続を介して、先に示した式（１）
　（２）　（４）　（５）　によって値ＡＤＢＬＯＣＨ
，　ＡＤＲＥＬＨ，　ＡＤＢＬＯＣＶ，　ＡＤＲＥＬＶ
を供給する。

【００３３】値ＡＤＲＥＬＶ及びＡＤＲＥＬＨから、モ
ジュールＣＯＮＣ２３がＡＤＲＥＬＶのビットをＨによ
る乗法に相当するｍ位置だけシフトし、且つそれらを先
に述べた式（６）　を実現するためにＡＤＲＥＬＨのビ
ットと連結し、またそれからｐ＋ｍ導線で与えられる接
続を介してＡＤＲＥＬ　を供給する。

【００３４】値ＩＭＡＤＩＭＨ　及びＩＭＡＤＩＭＶ　
からａ及びｂ導線により与えられる接続１５及び１６を
介して、それぞれ、除数としてＶを用いるモジュールＯ
Ｐ１８が、その画像内の垂直ブロックの数を表現する値
ＮＢＬＯＣＶを、ｂ−ｐ導線により与えられる接続を介
して供給し、またそれの除数としてＨを用いるモジュー
ルＯＰ１７が、ａ−ｍ導線を介して式（３）　のＩＭＡ
ＤＩＭＨ　ｄｉｖ　Ｈに等しい値ＮＢＬＯＣＨ、即ち画
像内の水平ブロックの数を供給する。式（３）　を実現
するためにこの値が乗算器１９においてＡＤＢＬＯＣＶ
　により乗算され、且つ乗算の結果がかくしてＮＵＭＢ
ＬＯＣ　を供給する加算器２０により項ＡＤＢＬＯＣＨ
　へ加算される。

【００３５】値ＮＵＭＢＬＯＣ　が除数がｋであるモジ
ュール２１により取り上げられ、且つその結果それが式
（８）　及び（１０）によるＢＬＯＣＶ　＝　ＡＤＲＹ
　、及びＮＵＭＢＬＯＣ　ｍｏｄ　ｋ（従ってａ：モジ
ュールＯＰが下位ビット“ｅ”を分離するので、２ｅ＝
ｋ）を供給する。モジュールＣＯＮＣ　２２　において
、前記最後の値のビットが式（７）　を得るためのＨ＊
Ｖによる乗算に相当するｍ＋ｐ位置だけシフトされ、Ａ
ＤＲＥＬ　と連結されて、それが式（９）　を実現し且
つＡＤＲＸを供給する。

【００３６】一般的名称“画素の図形描写”はクロミナ
ンスと同時にルミナンスに関係し得る。

【００３７】先に説明した図面は式の実質的処理を可能
にする段階を図解している。このシステムの表示回路（
それは本発明の一部ではない）が画像内の表示されるべ
き画素の座標ｘ，ｙを発生する場合に、先に説明したア
ドレシング装置がそのメモリ内の画素のアドレスＡＤＲ
Ｘ及びＡＤＲＹを計算し、従って画像を表示するために
使用され得る。

【００３８】運動補償方法が使用される場合には、その
中で圧縮画像のデコードが網状組織に関して（即ち網状
組織のブロックに関して）水平と垂直との両方あるいは
いずれか一方にシフトされたブロックへのアクセスが必
要であり、従ってこの網状組織の４個の異なるブロック
の最大に属し得て、図７〜１２を参照して以下に説明す
る他の手段が用いられる。これは、例えば、画素が４個
のブロックＡ，Ｂ，Ｃ，Ｄに属している図５のブロック
Ｅに関連している。それに加えて、その表示装置は画像
のライン（あるいはラインの一部分）を形成している画
素の組立品をアクセスできなければならない。

【００３９】実際の表示の前に、デコード装置はそれら
の３つの基本色（Ｒ，Ｇ，Ｂ）により定義される画素を
発生するために“ルミナンス＋色差”（Ｙ，Ｕ，Ｖ）の
形状の画像の画素を読み出さなければならない。他方で
は、場所を節約するために、ビデオラインの部分のみが
デコード装置内に中間的に記憶される。ブロック的にア
ドレシングする装置が、同じビデオラインに属し且つ従
って同じバーストでアクセスできるＭＥＭＤＩＭＨ／Ｖ
画素のメモリの一つで且つ同じ行に配列することを可能
にする。 ＭＥＭＤＩＭＨ／Ｖに等しい寸法を有するメモリが用い
られた場合には、記憶メモリとデコード装置との間の最
良連絡動作が得られる。

【００４０】以下の系列から成る動作が“バースト的ア
クセス”と呼ばれる。 ‐“行アドレス”及び相当する信号”ＲＡＳ”（行アド
レス選択）をそのメモリへ運ぶこと、 ‐“列”アドレス及び相当する信号”ＣＡＳ”（列アド
レス選択）をそのメモリへ運ぶこと、 ‐そのメモリへアクセスしたいと思い且つ同じ行に置か
れている総ての画素に対する“列”アドレスの系列を運
ぶこと。

【００４１】“ビットマップ”アドレシング装置におい
ては、ブロックＨ＊ＶへのアクセスはＨ画素のＶバース
ト的アクセスにより達成される。画像がブロック的にア
クセスされる装置においては、寸法Ｈ＊Ｖを有するブロ
ックへのアクセスは、アクセスしたいと思うブロックが
ブロック境界上に正確に置かれている場合にはＨ＊Ｖ画
素の一つの信号バーストアクセスで達成され、そのブロ
ックが幾つかのブロックを覆っている場合には最大で４
つのバーストアクセスで達成される。

【００４２】例えば、画像内のブロックの物理的配置を
示す図５のブロックＥをアクセスするために、ブロック
Ａの最初のアドレスが取られて、それにそのブロックＡ
内の相対アドレス：４６，　４７，　５４，　５５，　
６２，　６３を順次に加えられて、その後ブロックＢの
最初のアドレスが取られてそれに、それにブロックＢ内
の相対アドレス：４０〜４５，４８〜５３，５６〜６１
を加えられ、以下ブロックＣ及びＤに対しても同様であ
る。

【００４３】図６は同じ系列を示すが、今回はメモリ位
置から考えられており、そこにはブロックＡ，Ｂ，Ｃ，
Ｄ及び前節で述べた各ブロック内の画素の相対位置が見
つけられる。

【００４４】寸法Ｖが明確に４より大きいブロックが処
理される場合には、本発明によるアドレシング装置は“
ビットマップ”アドレシングに対するよりも速い方法で
寸法Ｈ＊Ｖの運動補償されたブロックをアクセスするこ
とを可能にし、且つメモリブロックに正確に一致するブ
ロックをアクセスすることを可能にし、そのアクセスは
Ｈ及びＶの値にかかわらず速い。

【００４５】以下に説明する装置は、メモリの特定アド
レシングと関連するアドレシングを動作の中へ組み込む
ことに相当する。この特定アドレス（行当たり、ブロッ
ク当たり、……）が実現されるべきアドレス計算に適用
される特殊装置の使用を必要とさせる。

【００４６】運動補償されたブロックの処理に対して、
最初のアドレスがメモリブロックのアドレスと等しいブ
ロックに付随する画素のアドレスを発生するように企図
されたアドレシング装置が用いられ、そのメモリブロッ
クは、ＥがブロックＡに関してＤＸ＝＋６及びＤＹ＝＋
５により運動補償されたブロックである図５に示したブ
ロックのように、ＤＸにより水平に、またＤＹにより垂
直にシフトされている。この装置を図７を参照して説明
する。装置の入力点において、ＮＢＬＯＣＨ及びＮＢＬ
ＯＣＶ、即ち図４の回路のモジュール１７及び１８によ
り計算された垂直方向及び水平方向でのブロックＨ＊Ｖ
の数を受け取り、且つ運動補償されたブロックの水平及
び垂直移動即ち水平シフトＤＸ及び垂直シフトＤＹを受
け取る。装置は記憶された画素の行のアドレスＡＤＲＸ
及び列のアドレスＡＤＲＹを発生すると同時に、運動補
償されたブロックを受け取るように企図されたバッファ
メモリ内の同じ画素の行のアドレスＢＵＦＡＤＲＨ　及
び列のアドレスＢＵＦＡＤＲＶ　を発生する。

【００４７】ブロック同期信号ＣＢＬＫの受信に際して
、図８に更に詳細に示した装置ＣＮＴＲＢＬＫ　が計数
器ＣＮＴＲ　２７　及び２８において現在のブロックの
数を計数する。この数がそれぞれ比較器２９及び３０に
おいて水平方向と垂直方向とで値ＮＢＬＯＣＨ及びＮＢ
ＬＯＣＶと比較される。比較器２９は画像のラインの各
端部において計数器２７をリセットし、且つ同時に計数
器２８を１単位だけ増加する。比較器３０は画像の最後
のブロックが処理されたことを指示する信号ＦＩＮＩＭ
Ａを作り出す。図４の装置も行ったように、この装置Ｃ
ＮＴＲＢＬＫ　が現在のブロックの最初のアドレスＡＤ
ＢＬＯＣＨ，　ＡＤＢＬＯＣＶを発生するけれども、画
素アドレスｘ，ｙからではない。

【００４８】運動補償のために現在のブロックのブロッ
クアドレスと画素アドレスとへ加算されるべき、ブロッ
クのシフト即ち“オフセット”ＯＦＢＬＫＸ及びＯＦＢ
ＬＫＹと、画素のシフト即ち“オフセット”ＯＦＢＬＫ
Ｘ，　ＯＦＰＥＬＹとを計算することを装置の仕事とし
て有する装置ＯＦＣＡＬ　を図９に示す。この装置は、
基準ブロックに関してシフトされたブロックのシフトの
水平方向の値ＤＸを表現している、２進ワードのｍ個の
下位ビットを分離するブロックＯＰ　３１　と、基準ブ
ロックに関してシフトされたブロックのシフトの垂直方
向の値ＤＹを表現している、２進ワードのｐ個の下位ビ
ットを分離するブロックＯＰ　３１　とにより構成され
ている。この下位ビットが値ＯＦＰＥＬＸ及びＯＦＰＥ
ＬＹを供給する。シフトＤＸ及びＤＹは現在の装置には
無関係な（且つ本発明の一部ではない）運動検出装置に
より供給されること、及びそれが生じるシフトは８画素
を超え得るので、そのシフトされたブロックは基準ブロ
ックの外側に最初の点を有し得る（“ｇ−ｍ”が零には
ならないのは別にして）ことを注目しなくてはならない
。

【００４９】ブロックＥ（図５参照）の回復に対して、
ブロックＡ，Ｂ，Ｃ及びＤ内に置かれた画素をアクセス
することが必要である。その目的のために、ａｄｄｘ及
びａｄｄｙと名付けられた２個のビットが４個の正方形
Ａ，Ｂ，Ｃ，Ｄのうちのどの一つが作用されるかを指摘
するように働く。これらのビットａｄｄｘ及びａｄｄｙ
はシフト値ＯＦＰＥＬＸ及びＯＦＰＥＬＹから、及びＡ
からＢへの通路とそれからＣからＤへの通路との間のブ
ロック変化を指示する同期信号から決定される。この目
的のために使用される非常に単純な回路（図７参照）は
、信号ＣＫを計数する計数器３７により構成される。こ
の計数器が０から３まで計数し、それから再び０に下が
る。その結果、計数形態は２ビットに出現する。計数器
３７の出力端子において、下位ビットはａｄｄｘに関係
し、上位ビットはａｄｄｙに関係する。従って、ブロッ
クＡのアクセシングの間はａｄｄｘ及びａｄｄｙは値０
を有し、ブロックＢのアクセシングの間はａｄｄｘは値
１を有し且つａｄｄｙは値０を有し、ブロックＣのアク
セシングの間はａｄｄｘは値０を有し且つａｄｄｙは値
１を有し、最後にブロックＤのアクセシングの間はａｄ
ｄｘ及びａｄｄｙは値１を有する。（一方向又はその他
の方向において）シフトは整数のブロックと正確に等し
い場合を考慮すると、２進ワードの一つのビットＯＦＰ
ＥＬＸ又はＯＦＰＥＬＹはこのとき総て０に等しく、こ
れらの値ＯＦＰＥＬＸ及びＯＦＰＥＬＹは個別のＯＲゲ
ート３８及び３９の入力端子（各ワードにあるビットと
同じ数の入力端子がある）へ並列に運ばれ、そのＯＲゲ
ートの出力信号は個別のＡＮＤ　ゲート４０，　４１の
制御入力端子へ運ばれて、それらのビットａｄｄｘとａ
ｄｄｙとは確認されるためにそれぞれゲート４０又はゲ
ート４１を通過しなくてはならない。

【００５０】最後に、ＯＦＢＬＫＸ及びＯＦＢＬＫＹを
供給するために、ビットａｄｄｘ及びａｄｄｙはモジュ
ール“＋”（図９参照）によりそれぞれモジュール３１
及び３２の出力値（最上位ヒット）へ加算される。

【００５１】図１０に更に詳細に示した装置ＮＵＭＢＬ
Ｋは、垂直方向での基準ブロックのアドレスの値（ＡＤ
ＢＬＯＣＶ）　と垂直方向にシフトされたブロックのシ
フトの値（ＯＦＢＬＫＹ）との合計を取る第１加算器３
３と、この第１加算器により作られた結果を水平方向で
の各画像のブロックの数（ＮＢＬＯＣＨ）により乗算す
る乗算器３４と、水平方向での基準ブロックのアドレス
の値（ＡＤＢＬＯＣＨ）　と水平方向にシフトされたブ
ロックのシフト値（ＯＦＰＥＬＸ）との合計を取る加算
器３５と、及び第２加算器により供給された値と前記乗
算器により作られた値との合計を取る第３加算器３６と
から形成されている。

【００５２】図１１に更に詳細に示した装置ＧＥＮＡＤ
Ｒは、運動補償されたブロック内の画素の相対アドレス
を発生する機能を有する。シフトされた画像ブロックが
属する各メモリブロックに対してこの装置ＧＥＮＡＤＲ
により発生されるべきアドレスの系列を説明するために
用いられ得る一例を図解している図５及び６も参照する
とよい。図示されておらずまた本発明の一部でもなく且
つこの技術に熟達した人々により容易に想達され得る制
御装置が、動作部分に対して制御信号を発生する機能を
有しており、それらの信号ＣＰＥＬＸ，　ＣＰＥＬＹ，
　ＣＰＥＬＨ，　ＣＰＥＬＶは個別の計数器Ａ，Ｂ，Ｃ
，Ｄを増加させるためのクロック信号であり、信号ＬＯ
ＡＤＸ，　ＬＯＡＤＹ，　ＬＯＡＤＨ，　ＬＯＡＤＶは
個別の計数器Ａ，Ｂ，Ｃ，Ｄ内の初期値を装荷するため
の信号であり、また信号ＳＥＬＤＥＰＸ，　ＳＥＬＤＥ
ＰＹ，　ＳＥＬＤＥＰＨ，　ＳＥＬＤＥＰＶは乗算器Ｍ
ＵＸ　により送信された変数の選択を制御するための情
報信号であり、それらの変数は、０か又はそれぞれＯＦ
ＰＥＬＸ，ＯＦＰＥＬＹ，　ＯＦＰＥＬＸの２の補数，
ＯＦＰＥＬＹの２の補数のいずれかである。

【００５３】先ず最初に、ブロックＡ内にメモリの同じ
行に総て置かれている画素４６，　４７，５４，　５５
，　６２，　６３へアクセスしようと思う。この目的の
ために、計数器Ａ　ＣＮＴＲが、信号ＳＥＬＤＥＰＸ　
及びＬＯＡＤＸ　に作用することにより値ＯＦＰＥＬＸ
で装荷され、同様に、信号ＳＥＰＤＥＰＹ　及びＬＯＡ
ＤＹ　に作用することにより、計数器Ｂ　ＣＮＴＲが値
ＯＦＰＥＬＹで装荷される。信号ＳＥＬＤＥＰＨ，　Ｓ
ＥＬＤＥＰＶ，　ＬＯＡＤＨ　及びＬＯＡＤＶ　に対し
ても同じような方法で、計数器Ｃ　ＣＮＴＲ及びＤ　Ｃ
ＮＴＲが図中に“０”で示された零で装荷される。メモ
リ内でアクセスされた各新しい画素において、計数器Ａ
　ＣＮＴＲとＣ　ＣＮＴＲとが増加される。計数器Ａ　
ＣＮＴＲの計数値がＨに到達した場合に、ＯＶＥＲＦＸ
が１に設定され、それで計数器Ｂ　ＣＮＴＲ及びＤ　Ｃ
ＮＴＲを増加させ、ＯＦＰＥＬＸで装荷されるべき計数
器Ａ　ＣＮＴＲ及び計数器Ｃ　ＣＮＴＲを零で装荷させ
、Ａ　ＣＮＴＲ及びＣ　ＣＮＴＲを再び増加することを
開始し、このサイクルがＢ　ＣＮＴＲ内の計数がＶに到
達するまで連続し、それがＯＶＥＲＦＹを１に設定する
。その瞬間において、ブロックＡ内でアクセスしようと
思った総ての画素が計数器Ｃ　ＣＮＴＲ及びＤ　ＣＮＴ
Ｒにより供給されたアドレスでの一時的バッファ内に得
られて配設される。

【００５４】それからブロックＢの画素のアドレシング
へ進む。この目的のために、計数器Ａ　ＣＮＴＲは制御
導線ＳＥＬＤＥＰＸＪとＬＯＡＤＸ　とに作用すること
により零で装荷され、計数器Ｂ　ＣＮＴＲとＤ　ＣＮＴ
ＲとはブロックＡのアクセスに対すると同じ方法で装荷
され、計数器Ｃ　ＣＮＴＲは制御導線ＳＥＬＤＥＰＨ　
とＬＯＡＤとに作用することによりＯＦＰＥＬＸの２の
補数で装荷され、ブロックＡをアクセスするために説明
した手順と同様な繰り返しの手順が、計数器Ｂ　ＣＮＴ
Ｒの計数値がＶより高くなるか、又は等しくなるまで行
われる。その後、ブロックＣの画素が、計数器Ｃ　ＣＮ
ＴＲとＢ　ＣＮＴＲとを零で装荷し、計数器Ａ　ＣＮＴ
ＲをＯＦＰＥＬＹで装荷し、且つ計数器Ｄ　ＣＮＴＲを
ＯＦＰＥＬＹの２の補数で装荷することによりアクセス
され、繰り返し手順が、今回は計数器Ｄ　ＣＮＴＲの計
数値がＶより大きいか又は等しくなるまで再び起こる。

【００５５】最後に、常に同じ制御導線に作用すること
により、ブロックＤの画素が計数器Ａ　ＣＮＴＲとＢ　
ＣＮＴＲとを零で装荷し、計数器Ａ　ＣＮＴＲとＣ　Ｃ
ＮＴＲとをＯＦＰＥＬＸとＯＦＰＥＬＹとの２の補数に
よりそれぞれ装荷することによりアクセスされ、計数器
Ｄ　ＣＮＴＲの計数値がＶより大きいか又は等しくなる
まで、繰り返し手順が再び起こり、それが関連する画素
ブロックへのアクセスを終了させる。

【００５６】計数器ＣとＤとは同じ方法で動作し、それ
らの動作を特別に説明する必要はなく、Ｈ又はＶで表さ
れる同じ信号により先にＸ又はＹで表される信号を置き
換えること、及び計数器内に装荷されるべき初期値が、
参照符号２’ＣＯＭＰＬ　で表されるモジュールにより
発生される、ＯＦＰＥＬＸとＯＦＰＥＬＹとの２の補数
であることに注目することで充分である。これらの計数
器がシフトされたブロック内の画素に関係しているアド
レスである値ＢＵＦＡＤＲＨ　とＢＵＦＡＤＲＶ　とを
供給し、ブロックの処理のために用いられるバッファメ
モリをアドレスすることを可能にする。

【００５７】装置ＧＥＮＡＤＡの動作のモードは装置Ｇ
ＥＮＡＤＡに関連する制御信号と、図５及び６に示した
例に相当している信号とが示してある図１２により図解
する。信号ＣＰＥＬはクロック信号であり、その信号の
周期は画素の処理時間に相当し、線ＭＵＸＸはマルチプ
レクサの動作を示し、それの出力がブロックＡの６個の
画素４６，　４７，　５４，　５５，６２，　６３に相
当する６個の周期の間にＯＦＰＥＬＸ（＝＋６）で設定
され、その後にそれは他のブロックＢとＤに対しては零
に設定され、ブロックＣに対しては位置ＯＦＰＥＬＸに
設定され、ブロックＡの画素４６の前、ブロックＡの画
素５４の前、ブロックＡの画素６２の前、ブロックＢの
画素４０の前、その他で、信号ＬＯＡＤＸ　がマルチプ
レクサの結果で計数器Ａ　ＣＮＴＲの装荷を制御し、計
数器Ａ　ＣＮＴＲの計数値が８（＝Ｈ）に到達した場合
、即ちそれは６に初期化されているので２周期の後に、
信号ＡＶＦＲＦＸがトリガーされ、最後に線ＡＤＲＥＬ
Ｈが、結果すなわちブロックＡの画素４６，　４７，　
５４，５５，　５５，　６２，　６３に対する、その後
ブロックＢの画素４０〜４６，　４８〜５３等のその基
準ブロック内の画素に関係するアドレスを指示する。垂
直方向での相対アドレスに関連するその後の線は、クロ
ックＣＰＥＬＹ　が信号ＬＯＡＤＸ　との一致でトリガ
ーされることの除外により同じ方法で説明され得る。例
えば、ブロックＢにおいて画素４５から画素４８まで進
んだ場合に、値“４８”がＡ　ＣＮＴＲ内に装荷されね
ばならず、同時にＢ　ＣＮＴＲが増加されねばならない
。

【００５８】そのブロック内の画素の水平及び垂直座標
を基礎とした画素に関連するアドレスを形成する装置Ｂ
ＬＫＡＤＲＥＬ、及びブロック数を基礎とした各画素の
アドレスとそのブロック内の画素の相対アドレスとを形
成する機能を有する装置ＭＥＭＡＤＲは、同じ参照符号
を有する図４に示された装置と同じである。

【００５９】零シフトがある場合には、同じメモリブロ
ック内部に常に置かれた画素のアドレスが発生されるの
で、先に説明した装置は大幅に単純化され得る。そのと
き、図１３に示したアドレシング装置が使用され、その
装置は運動補償されたブロックのアドレスの計算のため
の上記の装置と同様の構造の装置である。それらのモジ
ュールＣＮＴＲＢＬＫ，　ＮＵＭＢＬＫ，　ＭＥＭＡＤ
Ｒ，ＯＰ　はすでに説明し且つ同じ参照符号を有するモ
ジュールと同じである。モジュールＡＤＲＢＬＫは図１
４に一層詳細に示す。それはクロック信号ＣＰＥＬに応
答してカウントダウンし、制御信号ＬＯＡＤの動作の下
で値Ｈ＊Ｖにより初期化されるダウンカウンタにより構
成されている。それが供給する計数値はＡＤＲＥＬ　で
あり、それが信号ＯＶＥＲＦ　を供給することによりそ
れの最大計数容量に達したことを指示する。

【図面の簡単な説明】

【図１】図１は普通は“ビットマップ”方法と呼ばれる
方法の欠点を図解している。

【図２】図２は画像内のブロック図形描写モードを図解
している。

【図３】図３はそのメモリ内のブロック図形描写の配置
を図解している。

【図４】図４はアドレスを計算するための装置の回路図
である。

【図５】図５は運動補償されたブロックの画像内の位置
を図解している。

【図６】図６は図５のブロックＥによりメモリ内に占有
される位置を図解している。

【図７】図７は運動補償されたブロックの画素のアドレ
スをメモリ内で計算するための装置を図解している。

【図８】図８は図７内の装置ＣＮＴＲＢＬＫ　を極めて
詳細に図解している。

【図９】図９は図７内の装置ＯＦＣＡＬ　を極めて詳細
に図解している。

【図１０】図１０は図７内の装置ＮＵＭＢＬＫを極めて
詳細に図解している。

【図１１】図１１は図７内の装置ＧＥＮＡＤＲを極めて
詳細に図解している。

【図１２】図１２は図７及び１１の装置ＧＥＮＡＤＲに
より達成される動作に対する時間図である。

【図１３】図１３は運動補償されないブロックの場合の
ための図７の装置の単純化された実施例を図解している
。

【図１４】図１４も運動補償されないブロックの場合の
ための図７の装置の単純化された実施例を図解している
。

【符号の説明】

１１，　１２，　１７，　１８，　２１　　モジュール
ＯＰ１３，　１４，　１５，　１６　　接続１９　　乗
算器 ２０　　加算器 ２２，　２３　　モジュールＣＯＮＣ ２４　　メモリ ２５，　２６　　画像 ２７，　２８　　計数器ＣＮＴＲ ２９，　３０　　比較器 ３１，　３２　　ブロックＯＰ ３３　　シフト加算器 ３４　　乗算器 ３５　　第２加算器 ３６　　第３加算器 ３７　　計数器 ３８，　３９　　ＯＲゲート ４０，　４１　　ＡＮＤ　ゲート

Claims (10)

【特許請求の範囲】
1. 【請求項１】　　画像処理システムのメモリにおける記
   憶装置を取り扱う方法であって、ダイナミック型の前記
   メモリはバースト型アクセスによる行と列とに編成され
   ており、そのシステムにおいては画像がブロック的に処
   理され、各ブロックは正方形又は矩形であり、水平方向
   と垂直方向とに複数の画素（Ｈ＊Ｖ）を具えており、ブ
   ロック内の画素の図形描写はそのブロック内の連続的な
   平行線内でかわるがわる画素を考慮することにより達成
   される記憶装置を取り扱う方法において、そのメモリ内
   において各ブロックの完全な図形描写が、そのブロック
   が図形描写され且つそのブロックがかわるがわる記憶さ
   れる系列でそのメモリ内に置かれることを特徴とする画
   像処理用メモリ記憶方法。
2. 【請求項２】　　異なるブロックの内容が列アドレスを
   それの最大値まで増大させることによりそのメモリ内に
   記憶され、その後このアドレスが零に調節され且つ行ア
   ドレスが増大され、以下同様に継続されることを特徴と
   する請求項１記載の画像処理用メモリ記憶方法。
3. 【請求項３】　　画素の数で表現される水平寸法と垂直
   寸法（Ｈ，Ｖ）が２の整数（ｍ，ｐ）累乗であるブロッ
   クが用いられる請求項１記載の画像処理用メモリ記憶方
   法において、所定の画素を含んでいるブロックのメモリ
   アドレスがその画像内のこの画素のｘ，ｙ座標から、被
   除数として前記座標ｘ又はｙの一方を有し、除数として
   それぞれ前記水平寸法又は垂直寸法（Ｈ又はＶ）を有す
   る“整数分割”モードおよび“法”モードによって計算
   され、これらの動作は２進ワードにより表現されるこれ
   らの値に基づき、整数分割の結果として位が前記２の累
   乗（ｍ又はｐ）のビットを供給し、法動作の結果として
   位が２のこの同じ累乗より小さいか又は等しいビットを
   供給する二分法によって実行されることを特徴とする画
   像処理用メモリ記憶方法。
4. 【請求項４】　　ブロックで処理された画像を記憶する
   ためにバースト状のアクセスによる行と列とに編成され
   たダイナミック型のメモリを具えた装置であって、それ
   らの各ブロックは画素の数で表現される水平寸法Ｈ又は
   垂直寸法Ｖがそれぞれ２のｍ及びｐ整数累乗である正方
   形又は矩形であり、ブロック内に含まれる画素の図形描
   写はそのブロック内の連続的平行線当たりの画素を考慮
   することにより達成される装置において、各ブロックの
   完全な図形描写はそのブロックの図形描写の順でメモリ
   内に記憶され、そのブロックはそのメモリ内にかわるが
   わる記憶され、メモリ内のブロックの数（ＮＵＭＢＬＯ
   Ｃ）　をこのブロックの画素のｘ，ｙ座標から計算する
   手段を含み、その手段はｘ及びｙの値を表現する２進ワ
   ードからｍ及びｐより高い位のビットをそれぞれ抽出す
   る二つの実質的演算器（ＯＰ１１，　ＯＰ１２）と、一
   方では被乗数として各画像ラインのブロックの数（ＮＢ
   ＬＯＣＨ）が印加され、他方ではｙを表現する２進ワー
   ドから前記一方の演算器により抽出されたビット（その
   ビットはその画素を含んでいるブロックの画像内の垂直
   座標（ＡＤＢＬＯＣＶ）　を表現する）により形成され
   た２進ワードを印加される乗算器（１９）、及び一方で
   は前記乗算器からくる結果と、他方ではｘを表現する２
   進ワードから前記他方の演算器により抽出されたビット
   （そのビットはその画素を含んでいるブロックの画像内
   の水平座標（ＡＤＢＬＯＣＨ）　を表現する）により形
   成された２進ワードをそこで加算されるために印加され
   る加算器（２０）とにより形成されていることを特徴と
   する画像処理用メモリ記憶を実施する装置。
5. 【請求項５】　　ブロック的に処理される画像を記憶す
   るためにバースト型アクセスによる行と列とに編成され
   たダイナミック型のメモリを含んでいる装置であって、
   各ブロックは画素の数で表現される水平寸法Ｈと垂直寸
   法Ｖとがそれぞれ２のｍ及びｐ整数累乗である正方形ま
   たは矩形であり、ブロック内の画素の図形描写はそのブ
   ロック内の連続的平行線内の画素を考慮することにより
   達成される装置において、各ブロックの完全な図形描写
   はそのブロックの図形描写の順に前記メモリ内に記憶さ
   れ、且つそのブロックは前記メモリ内にかわるがわる入
   れられ、画像内の画素のアドレスｘ，ｙからブロック内
   の画素の相対アドレス（ＡＤＲＥＬ）　を計算する手段
   を含み、その手段はｘ及びｙの値を表現する２進ワード
   からそれぞれ下位ｐ及びｍビットを抽出する、二つの実
   質的演算器（ＯＰ１１，　ＯＰ１２）により形成されて
   おり、ブロックの二つの抽出された群は、前記二つの演
   算器の一方によりｙから抽出されたビットの群（ＡＤＲ
   ＥＬＶ）をｍビットだけ左へシフトし、且つそれを前記
   二つの演算器の他方によりｘから抽出されたビットの群
   （ＡＤＲＥＬＨ）と連結する別の実質的演算器（ＣＯＮ
   Ｃ）へ印加されることを特徴とする画像処理用メモリ記
   憶を実施する装置。
6. 【請求項６】　　ブロック内で処理された画像を記憶す
   るために、バースト状のアクセスによる行と列で編成さ
   れたダイナミック型のメモリを具えた装置であって、そ
   れらのブロックの各々は画素の数で表現される水平寸法
   Ｈ又は垂直寸法Ｖがそれぞれ２のｍ及びｐ整数累乗であ
   り、ブロック内に含まれた画素の図形描写はブロック内
   の連続的な平行線当たりの画素を考慮することにより達
   成される装置において、各ブロックの完全な図形描写は
   そのブロックの図形描写の順にそのメモリ内に記憶され
   ており、且つそのブロックはかわるがわるそのメモリ内
   に記憶され、またそのメモリへのアクセスはブロックの
   最初のアドレスを基礎として編成されており、この画素
   を含むブロックの数（ＮＵＭＢＬＯＣ）　とそのブロッ
   ク内のその画素の相対アドレス（ＡＤＲＥＬ）　とから
   そのメモリ内の画素の行アドレスと列アドレス（ＡＤＲ
   Ｘ，ＡＤＲＹ）　を計算する手段を含み、その手段はそ
   のブロックの数（ＮＵＭＢＬＯＣ）　を表現する２進ワ
   ード内で下位ビット“ｅ”を分離する演算器（ＯＰ２１
   ）により構成され、そこで“ｅ”は２の“ｅ”累乗が各
   メモリ行内のブロックの数と等しいような整数であり、
   これらの“ｅ”ビットが連結要素（ＣＯＮＣ　２２）　
   へ運ばれ、そこでそれらは左へシフトされ、且つ水平方
   向で探索されたアドレスの成分（ＡＤＲＸ）即ちメモリ
   列の数を供給するために、そのブロック内の画素の相対
   アドレスを表現するビット（ＡＤＲＥＬ）　と連結され
   、その他のビット（それの優先度は“ｅ”を超える）は
   垂直方向で探索されたアドレスの成分（ＡＤＲＹ）、即
   ちメモリの行数を供給することを特徴とする画像処理用
   メモリ記憶を実施する装置。
7. 【請求項７】　　ブロック内で処理された画像を記憶す
   るために、バースト状のアクセスによる行と列で編成さ
   れたダイナミック型のメモリを具えた装置であって、画
   像はそれ故にブロックの網状組織から作られており、こ
   れらの各ブロックは画素の数で表現される水平寸法Ｈ又
   は垂直寸法Ｖがそれぞれ２のｍ及びｐ整数累乗である正
   方形又は矩形であり、ブロック内に含まれた画素の図形
   描写はブロック内の連続的な平行線当たりの画素を考慮
   することにより達成される装置において、各ブロックの
   完全な図形描写はそのブロックの図形描写の順でそのメ
   モリ内に記憶されており、且つそれらブロックは前記網
   状組織のブロックに対してシフトされた画像のブロック
   内に含まれた画素のメモリ内のアドレス（ＡＤＲＥＬＨ
   ，　ＡＤＲＥＬＶ）を計算するためにかわるがわるその
   メモリ内に記憶されており、その計算は基準ブロックで
   ある前記網状組織のこのブロック（Ａ）　のアドレス（
   ＡＤＢＬＯＣＨ，　ＡＤＢＬＯＣＶ）と、その画像内で
   水平方向に含まれるブロックの数（ＮＢＬＯＣＨ）を知
   ることによりこの基準ブロックに対してシフトされたそ
   のブロックのシフト（ＤＸ，　ＤＹ）とから達成され、
   一つ又は複数の以下の組立品‐シフトされたブロックの
   シフト（ＤＸ，　ＤＹ）から、基準ブロック（Ａ）　に
   対して水平方向（ＯＦＢＬＫＸ）及び垂直方向（ＯＦＢ
   ＬＫＹ）にどれだけ遠くそのブロックがシフトされたか
   を計算し、且つそれの出発位置を含んでいる網状組織ブ
   ロック（Ｂ）　に対するシフトされたブロックの相対位
   置を水平に（ＯＦＰＥＬＸ）及び垂直に（ＯＦＰＥＬＹ
   ）計算するための第１の手段（ＯＦＣＡＬ）　と、‐シ
   フトされたブロックのシフト（ＯＦＢＬＫＸ，　ＯＦＢ
   ＬＫＹ）からと、基準ブロックのアドレス（ＡＤＢＬＯ
   ＣＨ，　ＡＤＢＬＯＣＶ）から、及び水平方向での各画
   像のブロックの数（ＮＢＬＯＣＨ）から、画像内のシフ
   トされたブロックの出発点を含んでいるブロック（Ｂ）
   　の数（ＮＵＭＢＬＯＣ）　を計算するための第２の手
   段（ＮＵＭＢＬＫ）と、‐その数が先の手段（ＮＵＭＢ
   ＬＫ）により供給されるブロック内の画素に対するアド
   レスの二つの成分（ＡＤＲＥＬＨ，　ＡＤＲＥＬＶ）を
   発生するための第３の手段（ＧＥＮＡＤＲ）と、‐その
   メモリブロック内の関連する“線型”アドレス（ＡＤＲ
   ＥＬ）　を与えるために、その画素に対するアドレスの
   垂直成分のビット（ＡＤＲＥＬＶ）を左へシフトし、且
   つそれをこの関連するアドレスの水平成分のビット（Ａ
   ＤＲＥＬＨ）と連結するための第４の手段（ＢＬＫＡＤ
   ＲＥＬ）と、‐“ｅ”が２の“ｅ”累乗が各メモリ行内
   のブロックの数と等しいような整数であり、“ｅ”ビッ
   トが左へシフトされる連結要素（ＣＯＮＣ）へこれらの
   “ｅ”ビットが送られて、且つ水平方向に探索されたア
   ドレス（メモリ列の数）の成分（ＡＤＲＸ）を与えるた
   めに先の手段により供給されたビット（ＡＤＲＥＬ）　
   と連結され、前記２進ワードのその他のビットは垂直方
   向に探索されたアドレス（メモリ行の数）の成分（ＡＤ
   ＲＹ）を与えている、前記ブロックの数（ＮＵＭＢＬＯ
   Ｃ）　を指示している２進ワード内で下位“ｅ”ビット
   を分離する演算器（ＯＰ）を構成している第５の手段（
   ＭＥＭＡＤＲ）と、を含んでいることを特徴とする画像
   処理用メモリ記憶を実施する装置。
8. 【請求項８】　　第１の手段（ＯＦＣＡＬ）　が基準ブ
   ロックに対してシフトされたブロックのシフトの水平方
   向の値（ＤＸ）を表現する２進ワード内のｍ個の下位ビ
   ットを分離する演算器（ＯＰ３１）と、基準ブロックに
   対してシフトされたブロックのシフトの水平方向の値（
   ＤＹ）を表現する２進ワード内のｐ個の下位ビットを分
   離する演算器（ＯＰ３２）とにより構成されていること
   を特徴とする請求項７記載の画像処理用メモリ記憶を実
   施する装置。
9. 【請求項９】　　第２の手段（ＮＵＭＢＬＫ）が垂直方
   向での基準ブロックのアドレスの値（ＡＤＢＬＯＣＶ）
   　と垂直方向にシフトされたブロックのシフトの値（Ｏ
   ＦＢＬＫＹ）との合計を取る第１加算器（３３）と、こ
   の第１加算器により供給された結果を水平方向での各画
   像のブロックの数の値（ＮＢＬＯＣＨ）で乗算する乗算
   器（３４）と、水平方向での基準ブロックのアドレスの
   値（ＡＤＢＬＯＣＨ）　と水平方向にシフトされたブロ
   ックのシフトの値（ＯＦＢＬＫＸ）との合計を取る第２
   加算器（３５）と、及び第２加算器により供給された値
   と前記乗算器により作り出された値の合計を取る第３加
   算器（３６）とにより形成されたことを特徴とする請求
   項７記載の画像処理用メモリ記憶を実施する装置。
10. 【請求項１０】　　第３の手段（ＧＥＮＡＤＲ）が一つ
    又は複数の下記の要素の群‐零か又はシフトされたブロ
    ックの出発点を含む網状組織のブロックに対してシフト
    されたブロックの水平方向での相対位置の値（ＯＥＰＦ
    ＬＸ）かから選択される値を供給するためのマルチプレ
    クサ（ＭＵＸ）　と、そのマルチプレクサにより供給さ
    れた値により初期化され得て且つクロック速度（ＣＰＥ
    ＬＸ）　でその画素に対するアドレスの水平成分（ＡＤ
    ＲＥＬＨ）を供給する計数器（Ａ　ＣＮＴＲ）とを具え
    る群と、‐同様の方法で形成されて、垂直方向で相当す
    る要素を処理する群（ＭＵＸ，Ｂ　ＣＮＴＲ）と、‐シ
    フトされたブロックの出発アドレスを含んでいる網状組
    織のブロックに対してシフトされたブロックの水平方向
    での相対位置の値（ＯＦＰＥＬＸ）を表現している２進
    ワードの２の補数（２’ＣＯＭＰＬ）　を供給する数学
    的ユニットと、零か又は前記２の補数かから選択された
    値を供給するためのマルチプレクサ（ＭＵＸ）　と、及
    びこのマルチプレクサにより供給された値により初期化
    され得て、且つクロック速度（ＣＰＥＬＨ）　でその画
    素に関するアドレスの水平成分（ＢＵＦＡＤＲＨ）　を
    供給する計数器（Ｃ　ＣＮＴＲ）を具える群と、‐同様
    の方法で形成されて、垂直方向で相当する要素を処理す
    る群　（２’ＣＯＭＰＬ，ＭＵＸ，　Ｄ　ＣＮＴＲ）と
    、により形成されることを特徴とする請求項７記載の画
    像処理用メモリ記憶を実施する装置。