JPH04214291A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH04214291A
JPH04214291A JP2402053A JP40205390A JPH04214291A JP H04214291 A JPH04214291 A JP H04214291A JP 2402053 A JP2402053 A JP 2402053A JP 40205390 A JP40205390 A JP 40205390A JP H04214291 A JPH04214291 A JP H04214291A
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末　岡　厚　志
Katsushi Nagaba
長　場　勝　志
Hiroyuki Koinuma
鯉　沼　弘　之
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。
【０００２】
【従来の技術】データ保持ノードＮＤ　と、所定の電位
にプリチャージされるデータ線ＤＬと、このデータ線Ｄ
Ｌに接続されるセンスアンプと、ソース，ドレインが各
々データ保持ノードＮＤ　、データ線ＤＬに接続される
ＮＭＯＳトランジスタ（以下、転送トランジスタともい
う）と、このＮＭＯＳトランジスタのゲートに接続され
る昇圧回路とを備えている半導体集積回路装置はよく知
られている。この集積回路装置においては、ノードＮＤ
　と、データ線ＤＬとの間のデータ転送が以下の手順で
行われている。
【０００３】まず、ノードＮＤ　のデータをデータ線Ｄ
Ｌに出力するために、動作初期０Ｖであったトランジス
タのゲートを昇圧回路により高電位にすると、トランジ
スタがオンしてノードＮＤ　とデータ線ＤＬは電気的に
つながる。これによりノードＮＤ　のデータによりデー
タ線ＤＬの電位がプリチャージ電位より変化する。次に
センスアンプを活性化しデータ線のレベル変化を増幅し
データ線をハイあるいはロウに確定する。この状態でノ
ードＮＤ　からデータ線ＤＬへとデータが出力されたこ
とになる。
【０００４】次にデータ線ＤＬを通じてノードＮＤ　へ
データを入力する。トランジスタのゲートをそのまま高
電位に保てば、ノードＮＤ　とデータ線ＤＬは転送トラ
ンジタにより電気的につながっているのでノードＮＤ　
のデータはデータ線ＤＬと同一になる。データ線ＤＬの
データを反転しなければ、先の転送でノードＮＤ　から
データ線ＤＬへ出力されたデータと同一のものがデータ
線ＤＬからノードＮＤ　へ転送され、データ線ＤＬのデ
ータをある入力回路で反転すれば逆データがノードＮＤ
　へ送られる。最後に転送動作を終了する時は、ゲート
電圧を０Ｖにし転送トランジスタをオフし、ノードＮＤ
　とデータ線ＤＬを電気的に遮断，またデータ線ＤＬを
所定の電位に充電し次のデータ転送へ備える。
【０００５】以上述べたような転送トランジスタの典型
はＤＲＡＭのメモリセルトランジスタである。以下これ
を例にして説明する。図５に従来の半導体集積回路装置
を示す。この半導体集積回路装置はＤＲＡＭであり、説
明を簡単にするために２行１列分のメモリセルしか持た
ない。メモリセルは１つのトランジスタと１つのキャパ
シタからなっており、それぞれのメモリセルをＭＣ０，
ＭＣ１と呼び、さらに各々メモリセルを構成するトラン
ジスタ，キャパシタをそれぞれＴＭ０，ＣＭ０，ＴＭ１
，ＣＭ１と呼ぶ。メモリセルトランジスタＴＭ０はゲー
トがワード線ＷＬ０に、ソース，ドレインがビット線Ｂ
Ｌ０−キャパシタＣＭ０間に接続されている。同様にメ
モリセルトランジスタＴＭ１はゲートがワード線ＷＬ１
に、ソース，ドレインがビット線ＢＢＬ０−キャパシタ
ＣＭ１間に接続されている。ビット線ＢＬ０，ＢＢＬ０
はセンスアンプＳＡに、ワード線ＷＬ０，ＷＬ１はデコ
ーダＤＣを介してワード線昇圧回路ＷＬＤＶの出力ノー
ドＷＤに接続されている。ワード線昇圧回路ＷＬＤＶは
ソース，ドレインのいずれか一方をプラスの電源Ｖｃｃ
に、他方をワード線昇圧回路ＷＬＤＶの出力ノードＷＤ
に接続しゲートにアクティブ信号φＡ　を入力したトラ
ンジスタＴ１０と、ソース，ドレインのいずれか一方を
グランドに、他方をワード線昇圧回路ＷＬＤＶの出力ノ
ードＷＤに接続しゲートにリセット信号φＲ　を入力し
たトランジスタＴ２０を持つ。アクティブ信号φＡ　は
遅延回路ＤＬＹを通りインバータＩＮＶ１に伝達され、
インバータＩＮＶ１の出力はインバータＩＮＶ２を介し
昇圧用キャパシタＣＢ１の片極φＡ　′に供給される。 昇圧用キャパシタＣＢ１のもう一方の極はワード線昇圧
回路ＷＬＤＶの出力ノードＷＤに接続されている。
【０００６】図５に示したＤＲＡＭのメモリセルＭＣ０
のデータを転送トランジスタＴＭ０を介しビット線に出
力するまでの動作を説明する。ここではメモリセルＭＣ
０にロウデータが記憶されているものとし、ビット線Ｂ
Ｌ０，ＢＢＬ０は動作電圧Ｖｃｃの１／２のレベルにプ
リチャージされているものとする。動作の大まかな流れ
はまず活性化したいメモリセルＭＣ０につながっている
ワード線ＷＬ０をグランドレベルから動作電圧Ｖｃｃレ
ベル以上にする。するとメモリセルトランジスタＴＭ０
が導通しキャパシタＣＭ０に蓄えてあった電荷がビット
線ＢＬ０に流れ、ビット線ＢＬ０の電位を若干下げる。 そのわずかな電位変化をセンスアンプＳＡで増幅すると
、その結果ビット線ＢＬ０がグランドレベルになりセル
データが読みだされる。
【０００７】読みだし動作の始めは、ワード線昇圧回路
ＷＬＤＶでＶｃｃレベル以上の電位をつくり、ワード線
昇圧回路ＷＬＤＶの出力ＷＤをデコーダＤＣがアドレス
Ａを受けて目的のワード線ＷＬ０に伝達することである
。リセット信号φＲ　をロウにしアクティブ信号φＡ　
をＶｃｃレベルにすることによりトランジスタＴ１０が
オン、Ｔ２０がオフし、ワード線昇圧回路ＷＬＤＶの出
力ＷＤがＶｃｃ−Ｖｔのレベルとなる（図６の期間ｔ１
参照）。ここでＶｔとはトランジスタＴ１０のしきい値
である。アクティブ信号φＡ　は遅延回路ＤＬＹおよび
インバータＩＮＶ１，ＩＮＶ２を介し昇圧用キャパシタ
ＣＢ１の片極に伝わり、遅延を持ってφＡ　′がハイに
変わる。するとワード線昇圧回路ＷＬＤＶの出力ＷＤは
キャパシタＣＢ１のカップリングにより、図６の期間ｔ
２で充電されたレベルから高電位に昇圧される。その動
作に並行してデコーダＤＣがアドレスＡを受けワード線
ＷＬ０を選択し、ワード線昇圧回路ＷＬＤＶの出力ＷＤ
がワード線に伝達され、ワード線ＷＬ０は昇圧レベルＶ
ｂとなる（図６の期間ｔ２参照）。
【０００８】ワード線ＷＬ０のレベルがメモリセルトラ
ンジスタＴＭ０のしきい値を越えるとトランジスタＴＭ
０がオンしてキャパシタＣＭ０に蓄えてあったデータが
ビット線ＢＬ０へ流れ、ビット線ＢＬ０の電位がプリチ
ャージレベルＶｃｃ／２から若干下がる。次にセンスア
ンプＳＡをセンスアンプ活性化信号φＳＡをハイにして
活性化し、ビット線ＢＬ０のレベル変化を増幅してグラ
ンドレベルに（ＢＢＬ０をＶｃｃレベルに）する。この
状態でセルデータがビット線へ読み出されたことになる
（図６の期間ｔ３参照）。
【０００９】セルトランジスタのゲート（ワード線ＷＬ
０）は高電位に保たれているので、ビット線ＢＬ０の電
位がセルトランジスタを通じ、セルキャパシタＣＭ０へ
書き込まれる。ビット線ＢＬ０のデータを反転しなけれ
ばロウのデータが、ビット線ＢＬ０のデータをある入力
回路で反転すればハイのデータがセルキャパシタＣＭ０
に書き込まれる。
【００１０】リセット動作において、アクティブ信号φ
Ａ　をグランドレベルにするとトランジスタＴ１０がオ
フする。またアクティブ信号φＡ　がロウになったのを
受けて遅延を持ちφＡ　′がロウになり、キャパシタＣ
Ｂ１のカップリングにより、ワード線ＷＬ０、出力ＷＤ
のレベルがＶｃｃ付近に下がる。同時にリセット信号φ
Ｒ　をハイにすると、ワード線ＷＬ０、出力ノードＷＤ
のレベルはグランドになり、メモリセルトランジスタＴ
Ｍ０はオフしてビット線ＢＬ０、セルキャバシタＣＭ０
は互いに電気的に遮断された状態となる（図６の期間ｔ
４参照）。
【００１１】ここでの説明では転送トランジスタがＮＭ
ＯＳトランジスタであるとしているが、当然ＰＭＯＳト
ランジスタである場合も考えられる。しかし、ＮＭＯＳ
トランジスタを例にして説明すればＰＭＯＳトランジス
タの場合は自明であるから説明を省略する。以下の文に
おいてもＮＭＯＳトランジスタのみを例にして説明する
が同様の理由からであり、本発明がＮＭＯＳトランジス
タを使った転送トランジスタのみにしか応用できないと
いうわけではない。
【００１２】
【発明が解決しようとする課題】転送トランジスタはプ
リチャージされたデータ線になるべく速くデータを転送
しなくてはならない。そのためにはゲートに付加する昇
圧電位はできるだけ高電位にするのがよい。しかしこの
レベルはトランジスタのゲート酸化膜が破壊されない程
度に抑える必要がある。
【００１３】さて、転送トランジスタのゲート酸化膜に
高電圧がかかるのはどんな時か図５に示したＤＲＡＭを
例に考えてみる。ワード線ＷＬ０が昇圧レベルＶｂにな
るとセルデータがビット線ＢＬ０に出力される（図６の
期間ｔ２参照）。この時、セルトランジスタＴＭ０のゲ
ート−ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｂ−Ｖｃｃ／
２である。ゲートが高電位に昇圧されてもビット線のプ
リチャージ電位によって転送トランジスタにかかる電位
が緩和されている。続いてセンスアンプを活性化しビッ
ト線レベル変化を増幅すると（図６の期間ｔ３）、最悪
の場合、つまりロウデータが出力されている時、Ｖｇｓ
＝Ｖｂ−０となり、転送トランジスタのゲート−ソース
間に昇圧レベルがそのままかかりこの期間ゲート酸化膜
に最も高い電界が付加される。
【００１４】一方、図６の期間ｔ２においてはワード線
昇圧レベルをできるだけ高電位にし転送トランジタのコ
ンダクタンスをあげ、セルデータをビット線に高速に出
力することが望まれる。しかし、従来の半導体集積回路
装置においては上述のようにセンスアンプの活性化後、
高電位差が生じるために、昇圧レベルを抑えざるを得な
かった。すなわちゲート酸化膜破壊をおそれ、転送効率
を十分にあげることができなかったのである。
【００１５】本発明は転送トランジスタのゲート電圧を
センスアンプの活性化前十分に昇圧し、センスアンプ活
性化後にはそのレベルを降圧することにより、転送効率
が高く、しかもゲート酸化膜破壊もおこさない半導体集
積回路装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、データ保持ノードと、所定の電位にプリチャー
ジされたデータ線と、ソース，ドレインをデータ線、デ
ータ保持ノードに夫々接続したＭＯＳトランジスタと、
このＭＯＳトランジスタを介しデータ線に転送されたデ
ータを増幅するセンスアンプと、ＭＯＳトランジスタの
ゲートに絶対値で比較してドレイン電圧以上である電圧
を与える昇圧回路と、センスアンプの活性化のタイミン
グで、ＭＯＳトランジスタのゲート電圧の絶対値を小さ
くする手段を備えていることを特徴とする。
【００１７】
【作用】このように構成された本発明の半導体集積回路
装置によれば、センスアンプの活性化のタイミングでＭ
ＯＳトランジスタのゲート電圧の絶対値が小さくなる。 これにより、転送効率を高くすることができるとともに
、ゲート酸化膜破壊が生じるのを防止することができる
。
【００１８】
【実施例】図１に本発明による半導体集積回路装置の第
１実施例を示す。この半導体集積回路装置は、図５に示
した半導体集積回路装置とワード線昇圧回路ＷＬＤＶの
構造が異なり、さらにワード線昇圧回路ＷＬＤＶの出力
ノードＷＤにセンスアンプ活性化のタイミングで降圧す
る降圧回路ＤＷＮを付加してある。
【００１９】ワード線昇圧回路ＷＬＤＶは図５に示した
従来の回路と同じく電源Ｖｃｃと電源Ｖｓｓの間に直列
接続され、ゲートにそれぞれアクティブ信号φＡ　、リ
セット信号φＲ　を入力しているＮＭＯＳトランジスタ
Ｔ１０，Ｔ２０を持ち、Ｔ１０，Ｔ２０を互いに接続し
ているノードＷＤを出力とする。そして遅延回路ＤＬＹ
１，ＤＬＹ２によってアクティブ信号φＡ　を遅らせた
信号φＡ　′をつくり、昇圧用キャパシタＣＢ１の片極
に付加している。キャパシタＣＢ１の他極は出力ＷＤに
接続してある。遅延回路ＤＬＹ２は３段のインバータＩ
ＮＶ１，ＩＮＶ２，ＩＮＶ３と、電源Ｖｃｃと電源Ｖｓ
ｓの間に直列接続されたＰＭＯＳトランジスタＴ３０，
ＮＭＯＳトランジスタＴ３１，Ｔ３２からなる。トラン
ジスタＴ３０のゲートはインバータＩＮＶ１の出力ノー
ドＮ２に、トランジスタＴ３１，Ｔ３２のゲートはイン
バータＩＮＶ３の出力ノードＮ４に接続されている。
【００２０】降圧回路ＤＷＮはセンスアンプ活性化信号
φＳＡとインバータＩＮＶ１の出力ノードＮ２を入力と
しノードＮ５に出力するＮＯＲ回路ＮＯＲ１と、ＮＯＲ
回路ＮＯＲ１の出力をうけるインバータＩＮＶ４と、電
源Ｖｃｃと電源Ｖｓｓの間に直列接続されたＰＭＯＳト
ランジスタＴ４０，ＮＭＯＳトランジスタＴ４１，Ｔ４
２とを有する。トランジスタＴ４０，Ｔ４１のゲートは
インバータＩＮＶ４の出力Ｎ６に接続され、トランジス
タＴ４２のゲートは遅延回路ＤＬＹ１の出力Ｎ１に接続
されている。さらにワード線昇圧回路ＷＬＤＶの出力Ｗ
ＤとトランジスタＴ４０，Ｔ４１を互いに接続している
ノードφＤ　の間に接続された降圧用キャパシタＣＢ２
と、ゲートをノードＮ２にソース、ドレインをφＡ　′
−φＤ　間に接続したＮＭＯＳトランジスタＴ５０と、
ゲート、ドレインを電源Ｖｓｓに、ソースをノードφＤ
　に接続したＮＭＯＳトランジスタＴ６０を備えている
。
【００２１】以下、図１の半導体集積回路装置の動作を
説明する。アクティブ信号φＡ　がグランドレベルから
Ｖｃｃレベルになり、リセット信号φＲ　がグランドレ
ベルになるとトランジスタＴ１０がオン、Ｔ２０がオフ
してワード線昇圧回路ＷＬＤＶの出力ノードＷＤがＶｃ
ｃ−Ｖｔのレベルまで充電される（図２の期間ｔ１）。 ここでＶｔとはトランジスタＴ１０のしきい値である。 出力ノードＷＤが充電されている時並行してアクティブ
信号φＡ　の遅延信号φＡ　′，φＤ　がつくられる。 アクティブ信号φＡ　がハイになると、遅延回路ＤＬＹ
１による遅延をともなってノードＮ１がハイになる。ノ
ードＮ１がハイに変わるとインバータＩＮＶ１によって
ノードＮ２がロウになる。この時点でトランジスタＴ３
０，Ｔ４２はオンしトランジスタＴ３０，Ｔ３１，Ｔ３
２およびＴ４０，Ｔ４１，Ｔ４２はそれぞれインバータ
を形成し、またトランジスタＴ５０はオフしている。そ
してセンスアンプ活性化信号φＳＡはハイになっていな
いからＮＯＲ回路ＮＯＲ１はインバータと等価であり、
ノードＮ２がロウに変わるとインバータ３段分の遅延で
遅延信号φＤ　がほぼ同時にハイになる。この時キャパ
シタＣＢ１，ＣＢ２の片極が０ＶからＶｃｃレベルへと
電圧が変化するから、ワード線昇圧回路ＷＬＤＶの出力
ＷＤはカップリングでＶｂ１レベルへと昇圧される。そ
してデコーダＤＣがアドレスＡを受けて選択したワード
線、たとえばＷＬ０に昇圧レベルを伝達する（図２の期
間ｔ２）。
【００２２】ワード線ＷＬ０のレベルがＶｂ１となれば
メモリセルトランジスタＴＭ０がオンしメモリセルキャ
パシタＣＭ０に蓄えてあった電荷がビット線ＢＬ０へ流
れる。そのデータがＬＯＷであるとすればビット線ＢＬ
０はプリチャージレベルＶｃｃ／２から若干下がる。続
いてセンスアンプをφＳＡをハイにして活性化するとビ
ット線ＢＬ０はグランドレベルに、ビット線ＢＢＬ０は
Ｖｃｃレベルになる。またＮＯＲ回路ＮＯＲ１の出力ノ
ードＮ５がロウになり、インバータ２段を経て降圧信号
φＤ　がロウに変わる。これを受けてノードＷＤはキャ
パシタＣＢ２のカップリングでＶｂ１からＶｂ２のレベ
ルへおし下げられる（図２の期間ｔ３）。この時Ｖｂ２
のレベルは、Ｖｃｃ（データがハイのレベル）とトラン
ジスタＴＭ０のしきい値の和以上に設定し、ビット線Ｂ
Ｌ０の電位をセルトランジスタＴＭ０を通じセルキャパ
シタＣＭ０に書き込みできるようにしておく。
【００２３】ワード線がＶｂ２というレベルに保たれて
いるから、ビット線ＢＬ０の電位がセルトランジスタＴ
Ｍ０を通じ、セルキャパシタＣＭ０へと書き込まれる。 ビット線ＢＬ０のデータがある入力回路によって反転さ
れなければロウデータが、反転されればハイデータが書
き込まれる。
【００２４】リセット動作において、アクティブ信号φ
Ａ　をロウにすると遅延回路ＤＬＹ１により遅延をとも
なってノードＮ１がロウになる。それを受けてノードＮ
２がハイになり、この時点でトランジスタＴ３０、Ｔ４
２は共にオフ、トランジスタＴ５０はオンする。よって
一度ロウになっていたノードφＤ　が遅延信号φＡ　′
によってプラスの電位に充電される。ノードＮ２がハイ
に変わった後、ノードＮ４がインバータ２段の遅延でハ
イになりトランジスタＴ３２がオンしノードφＡ　′が
ロウ、またノードφＤ　がロウになる。
【００２５】一度０ＶになっていたノードφＤ　をトラ
ンジスタＴ５０によって充電したのはノードＷＤを０Ｖ
に放電する際にキャパシタＣＢ２のカップリングにより
、ノードφＤ　がマイナスの電位になるのを防ぐためで
、トランジスタＴ６０も同様の目的で接続されている。
【００２６】ノードφＡ　′がロウになるとキャパシタ
ＣＢ１のカップリングでノードＷＤがＶｃｃレベル付近
まで下がり、リセット信号φＲ　をハイにするとトラン
ジスタＴ２０がオンしてノードＷＤ、ワード線ＷＬ０が
グランドレベルになる。ワード線ＷＬ０がロウになると
メモリセルトランジスタＴＭ０はオフしキャパシタＣＭ
０はビット線ＢＬ０から電気的に遮断される。
【００２７】従来の半導体集積回路装置においてはワー
ド線の昇圧レベルはＶｂという一つのレベルで、このレ
ベルはセンスアンプ活性化後、セルトランジスタにかか
る高電界を考慮し、ゲート酸化膜を破壊しない程度に抑
えられたものであった。この実施例の半導体集積回路装
置ではワード線レベルをセンスアンプ活性化の前後でＶ
ｂ１，Ｖｂ２という２つのレベルに分けて設定した。こ
れによりＶｂ２のレベルをゲート酸化膜を破壊しないレ
ベルにすれば、Ｖｂ１は十分高く（Ｖｂ１＞Ｖｂ：従来
のレベルより高い）設定できるため、信頼性をおとさず
に転送効率をあげることができる。
【００２８】次に本発明による半導体集積回路装置の第
２実施例を図３及び図４を用いて説明する。この第２実
施例の半導体集積回路装置は図５に示した従来の半導体
集積回路装置に図３の降圧回路ＤＷＮ２を付加したもの
である。この降圧回路ＤＷＮ２はワード線昇圧回路ＷＬ
ＤＶの出力ノードＷＤに接続されセンスアンプ活性化信
号φＳＡを入力としている。以下にこの回路がどのよう
に、センスアンプ活性化のタイミングで、転送トランジ
スタのゲート電圧を下げるのかを説明する。
【００２９】降圧回路ＤＷＮ２はソースを電源Ｖｃｃに
接続しゲート、ドレインをともにノードＮａに接続した
ＮＭＯＳトランジスタＴ７０と、Ｔ７０と同様にゲート
、ドレインを共通に接続しノードＮａ、ノードＷＤ間に
直列接続されたＮＭＯＳトランジスタＴ７１、Ｔ７２を
持つ。トランジスタＴ７１、Ｔ７２は出力ノードＷＤか
らノードＮａに向かって電流が流れるように接続されて
おり、トランジスタＴ７２のゲート、ドレインがノード
ＷＤにつながっている。またノードＮａ、ノードＷＤ間
にソース、ドレインを接続しているＮＭＯＳトランジス
タＴ７３、Ｔ７４があり、トランジスタＴ７３のゲート
は電源Ｖｃｃに、トランジスタＴ７４のゲートはノード
Ｎｂに接続されている。そしてノードＮｂにはキャパシ
タＣＤの片極が接続され、キャパシタＣＤのもう一方の
極にはセンスアンプ活性化信号φＳＡが入力してある。 そしてノードＮｂ、ノードＷＤ間にソース、ドレインを
接続したＮＭＯＳトランジスタＴ７５、Ｔ７６があり、
トランジスタＴ７５のゲートはノードＷＤ、トランジス
タＴ７６のゲートはＶｃｃに接続されている。
【００３０】図４のタイムチャートでこの降圧回路ＤＷ
Ｎ２の動作を説明する。ここで簡単のため降圧回路ＤＷ
Ｎ２を構成するトランジスタのしきい値はすべて同一の
値Ｖｔｎであるとする。まず期間ｔ１を経て、期間ｔ２
にノードＷＤが昇圧されると、そのレベルは電源Ｖｃｃ
とノードＷＤの間に直列接続されたＭＯＳダイオードに
よって決められた上限値、Ｖｃｃ＋３Ｖｔｎのレベルま
であがる。すると、ノードＮｂは動作初期トランジスタ
Ｔ７６によってノードＷＤと同レベルの０Ｖにあったの
だが、トランジスタＴ７５により、Ｖｃｃ＋２Ｖｔｎの
レベルまで充電される（図４の期間ｔ２）。次にセンス
アンプ活性化信号φＳＡをハイにするとキャパシタＣＤ
のカップリングにより、ノードＮｂの電位がＶｓ（ここ
で、Ｖｓ＞＞Ｖｔｎ）程持ちあがり、トランジスタＴ７
４がオンする。これにより、電源ＶｃｃとノードＷＤの
間にトランジスタＴ７０、Ｔ７４を通る電流経路ができ
、ノードＷＤはＶｃｃ＋Ｖｔｎのレベルまで放電される
（図４の期間ｔ３）。
【００３１】動作の終わりに図５の半導体集積回路装置
で説明したのと同様に、ノードＷＤを昇圧レベルから０
Ｖまで下げると、ノードＮａ，Ｎｂはそれぞれトランジ
スタＴ７３，Ｔ７６により０Ｖとなり次の動作に備える
（図４の期間ｔ４）。トランジスタＴ７３，Ｔ７６は、
つまりノードＮａ，Ｎｂの初期電圧を０Ｖにするための
ものである。
【００３２】以上のように第２実施例によれば、センス
アンプ活性化後はワード線をＶｃｃ＋Ｖｔｎのレベルを
設定し、転送トランジスタの酸化膜に高電界が付加され
るのを防止、そしてセンスアンプ活性化までのワード線
はＶｃｃ＋３Ｖｔｎという高レベルに昇圧し転送トラン
ジタのコンダクタンスを積極的に高くした。よって信頼
性をおとすことなく高速にデータを転送する半導体集積
回路装置を実現できる。
【００３３】
【発明の効果】本発明によれば転送トランジスタのゲー
ト電圧をセンスアンプ活性化前に十分昇圧し、センスア
ンプ活性化後にはそのレベルを降圧することにより、転
送効率を高くすることができるとともに、ゲート酸化膜
の破壊が生じるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図。
【図２】第１実施例の動作を説明するためのタイムチャ
ート。
【図３】第２実施例にかかる降圧回路を示すブロック図
。
【図４】第２実施例の動作を説明するためのタイムチャ
ート。
【図５】従来の半導体集積回路装置を示すブロック図。
【図６】従来の半導体集積回路装置の動作を説明するた
めのタイムチャート。
【符号の説明】
ＷＬ０　　ワード線 ＷＬ１　　ワード線 ＭＣ０　　メモリセル ＭＣ１　　メモリセル ＢＬ０　　ビット線 ＢＢＬ０　　ビット線 ＣＭ１　　セルキャパシタ ＣＭ１　　セルキャパシタ ＣＢ１　　昇圧用キャパシタ ＣＢ２　　昇圧用キャパシタ ＣＤ　　昇圧用キャパシタ Ｔ１０〜Ｔ４２　　トランジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】データ保持ノードと、所定の電位にプリチ
    ャージされたデータ線と、ソース，ドレインを前記デー
    タ線、前記データ保持ノードに夫々接続したＭＯＳトラ
    ンジスタと、このＭＯＳトランジスタを介し前記データ
    線に転送されたデータを増幅するセンスアンプと、前記
    ＭＯＳトランジスタのゲートに絶対値で比較してドレイ
    ン電圧以上である電圧を与える昇圧回路と、前記センス
    アンプの活性化のタイミングで、前記ＭＯＳトランジス
    タのゲート電圧の絶対値を小さくする手段を備えている
    ことを特徴とする半導体集積回路装置。
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