JPH04215125A - キャリセレクトアダー - Google Patents
キャリセレクトアダーInfo
- Publication number
- JPH04215125A JPH04215125A JP41038890A JP41038890A JPH04215125A JP H04215125 A JPH04215125 A JP H04215125A JP 41038890 A JP41038890 A JP 41038890A JP 41038890 A JP41038890 A JP 41038890A JP H04215125 A JPH04215125 A JP H04215125A
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- JP
- Japan
- Prior art keywords
- circuit
- exclusive
- carry
- logic signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、シグナルプロセッサ
等に用いられるキャリセレクトアダーに関するものであ
る。
等に用いられるキャリセレクトアダーに関するものであ
る。
【０００２】
【従来の技術】図３は従来のキャリセレクトアダーのブ
ロック構成を示す接続図である。図において、例えば４
ビットごとに入力データを区切った場合、１２〜１９は
全加算器、２０〜２４はマルチプレクサである。
ロック構成を示す接続図である。図において、例えば４
ビットごとに入力データを区切った場合、１２〜１９は
全加算器、２０〜２４はマルチプレクサである。
【０００３】次に動作について説明する。通常キャリセ
レクトアダーは、多ビットの２つの入力データの加算を
高速に演算する場合に用いられ、例えば入力データを４
ビットごとに区切り、その４ビットごとの演算結果をあ
らかじめ下段側からのキャリ出力が“０”と“１”の場
合の両方を想定して、それぞれ求めておき、下段側から
のキャリ出力が決まった時点でどちらかを選択して演算
結果として出力するものである。
レクトアダーは、多ビットの２つの入力データの加算を
高速に演算する場合に用いられ、例えば入力データを４
ビットごとに区切り、その４ビットごとの演算結果をあ
らかじめ下段側からのキャリ出力が“０”と“１”の場
合の両方を想定して、それぞれ求めておき、下段側から
のキャリ出力が決まった時点でどちらかを選択して演算
結果として出力するものである。
【０００４】この装置においては、全加算器１２〜１５
で下段側からのキャリ出力が“０”の場合を、全加算器
１６〜１９で下段側からのキャリ出力が“１”の場合を
求めており、ＣＳＬ の値によりどちらか一方の結果を
和として出力する。ＣＳＨ は上位側へ送られ同様に処
理される信号となる。
で下段側からのキャリ出力が“０”の場合を、全加算器
１６〜１９で下段側からのキャリ出力が“１”の場合を
求めており、ＣＳＬ の値によりどちらか一方の結果を
和として出力する。ＣＳＨ は上位側へ送られ同様に処
理される信号となる。
【０００５】
【発明が解決しようとする課題】従来のキャリセレクト
アダーは以上のように構成されているので、入力ビット
数の２倍の全加算器が必要でビット数が増大するに従っ
て占有面積が大きくなるなどの問題点があった。
アダーは以上のように構成されているので、入力ビット
数の２倍の全加算器が必要でビット数が増大するに従っ
て占有面積が大きくなるなどの問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、回路規模を減らし入力ビット数
の増大に伴う占有面積の増加をおさえることを目的とす
る。
ためになされたもので、回路規模を減らし入力ビット数
の増大に伴う占有面積の増加をおさえることを目的とす
る。
【０００７】
【課題を解決するための手段】この発明に係るキャリセ
レクトアダーは、それぞれ２値表示をとる第１および第
２の論理信号を入力とする第１の排他的論理和回路を共
有し、該第１の排他的論理和回路の出力信号、およびキ
ャリー初期値または下位ビットからのキャリーの入力で
ある論理信号をそれぞれ入力とする２つの排他的論理和
回路からなる２つの全加算回路を構成し、上記第１の排
他的論理和回路の出力信号により制御される２つのマル
チプレクサから上位ビットへの桁上げを行い、前段から
のキャリーによる論理信号で制御されるマルチプレクサ
から１ビットのキャリセレクトアダーの出力信号を出力
するようにしたものである。
レクトアダーは、それぞれ２値表示をとる第１および第
２の論理信号を入力とする第１の排他的論理和回路を共
有し、該第１の排他的論理和回路の出力信号、およびキ
ャリー初期値または下位ビットからのキャリーの入力で
ある論理信号をそれぞれ入力とする２つの排他的論理和
回路からなる２つの全加算回路を構成し、上記第１の排
他的論理和回路の出力信号により制御される２つのマル
チプレクサから上位ビットへの桁上げを行い、前段から
のキャリーによる論理信号で制御されるマルチプレクサ
から１ビットのキャリセレクトアダーの出力信号を出力
するようにしたものである。
【０００８】
【作用】この発明においては、キャリＬ側とキャリＨ側
の各ビットの全加算器の初段のＸＯＲ回路（またはＸＮ
ＯＲ回路）を共有したので、１ビットあたりの回路規模
を縮小することができる。
の各ビットの全加算器の初段のＸＯＲ回路（またはＸＮ
ＯＲ回路）を共有したので、１ビットあたりの回路規模
を縮小することができる。
【０００９】
【実施例】図１（ａ） および（ｂ） はこの発明の一
実施例によるキャリセレクトアダーの回路構成およびブ
ロック構成を示す。また図２は上記キャリセレクトアダ
ーの動作の真理値表を示す。なお図中の／印はドントケ
アを示す。図１（ａ） において、Ａは第１の論理信号
、Ｂは第２の論理信号、１はそれぞれ２値表示をとる第
１および第２の論理信号ＡおよびＢを入力とする第１の
排他的論理和回路、２は第２の排他的論理和回路、３は
第３の排他的論理和回路、ＣｉＬはキャリー初期値また
は下位ビットからのキャリーの入力である第３の論理信
号、ＣｉＨはキャリー初期値または下位ビットからのキ
ャリーの入力である第６の論理信号、４０は該第１の排
他的論理和回路１と、該回路１の出力信号、および第３
の論理信号ＣｉＬを入力とする第２の排他的論理和回路
２とからなる第１の全加算回路である。
実施例によるキャリセレクトアダーの回路構成およびブ
ロック構成を示す。また図２は上記キャリセレクトアダ
ーの動作の真理値表を示す。なお図中の／印はドントケ
アを示す。図１（ａ） において、Ａは第１の論理信号
、Ｂは第２の論理信号、１はそれぞれ２値表示をとる第
１および第２の論理信号ＡおよびＢを入力とする第１の
排他的論理和回路、２は第２の排他的論理和回路、３は
第３の排他的論理和回路、ＣｉＬはキャリー初期値また
は下位ビットからのキャリーの入力である第３の論理信
号、ＣｉＨはキャリー初期値または下位ビットからのキ
ャリーの入力である第６の論理信号、４０は該第１の排
他的論理和回路１と、該回路１の出力信号、および第３
の論理信号ＣｉＬを入力とする第２の排他的論理和回路
２とからなる第１の全加算回路である。
【００１０】６０は上記第１の排他的論理和回路１の出
力信号、およびキャリー初期値または下位ビットからの
キャリーの入力である第６の論理信号ＣｉＨは入力とす
る第３の排他的論理和回路３と、上記第１の排他的論理
和回路１とからなる第２の全加算回路である。この２つ
の全加算回路４０，６０は２つの２進数字と前段からの
桁上げ数字の加算演算操作をする論理素子であり、その
出力としてその桁の和数字と新しい桁上げ数字を表示す
るものである。
力信号、およびキャリー初期値または下位ビットからの
キャリーの入力である第６の論理信号ＣｉＨは入力とす
る第３の排他的論理和回路３と、上記第１の排他的論理
和回路１とからなる第２の全加算回路である。この２つ
の全加算回路４０，６０は２つの２進数字と前段からの
桁上げ数字の加算演算操作をする論理素子であり、その
出力としてその桁の和数字と新しい桁上げ数字を表示す
るものである。
【００１１】４は上記第３の論理信号ＣｉＬおよび上記
第２の論理信号Ｂを入力とし上記第１の排他的論理和回
路１の出力信号により制御される第１のマルチプレクサ
、６は上記第６の論理信号ＣｉＨおよび上記第１の論理
信号Ａを入力とし上記第１の排他的論理和回路１の出力
信号に制御される第２のマルチプレクサ、５は上記第２
の排他的論理和回路２の第４の出力論理信号５０および
上記第３の排他的論理和回路３の第７の出力論理信号５
１を入力とし前段からのキャリーによる第９の論理信号
ＣＳで制御される第３のマルチプレクサである。
第２の論理信号Ｂを入力とし上記第１の排他的論理和回
路１の出力信号により制御される第１のマルチプレクサ
、６は上記第６の論理信号ＣｉＨおよび上記第１の論理
信号Ａを入力とし上記第１の排他的論理和回路１の出力
信号に制御される第２のマルチプレクサ、５は上記第２
の排他的論理和回路２の第４の出力論理信号５０および
上記第３の排他的論理和回路３の第７の出力論理信号５
１を入力とし前段からのキャリーによる第９の論理信号
ＣＳで制御される第３のマルチプレクサである。
【００１２】またＣｏＬおよびＣｏＨは第１および第２
のマルチプレクサ４および６の出力信号を出力する、上
位ビットへの桁上げを行うための第５および第８の論理
信号、Ｓは１ビットのキャリセレクトアダーの出力信号
を出力する第１０の論理信号である。図１（ｂ） にお
いて、７はマルチプレクサ、８〜１１は図１（ａ） の
回路である。
のマルチプレクサ４および６の出力信号を出力する、上
位ビットへの桁上げを行うための第５および第８の論理
信号、Ｓは１ビットのキャリセレクトアダーの出力信号
を出力する第１０の論理信号である。図１（ｂ） にお
いて、７はマルチプレクサ、８〜１１は図１（ａ） の
回路である。
【００１３】次に動作について説明する。まず図１（ａ
） において、第１の排他的論理和回路１，第３の排他
的論理和回路３，第２のマルチプレクサ６の構成で第２
の全加算回路６０の動作をし、第１の排他的論理和回路
１，第２の排他的論理和回路２，第１のマルチプレクサ
４の構成で第１の全加算回路４０の動作をする。従って
図１（ａ） は第９の論理信号ＣＳ＝１のときは第１，
第２の入力論理信号Ａ，Ｂ，第６の論理信号ＣｉＨ，第
１０の出力論理信号Ｓ，第８の出力論理信号ＣｏＨによ
り第２の全加算回路６０が動作し、、第９の論理信号Ｃ
Ｓ＝０のときは第１，第２の入力論理信号Ａ，Ｂ，第３
の論理信号ＣｉＬ，第１０の出力論理信号Ｓ，第５の出
力論理信号ＣｏＬにより第１の全加算回路４０が動作す
ることになる。上記のような各々の信号線の入力と出力
は図２に示すとおりである。
） において、第１の排他的論理和回路１，第３の排他
的論理和回路３，第２のマルチプレクサ６の構成で第２
の全加算回路６０の動作をし、第１の排他的論理和回路
１，第２の排他的論理和回路２，第１のマルチプレクサ
４の構成で第１の全加算回路４０の動作をする。従って
図１（ａ） は第９の論理信号ＣＳ＝１のときは第１，
第２の入力論理信号Ａ，Ｂ，第６の論理信号ＣｉＨ，第
１０の出力論理信号Ｓ，第８の出力論理信号ＣｏＨによ
り第２の全加算回路６０が動作し、、第９の論理信号Ｃ
Ｓ＝０のときは第１，第２の入力論理信号Ａ，Ｂ，第３
の論理信号ＣｉＬ，第１０の出力論理信号Ｓ，第５の出
力論理信号ＣｏＬにより第１の全加算回路４０が動作す
ることになる。上記のような各々の信号線の入力と出力
は図２に示すとおりである。
【００１４】また図１（ｂ） においては、図１（ａ）
の回路をシリーズに４段接続し、４ビットの加算器を
構成しており、第９の論理信号ＣＳＬ＝１のときは第６
の論理信号ＣｉＨ，第８の出力論理信号ＣｏＨ側のキャ
リルートを用いた４ビットの加算動作をし、第９の論理
信号ＣＳＬ ＝０のときは第３の論理信号ＣｉＬ，第５
の出力論理信号ＣｏＬ側のキャリルートを用いた４ビッ
トの加算動作をする。
の回路をシリーズに４段接続し、４ビットの加算器を
構成しており、第９の論理信号ＣＳＬ＝１のときは第６
の論理信号ＣｉＨ，第８の出力論理信号ＣｏＨ側のキャ
リルートを用いた４ビットの加算動作をし、第９の論理
信号ＣＳＬ ＝０のときは第３の論理信号ＣｉＬ，第５
の出力論理信号ＣｏＬ側のキャリルートを用いた４ビッ
トの加算動作をする。
【００１５】このように上記実施例では、それぞれ２値
表示をとる第１および第２の論理信号を入力とする第１
の排他的論理和回路を共有し、該第１の排他的論理和回
路の出力信号、およびキャリー初期値または下位ビット
からのキャリーの入力である論理信号をそれぞれ入力と
する２つの排他的論理和回路からなる２つの全加算回路
を構成したので、回路規模が縮小されビット数の増加に
伴うチップの占有面積も縮小することができる。
表示をとる第１および第２の論理信号を入力とする第１
の排他的論理和回路を共有し、該第１の排他的論理和回
路の出力信号、およびキャリー初期値または下位ビット
からのキャリーの入力である論理信号をそれぞれ入力と
する２つの排他的論理和回路からなる２つの全加算回路
を構成したので、回路規模が縮小されビット数の増加に
伴うチップの占有面積も縮小することができる。
【００１６】
【発明の効果】以上のように、この発明に係るキャリセ
レクトアダーによれば、それぞれ２値表示をとる第１お
よび第２の論理信号を入力とする第１の排他的論理和回
路を共有し、該第１の排他的論理和回路の出力信号、お
よびキャリー初期値または下位ビットからのキャリーの
入力である論理信号をそれぞれ入力とする２つの排他的
論理和回路からなる２つの全加算回路を構成したので、
回路規模が縮小されビット数の増加に伴うチップの占有
面積も縮小される効果がある。
レクトアダーによれば、それぞれ２値表示をとる第１お
よび第２の論理信号を入力とする第１の排他的論理和回
路を共有し、該第１の排他的論理和回路の出力信号、お
よびキャリー初期値または下位ビットからのキャリーの
入力である論理信号をそれぞれ入力とする２つの排他的
論理和回路からなる２つの全加算回路を構成したので、
回路規模が縮小されビット数の増加に伴うチップの占有
面積も縮小される効果がある。
【図１】この発明の一実施例によるキャリセレクトアダ
ーの回路構成図およびブロック構成図である。
ーの回路構成図およびブロック構成図である。
【図２】キャリセレクトアダーの動作を示す真理値表で
ある。
ある。
【図３】従来例によるのキャリセレクトアダーのブロッ
ク構成を示すブロック構成図である。
ク構成を示すブロック構成図である。
１ 第１の排他的論理和回路
２ 第２の排他的論理和回路
３ 第３の排他的論理和回路
４ 第１のマルチプレクサ
５ 第３のマルチプレクサ
６ 第２のマルチプレクサ
７ 第４のマルチプレクサ
４０ 第１の全加算回路
６０ 第２の全加算回路
Ａ 第１の論理信号
Ｂ 第２の論理信号
ＣｉＬ 第３の論理信号
５０ 第４の論理信号
ＣｏＬ 第５の論理信号
ＣｉＨ 第６の論理信号
５１ 第７の論理信号
ＣｏＨ 第８の論理信号
ＣＳ 第９の論理信号
Ｓ 第１０の論理信号
８ 図１（ａ） の回路
９ 図１（ａ） の回路
１０ 図１（ａ） の回路
１１ 図１（ａ） の回路
Claims (1)
- 【請求項１】 それぞれ２値表示をとる第１および第
２の論理信号を入力とする第１の排他的論理和回路と、
該第１の排他的論理和回路の出力信号、およびキャリー
初期値または下位ビットからのキャリーの入力である第
３の論理信号を入力とする第２の排他的論理和回路とか
らなる第１の全加算回路と、上記第１の排他的論理和回
路の出力信号、およびキャリー初期値または下位ビット
からのキャリーの入力である第６の論理信号を入力とす
る第３の排他的論理和回路と、上記第１の排他的論理和
回路とからなる第２の全加算回路と、上記第３の論理信
号および上記第２の論理信号を入力とし上記第１の排他
的論理和回路の出力信号により制御される第１のマルチ
プレクサと、上記第６の論理信号および上記第１の論理
信号を入力とし上記第１の排他的論理和回路の出力信号
に制御される第２のマルチプレクサと、上記第２の排他
的論理和回路の出力信号および上記第３の排他的論理和
回路の出力信号を入力とし前段からのキャリーによる第
９の論理信号で制御される第３のマルチプレクサとを各
ビット毎に備え、上位ビットへの桁上げを行うための第
５および第８の論理信号として上記第１および上記第２
のマルチプレクサの出力信号を用い、１ビットのキャリ
セレクトアダーの出力信号である第１０の論理信号とし
て上記第３のマルチプレクサの出力信号を用いたことを
特徴とするキャリセレクトアダー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410388A JP2568757B2 (ja) | 1990-12-12 | 1990-12-12 | キャリセレクトアダー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410388A JP2568757B2 (ja) | 1990-12-12 | 1990-12-12 | キャリセレクトアダー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215125A true JPH04215125A (ja) | 1992-08-05 |
| JP2568757B2 JP2568757B2 (ja) | 1997-01-08 |
Family
ID=18519557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2410388A Expired - Lifetime JP2568757B2 (ja) | 1990-12-12 | 1990-12-12 | キャリセレクトアダー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568757B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115934032A (zh) * | 2022-10-18 | 2023-04-07 | 南京信息工程大学 | 行波进位加法器、进位选择加法器、多级进位选择加法器以及盒式滤波器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328629A (ja) * | 1986-07-23 | 1988-02-06 | Nifco Inc | 樹脂製部品の回転溶着方法 |
-
1990
- 1990-12-12 JP JP2410388A patent/JP2568757B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328629A (ja) * | 1986-07-23 | 1988-02-06 | Nifco Inc | 樹脂製部品の回転溶着方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115934032A (zh) * | 2022-10-18 | 2023-04-07 | 南京信息工程大学 | 行波进位加法器、进位选择加法器、多级进位选择加法器以及盒式滤波器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2568757B2 (ja) | 1997-01-08 |
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