JPH04215129A - 連続指令実行方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にコンピュータシ
ステムに関するものであり、更に詳細にはコンピュータ
システムにより連続指令を実行する方法に関する。

【０００２】

【従来の技術】ディジタル・コンピュータシステムは、
コンピュータシステムの機能を制御する一連の連続指令
を実行することにより動作する。典型的には、新しい指
令ステップはコンピュータシステムのプロセッサにより
開始されるサイクルごとに開始されるので、連続する多
数の逐次指令がプロセッサにより同時に実行される。一
連の連続指令ステップを同時に実行するこのプロセスは
、「パイプライン」として知られている。連続指令ステ
ップの所定の組合せについて、現在実行されている指令
は「現在の指令ステップ」と言われ、連続する各後続指
令をその番号で示す。たとえば、現在の指令の後で実行
される次の指令を「第１の後続指令ステップ」と言う。 その指令ステップが「ロード指令」ならば、その指令ス
テップを「第１の後続ロード指令ステップ」と言う。同
様に、その指令が「真であれば加算し分岐せよ指令」で
あれば、それを「第１の後続分岐指令ステップ」と言う
ことができる。第１の後続指令ステップの後の指令ステ
ップを「第２の後続指令ステップ」と言い、以下同様。 何等かの理由で、１つの指令ステップを一連の連続指令
ステップにおいて飛び越さなければならない場合には、
パイプラインは「１指令ステップ遲れの罰則」を課せら
れたと言われる。これは、たとえば、ロード指令がデー
タキャッシュから必要なデータをまだ取出し終っていな
い前回のロード指令からデータを必要としているとき発
生し得る。たとえば、指令ステップ遲れは、後続指令に
対する「オペランドアドレス」、すなわち、データを汎
用レジスタから取出すべきアドレス、が前の指令に対す
る「目標アドレス」、すなわち、データを格納すなわち
書込むべきアドレスと同じであるとき発生することがあ
る。前の指令がデータを汎用レジスタの目標アドレスに
未だ格納していず、且つ目標アドレスが後続指令のオペ
ランドアドレスと同じであれば、後続指令を実行するこ
とができず、遲れ罰則が課される。

【０００３】同様な状況は「分岐指令」、すなわち、プ
ロセッサを、その他の場合にはプロセッサにより追跡さ
れる連続指令の系列の新しい場所に分岐するよう指導す
る指令、の期間中にも発生する。分岐指令の実行中に、
分岐指令は新しい指令を取出すための新しいアドレスを
発生する。プロセッサは、分岐指令を取出し、これを復
号し、分岐指令の新しいアドレスを確認するのに一定の
時間を必要とする。これら機能を果たすには莫大なサイ
クルを必要とするから、多数の指令ステップ遲れがパイ
プラインに課される。典型的には、分岐指令は分岐指令
後の最初の後続指令が通常その一連の後続指令ステップ
で実行される指令となるようにパイプライン内に置かれ
る。このように構成されたパイプラインを「１状態遲れ
分岐構造」という。したがって、分岐指令アドレスが第
３の後続指令ステップまで態勢が整っていなければ、１
指令ステップ遲れるだけの罰則が１状態遲れ分岐構造に
課される。

【０００４】マイクロプロセッサのチップを設計するに
あたり、可能な最短時間で指令を実行し、情報を処理す
ることにより、可能な限り速くチップを動作させるのが
有利である。この目標を達成するにあたり、指令ステッ
プ遲れに対する罰則を可能な限り少くすることが望まし
い。そうでないと、サイクル時間が短かくなったことに
より得られる時間が指令ステップ遲れで失われることが
ある。指令、またはデータ、を取出すためのアクセス時
間をかなり減らすのに使用されている一つの方法は、マ
イクロプロセッサ・チップとこれより低速の動的ランダ
ム・アクセス記憶装置（ＤＲＡＭ）のような記憶装置と
の間に直接接続されている高速記憶装置から成る指令キ
ャッシュおよびデータキャッシュを使用することであっ
た。これらキャッシュ記憶装置は、高価で、且つ格納さ
れるデータの量に対してシステム内に比較的大量のスペ
ースを占める、高速フリップフリップを備えることがで
きる。これら制約にもかかわらず、キャッシュ記憶装置
は、データまたは指令をＤＲＡＭに比較して比較的迅速
に、すなわち、典型的には約１５ナノ秒から３０ナノ秒
またはそれ以下のアクセス時間で取出すことができる、
比較的速い応答時間を備えている。アクセス時間は、こ
のことについては、アドレスを発生してから指令がプロ
セッサにより逆受信され、復号されるまでの完全サイク
ル時間を含むことができる。

【０００５】指令キャッシュおよびデータキャッシュの
形を成すキャッシュ記憶装置はＤＲＡＭよりかなり高速
であるが、マイクロプロセッサが動作することのできる
速度を制限する。従来のマイクロプロセッサ構造は、１
サイクルの指令キャッシュおよびデータキャッシュにつ
いてのアクセス時間に関し設計されている。１サイクル
応答時間を与えることにより、１指令ステップ遲れだけ
の罰則が後続ロード指令に課される。すなわち、データ
は第２の後続ロード指令に利用可能である。同様に、１
指令ステップ遲れだけの罰則が１状態遲れ分岐構造の分
岐指令に課される。すなわち、分岐アドレスが第３の後
続指令ステップに利用可能になる。指令を指令キャッシ
ュから取出し、データをデータキャッシュから取出すの
に１サイクル応答時間しか許容しないことに関する問題
点は、プロセッサのサイクル周期を充分長くして指令キ
ャッシュおよびデータキャッシュの応答時間に適応させ
なければならないことである。他の多数のステップは指
令キャッシュ記憶装置およびデータキャッシュ記憶装置
の応答時間に必要な期間よりはるかに短い期間でマイク
ロプロセッサにより実行することができることは明らか
である。したがって、システム全体の速さを下げ、より
低速で動作させなければならない。現在利用できる指令
キャッシュおよびデータキャッシュを用いて、典型的な
マイクロプロセッサは、現時点では、１５から２０メガ
ヘルツの範囲で動作している。現在のパイプライン手法
を用いる現在利用可能な記憶キャッシュに伴う動作の限
界は約４０メガヘルツである。

【０００６】本発明の発明者がこれら制限を克服するの
に考えた、ただし従来技術には知られていない、一つの
方法は、指令キャッシュおよびデータキャッシュのアク
セス時間に２サイクル周期を許容し、一方他の指令を１
サイクル周期で動作させることであった。これによりマ
イクロプロセッサははるかに速い割合で、すなわち、キ
ャッシュ記憶装置がわずか１サイクルのアクセス時間し
か所持していない場合に動作することができる速さの２
倍の速さで、動作することができるが、１指令ステップ
遲れより大きい罰則がパイプラインに課され、これによ
りマイクロプロセッサ・システムの応答時間が全体とし
て利益を受けない。たとえば、ロード指令を実行するプ
ロセスで、データキャッシュのアクセス時間が２サイク
ルに設定されると２指令ステップ遲れの罰則が課される
。同様に、分岐指令では、指令キャッシュのアクセス時
間が２サイクルに設定されると２指令ステップ遲れの罰
則が１状態遲れ分岐構造に課される。

【０００７】したがって、従来技術のマイクロプロセッ
サは、記憶キャッシュの応答時間により制限されており
、記憶キャッシュに対する２サイクル応答時間という余
裕は、別の指令遲れ罰則がパイプラインに課されること
になるのでこれらの問題を解決することにはならない。

【０００８】

【発明が解決しようとする課題】本発明の課題は、上述
した従来技術の問題点を解消し、マイクロプロセッサを
含むコンピュータシステムの動作速度をより高速にする
ための方法及び装置を提供することである。

【０００９】

【課題を解決するための手段】本発明は、ロード指令お
よび分岐指令の双方についてわずか１指令ステップの遲
れをパイプラインに課しながら指令キャッシュおよび記
憶キャッシュに１サイクルより大きいアクセス時間を許
容する指令パイプラインで指令を実行する独特な方法お
よび装置を提供することにより、従来技術の短所および
制限を克服するものである。本発明はそれ故、コンピュ
ータシステムで一連の指令を、コンピュータシステムの
指令キャッシュにアクセスして１サイクルを超え２サイ
クル未満で指令を取出し、指令キャッシュに対して１サ
イクルを超すアクセス時間を許容するステップと、コン
ピュータシステムのデータキャッシュにアクセスして、
１サイクルを超え２サイクル未満でデータを取出し、デ
ータキャッシュに対して１サイクルを超えるアクセス時
間を許容するステップと、データキャッシュからのデー
タを、該データを第２の後続指令ステップが必要とする
とき算術論理ユニットに伝え、指令キャッシュおよびデ
ータキャッシュのアクセス時間が１サイクルを超えてい
ても１指令ステップ遲れだけの罰則が課されるようにす
るステップと、現在の指令ステップ内の指定条件が真で
あるときは現在の指令ステップにより指定された分岐指
令として第３の後続指令ステップを実行し、指令キャッ
シュおよびデータキャッシュのアクセス時間が１サイク
ルを超えていても１指令ステップ遲れだけの罰則が１状
態遲れ分岐構造に課されるようにするステップと、から
成る、少くとも各サイクルに対し別々の指令ステップを
開始するようにする方法を含むことができる。

【００１０】本発明は、また、ロード指令に対してわず
か１指令ステップの遲れを課しながらデータキャッシュ
に対して１サイクルを超すアクセス時間を許容する指令
パイプラインでロード指令を実行する装置であって、サ
イクル周期、およびサイクル・クロックパルスから所定
の移相期間だけ移相している移相クロックパルスを規定
するサイクル・クロックパルスを発生するクロック手段
と、現在のロード指令ステップの目標アドレスが第２の
後続ロード指令ステップに対するオペランドアドレスと
同じであるときバイパス信号を発生する制御手段と、ア
クセス時間がサイクル周期に所定の移相期間を加えたも
のに実質上等しくてデータキャッシュ・データを発生す
るデータキャッシュ手段と、現在のロード指令ステップ
からのデータキャッシュ・データをバイパス信号に応じ
て算術論理ユニットに伝え、現在のロード指令からのデ
ータキャッシュ・データを第２の後続ロード指令ステッ
プの即値と組合わせて、データキャッシュ手段のアクセ
ス時間がサイクル周期に所定の移相期間を加えたものに
実質上等しくてもわずか１指令ステップの遲れしか生じ
ないようにする手段と、から構成される装置をも備える
ことが出来る。

【００１１】本発明は、わずか１指令ステップの遲れを
１状態遲れ分岐構造に課しながら指令キャッシュに対し
て１サイクルを超えるアクセス時間を許容する指令パイ
プラインで分岐指令を実行する装置であって、所定のサ
イクル周期、およびサイクル・クロックパルスから所定
の移相期間だけ移相されている移相クロックパルスを規
定するサイクル・クロックパルスを発生するクロック手
段と、現在の分岐指令の条件値と汎用レジスタ和とを比
較して比較器制御信号を発生する比較器手段と、条件値
が汎用レジスタ和と同じであるとき分岐アドレスを発生
する手段と、所定のサイクル周期に所定の移相期間を加
えたものに実質上等しいアクセス時間中、分岐アドレス
に応じて分岐指令を発生し、分岐指令を第３の後続指令
が利用できるようにして、１指令ステップだけの遲れを
１状態遲れ分岐構造装置に発生させる指令キャッシュ手
段と、から構成される装置をも備えることができる。

【００１２】本発明の長所は、所定の移相期間を約半サ
イクルに設定して、指令キャッシュおよびデータキャッ
シュに余分の半サイクルの応答時間を与えるようにする
ことができることである。クロックパルスが半サイクル
ごとに発生するので、マイクロプロセッサ内部の他の動
作を半サイクル周期中に実行することができ、コンピュ
ータシステムが非常に高速度で動作することができる。 事実、これは記憶キャッシュに対して１サイクルの応答
時間を許容する従来のマイクロプロセッサの限界を超え
て或る指令を実行する動作速度を３倍にすることができ
る。本質的に、指令キャッシュおよびデータキャッシュ
の両者に１指令ステップ遲れを超える罰則を課すことな
く半サイクルの３倍に等しい応答期間が与えられるが、
これは従来のシステムより大きくない。

【００１３】

【実施例】図１は、本発明の装置の概略ブロック図であ
り、マイクロプロセッサ１０に取付けられた指令キャッ
シュ１２およびデータキャッシュ１４を備えたマイクロ
プロセッサ・チップ１０を示している。指令キャッシュ
１２およびデータキャッシュ１４は、図示してないＤＲ
ＡＭへの別の接続の他に、ＤＲＡＭ記憶装置（図示せず
）に対してデータを読み書きする制御線をも備えること
ができる。その他に、マイクロプロセッサ・チップ１０
は、マイクロプロセッサ・チップの普通に知られいる構
成要素のすべてを図示するのではなく、主要構成要素お
よび本発明に関連するこれら構成要素の相互接続を示し
ている。

【００１４】本発明によれば、クロック回路１６は、「
サイクル・クロックパルス」というクロック信号を発生
する。これらパルスはパイプラインの各サイクルの始ま
りを示す。同様に、クロック１８は、クロック１６と同
じ周期を有するが、所定の移相期間だけ移相されている
。クロックパルスは、Ｒｏｂｅｒｔ　　Ｈ．Ｍｉｌｌｅ
ｒにより１９９０年２月１３日に出願された「高速低ス
キュー・クロック回路（Ｈｉｇｈ　　Ｓｐｅｅｄ　　Ｌ
ｏｗ　　Ｓｋｅｗ　　Ｃｌｏｃｋ　　Ｃｉｒｃｕｉｔ）
」と題する米国特許出願書第４７９５６２号に開示され
ているようなクロック回路により発生することができる
。この米国特許出願書についてはその教示するところす
べてをここに特に取入れてある。本発明の好適実施例に
よれば、クロック１８は、クロック１６およびクロック
１８がクロックパルスを各半サイクル発生するように半
サイクルだけ移相されている。これらクロックパルスは
、制御ユニット２０の他に図１に示す多数の他の構成要
素にも伝達される。特に、各サイクルの初めにクロック
１６により発生されるサイクル・クロックパルスは、各
サイクル・クロックパルスごとに１だけ増加するプログ
ラム・カウンタ２２に伝えられる。プログラム・カウン
タのカウントは、「ＰＣ値」として知られているが、分
岐加算器２４およびマルチプレクサ２６に伝えられる。 分岐加算器２４はＰＣ値を現在の分岐指令により指定さ
れる値に加算する。この指定値は、図４および図７の説
明で一層完全に説明するように、符号拡張されているＷ
１値（Ｅ−Ｗ１）である。符号拡張されたＷ１値は制御
ユニット２０から分岐加算器２４に線２８により伝えら
れる。マルチプレクサ２６は、プログラム・カウンタ２
２から直接伝えられたＰＣ値、またはＰＣ値に分岐加算
器２４からの符号拡張Ｗ１（Ｅ−Ｗ１）値を加えたもの
、のいずれかを選択してこれらの一つをその出力から線
３０に発生する。これらの値は、指令キャッシュ１２へ
のアドレスとしておよび新しいロード値として伝達され
、線３２を経由してプログラム・カウンタ２２にロード
し、またはリセットする。マルチプレクサ２６は比較器
３６により発生された比較器制御信号３４に従いこれら
の値の一つを選択する。比較器３６は、入力線３８に発
生した汎用レジスタ和を制御ユニット２０から伝えられ
た条件データ４０と比較する。汎用レジスタ和は分岐指
令の「ｘ」フィールドにより指定された汎用レジスタ・
データに分岐指令の「ｂ」フィールドにより指定された
汎用レジスタ・データを加えたものに等しい。ＧＲ（ｘ
）データは、読出信号４４に応じて汎用レジスタから直
接伝達され、ＧＲ（ｂ）データは、読出信号４２および
制御ユニット２０により発生されたバイパス制御信号５
２に応じてマルチプレクサ４８を通して直接読出され、
算術論理ユニット４６で加算されて、汎用レジスタ和を
発生する。ロード指令の「ｂ」フィールドにより指定さ
れた汎用レジスタ・データは線４２により伝達された読
出信号に応じてマルチプレクサ４８に伝達され、ロード
指令の「ｂ」フィールドにより指定された汎用レジスタ
を読出す。

【００１５】データキャッシュ１４の出力５０で発生し
たデータキャッシュ・データはマルチプレクサ４８にも
伝達される。マルチプレクサ４８は、ロード指令の「ｂ
」フィールドにより指定された汎用レジスタからのデー
タ〔ＧＲ（ｂ）データ〕またはデータキャッシュ・デー
タ（ＤＣＤ）のいずれかを、制御ユニット２０により発
生されたバイパス制御信号５２に従って、選択する。バ
イパス制御信号５２は、図３の説明で一層完全に説明す
るように、データキャッシュ・データを、第２の後続ロ
ード指令により使用するため算術論理ユニット４６に直
接流すべきとき発生される。データ制御データ、または
ロード指令の「ｂ」フィールドにより指定された汎用レ
ジスタ・データは、マルチプレクサ４８により線５４を
経由して、算術論理４６の入力に伝達される。即値は、
拡張ＩＭ１４値（Ｅ−ＩＭ１４）として知られているが
、線５６を経由して算術論理ユニット４６の入力にも接
続されている。算術論理ユニット４６は、即値（Ｅ−Ｉ
Ｍ１４）をデータキャッシュ・データ（ＤＣＤ）かまた
はロード指令の「ｂ」フィールドにより指定された汎用
レジスタ・データ〔ＧＲ（ｂ）〕に加算して線５８に「
データキャッシュ・アドレス」を発生する。 データキャッシュ・アドレスは、線５８を経由して、デ
ータキャッシュ１４に送られ、データキャッシュのデー
タキャッシュ・アドレスに格納されているデータを取出
す。図２は、図１の装置の動作を示す流れ図である。図
２に示すように、参照数字６０で示すようにプロセスが
始動し、参照数字６２で示すようにクロック信号を発生
する。クロック信号は、参照数字６４のプログラム・カ
ウンタに送られ、プログラム・カウンタは、参照数字６
６で示すように、逐次アドレス信号（ＰＣ）を発生する
。マイクロプロセッサ・ユニット１０は次に逐次ＰＣま
たは分岐アドレス信号を、参照数字６８で示すように、
指令キャッシュ１２に送り、指令は、参照数字７０で示
すように、マイクロプロセッサ・ユニット１０により指
令キャッシュ１２から逆受信される。参照数字７２は、
指令を指令キャッシュ１２から受取ると制御ユニット２
０が行う機能を示す。制御ユニット２０は、指令の動作
コード（オプコード）を同時に読出すが、これについて
は図７および図８で更に説明する。制御ユニットはまた
線４２および４４に読出信号を同時に発生し、指令の「
ｂ」および「ｘ」フィールドにより指定された汎用レジ
スタ４０の記憶場所から読出すが、これについても図７
および図８で更に説明する。他に、制御ユニット２０は
、指令がそれぞれ分岐指令かロード指令かにより、現在
の分岐指令により指定された符号拡張値（Ｅ−Ｗ１）、
あるいは符号拡張即値（Ｅ−ＩＭ１４）を同時に発生す
る。即値（Ｅ−ＩＭ１４）および現在の分岐指令により
指定された値（Ｅ−Ｗ１）は、図７および図８で更に説
明するように指令から得られる値である。制御ユニット
２０は、Ｗ１およびＩＭ１４ついて符号拡張動作を行う
が、この動作は、これら値の正または負の符号を一定数
のビット、たとえば、３２ビットまで繰返すプロセスか
ら成る。参照数字７４は、動作コードにより指定された
指令が、参照数字７６で示されるように、図３で更に一
層完全に図解するように、ロード指令であるか、または
参照数字７８で示すように、図４で一層完全に図解する
ように、真なら加算し分岐せよ指令であるかを判定する
判断ブロックを示す。

【００１６】図３は、ロード指令に応じて図１の装置の
動作を示す流れ図である。判断ブロック８０で示すよう
に、制御ユニット２０は、現在の指令のＴフィールドに
より指定された目標アドレスを第２の後続指令のＢフィ
ールドにより指定されたオペランド・アドレスと比較し
、それらが同じであるか異なっているかを判断する。 これらのアドレスが同じであれば、制御ユニット２０は
、バイパス制御信号を線５２に発生し、この信号はマル
チプレクサ４８に伝えられて線５４を経由して算術論理
ユニット４６に伝えられるべきデータキャッシュ・デー
タ（ＤＣＤ）を選択する。この仕方で、現在の指令ステ
ップからのデータキャッシュ・データ（ＤＣＤ）が算術
論理ユニット４６の入力で利用可能となり、現在の指令
ステップの目標アドレス「ｔ」が第２の後続指令のオペ
ランド・アドレス「ｂ」と同じであるときは現在の指令
ステップに対する即値（Ｅ−ＩＭ１４）と組合わされる
。データキャッシュ・データを算術論理ユニットの入力
に直接伝えるこのプロセスによりデータキャッシュ１４
が、第２の後続指令ステップでのデータキャッシュ・デ
ータの使用を遲らすことなく、１．５サイクルの応答時
間を所有することができる。

【００１７】バイパス手順が本発明に従って実現されな
い場合には、データキャッシュ・データを汎用レジスタ
に書込んでから続いて汎用レジスタから読出さなければ
ならない。このような場合には、データを第２の後続ロ
ード指令に対して適時に利用することができず、別の指
令ステップ遲れがシステムに課されることになる。した
がって、バイパス制御信号の発生によりデータキャッシ
ュ１４は、現在の指令の目標アドレスが第２の後続指令
のオペランドアドレスと同じであるときは、いつでも、
後続指令によるデータの使用を遲らすことなく、１．５
サイクルの応答時間を所持することができる。参照数字
８２は、現在の指令に対して、データをデータキャッシ
ュから直接算術論理ユニット４６に伝えることによるバ
イパス・データの選択を示す。

【００１８】現在のロード指令の目標アドレスが第２の
後続ロード指令のオペランド・アドレスと同じでないこ
とが確認されれば、図３の参照数字８４は、制御ユニッ
ト２０が線４２に信号を発生して汎用レジスタの内容を
ロード指令の「ｂ」フィールドにより指定されたアドレ
スから読出すことを示す。線５４のこのデータ〔ＧＲ（
ｂ）データ〕またはデータキャッシュ・データ（ＤＣデ
ータ）は、次に算術論理ユニット４６の入力に送られる
。算術論理ユニット４６は次にＧＲ（ｂ）データまたは
データキャッシュ・データにＡＬＵ４６により第２の後
続ロード指令の即値データ（Ｅ−ＩＭ１４）を加算して
、図３の参照数字８６で示すように、線５８にデータキ
ャッシュ・アドレスを発生する。データキャッシュ・ア
ドレスは、参照数字８８で示すように、マイクロプロセ
ッサ１０からデータキャッシュ１４に発せられ、次いで
データは図３の参照数字９０で示すように線５０を経由
してデータキャッシュ１４から逆受信される。データは
次に、参照数字９２で示すように、汎用レジスタ４０の
、ロード指令の「ｔ」フィールドにより指定された目標
アドレスに書込まれる。データキャッシュ格納制御信号
４１は、データキャッシュ・データ（ＤＣＤ）の汎用レ
ジスタ４０への書込みを制御する。図３の参照数字９４
で示すように、データキャッシュはマルチプレクサ４８
にも伝えられて、バイパス制御信号が発生するときはい
つでも利用可能になる。

【００１９】図４は、指令キャッシュ１２から真なら加
算し分岐せよ指令を受取ったときの図１の装置の動作を
示す。図４に示すとおり、参照数字９６は、読出信号が
線４２および４４に発生されて汎用レジスタ４０からの
「ｂ」フィールド〔ＧＲ（ｂ）データ〕および「ｘ」フ
ィールド〔ＧＲ（ｘ）データ〕で指定された汎用レジス
タ・データを読出す。ＧＲ（ｘ）データおよび、マルチ
プレクサ４８を経由する、データキャッシュ・データま
たはＧＲ（ｂ）データは、ＡＬＵ４６に送られ、加算さ
れて出力３８に汎用レジスタ和を発生する。同時に、分
岐指令から読出された、プログラム・カウンタ値（ＰＣ
）および符号拡張Ｗ１値（Ｅ−Ｗ１）が分岐加算器２４
により加算されて分岐アドレスを発生し、これがマルチ
プレクサ２６に加えられる。図４の参照数字９８で示し
たように、比較器３６は、汎用レジスタ和３８を真なら
加算し分岐せよ指令の「ｃ」フィールドにより指定され
て線４０を経由して制御ユニット２０から比較器３０に
向けられた条件値（Ｃ）と比較する。条件値４０が汎用
レジスタ和３８と合致すれば、比較器制御信号３４が発
生し、これはマルチプレクサ２６に加えられて分岐アド
レスを指令キャッシュ１２に加えさせる。この値はプロ
グラム・カウンタ値（ＰＣ）に符号拡張Ｗ１値を加えた
もの（ＰＣ＋Ｅ−Ｗ１）に等しい。これを図４の参照数
字１００で示すがこれにより分岐アドレスを分岐加算器
２４から第３の後続指令のため取出すことができる。 換言すれば、指令キャッシュのアクセス時間が１．５サ
イクルであっても、分岐アドレス（ＰＣ＋Ｅ−Ｗ１）を
指令キャッシュ１２に対してやはり適時に利用でき、第
３の後続指令に対する指令を発生することができる。こ
れを図６の説明で更に完全に開示する。参照数字１０２
で示すように、プログラム・カウンタ２２にプログラム
・カウンタ値と符号拡張Ｗ１値を加えたもの（ＰＣ＋Ｅ
−Ｗ１）に等しい新しいプログラム値を線３２を経由し
てロードする。プログラム・カウンタ２２は次に参照数
字１０４で示すように指令系列に対する新しい値を用い
て続行する。参照数字１０６で示すように、条件値が汎
用レジスタ和と同じでなければ、比較器制御３４は発生
されない。この場合には、ＰＣ値がマルチプレクサ２６
により選択されてＰＣからの逐次アドレスを参照数字１
０７で示すように第３の後続指令に対して発生できるよ
うにする。

【００２０】図５は一連のロード指令に対するパイプラ
インを示す概要図である。図５に示すように、一連の連
続ロード指令１１０、１１２、１１４を示してある。図
示した最初の指令は、パイプライン内のどこかに入る指
令を備える現在のロード指令１１０である。すなわち、
一連の前の指令はこれら指令に先行していることができ
る。次の指令、すなわち、第１の後続指令１１２、もロ
ード指令として示してある。図５は一連の連続ロード指
令ステップを示しているが、第１の後続指令ステップ１
１２は、一連の連続ロード指令ステップから成るロード
指令であることを必ずしも必要としない。第２の後続ロ
ード指令１１４も図５に同じ仕方で示してある。

【００２１】図５は、図式形態で、各指令ステップが時
間的に進行する仕方を示している。時刻Ｔ＝０、Ｔ＝１
、Ｔ＝２、およびその後の各整数時に、クロック１６は
サイクル・クロックパルスを発生して各サイクルの始ま
りを示す。完全サイクルはＴ＝０とＴ＝１との間、およ
び図示した各整数時の間で生ずる。クロック１８はＴ＝
０．５、Ｔ＝１．５などでクロックパルスを発生し、ク
ロック１６により発生されたサイクル・クロックパルス
の間の半サイクル時間を指定する。換言すれば、クロッ
ク１８は１８０度だけ、すなわちクロック１６により発
生されたサイクル・クロックパルスから半サイクルだけ
、移相されている一連のクロックパルスを発生する。

【００２２】再び図５を参照すると、現在の指令ステッ
プ１１０は、指令キャッシュ１２が時刻Ｔ＝０と時刻Ｔ
＝１．５との間で、指令を取出すのに１．５サイクルを
許容される仕方を示している。次の半指令ステップの期
間中、図１の装置は即値１４に関して、符号拡張動作を
行い、動作コード（オプコード）を読取り、「ｂ」フィ
ールドで指定された汎用レジスタを読取る。時刻Ｔ＝２
と時刻Ｔ＝２．５との間で、ＡＬＵ４６は、ＧＲ（ｂ）
データとＥ−ＩＭ１４データと、またはデータキャッシ
ュ・データ（ＤＣＤ）とＥ−ＩＭ１４データとを加算し
てその動作を行い、線５８（図１）にデータキャッシュ
・アドレスを発生する。データキャッシュ１４は次に時
刻Ｔ＝２．５と時刻Ｔ＝４との間で１．５サイクルを与
えられ、データをデータキャッシュから取出し、これを
マイクロプロセッサ・チップに戻す。図５に示すように
、データキャッシュから取出されたデータは時刻Ｔ＝４
で第２の後続指令ステップ１４により行われるべきＡＬ
Ｕ動作に利用可能になるので、現在の指令の目標アドレ
スが第２の後続指令１４のオペランド・アドレスと同じ
であれば、バイパス制御信号が制御ユニット２０により
発生されて現在の指令１１０のデータキャッシュからの
データを直接ＡＬＵ４６に送り、データキャッシュ・デ
ータ（ＤＣＤ）が第２の後続指令１１４による使用に利
用できるようにする。この方法で、図５は指令キャッシ
ュおよびデータキャッシュの双方に１指令ステップ遲れ
より多い遲れ罰則を課すことなく１．５サイクルのアク
セス時間を許容することができる手段を示している。 換言すれば、第１の後続指令ステップ１１２だけを、そ
のオペランド・アドレスが現在の指令ステップ１１０に
対する目標アドレスと同じであれば、捨てなければなら
ない。

【００２３】図５は、データを現在の指令ステップ１１
０から第２の後続指令ステップ１１４のＡＬＵ動作に利
用できるようにする仕方を示している。この仕方で、指
令キャッシュのアクセス時間およびデータキャッシュの
アクセス時間の双方を、通常は１サイクル・アクセス時
間に固有の遲れ、すなわち１ステップの遲れ、より大き
い遲れを課すことなく、１．５サイクルとすることがで
きる。データキャッシュのアクセス時間が２サイクルに
延長されていれば、現在の指令ステップ１１０からのデ
ータが第２の後続指令１１４のＡＬＵ動作に利用できな
くなり、別の指令ステップ遲れがパイプラインに課され
ることになる。

【００２４】図６は、分岐指令に対する本発明の指令パ
イプラインを概略的に示す。クロック信号は図５の説明
で述べたと同じ仕方で発生し、所定の移相期間および完
全サイクル周期に等しい半サイクル期間を作る。図６で
示したように、現在の指令１１６に対する指令キャッシ
ュは、指令を取出すのにＴ＝０とＴ＝１．５との間に１
．５サイクルを許容される。Ｔ＝１．５とＴ＝２との間
の次の半サイクル中に、図１の装置はＷ１を符号拡張し
、分岐指令のオプコードを読取り、「ｂ」フィールドで
指定された汎用レジスタを読取る。Ｔ＝２とＴ＝２．５
との間の次の半サイクル中に、ＡＬＵは、ＧＲ（ｂ）デ
ータとＧＲ（ｘ）データとの加算の動作を行い、分岐加
算器は、プログラム・カウンタ（ＰＣ）データに符号拡
張したＷ１データ（Ｅ−Ｗ１）を加算する。Ｔ＝２．５
とＴ＝３との間の次の半サイクル中に、比較器３６は、
汎用レジスタ和ＧＲ（ｘ）＋ＧＲ（ｂ）を条件値「Ｃ」
と比較して分岐指令を発すべきか否かを判定する。指令
キャッシュは次にＴ＝３とＴ＝４．５との間に１．５サ
イクルのアクセス時間を与えられ、指令が次の後続指令
であっても、または分岐指令であっても、その指令を取
出す。

【００２５】図６に示すように、第３の後続指令１２２
もＴ＝３とＴ＝４．５との間でその初期指令を取出すが
、この期間は現在の指令１１６が次の指令を取出す期間
に正確に合致する。その結果、現在の指令１１６に対す
る指令取出しが、指令キャッシュに１．５サイクルのア
クセス時間が許容されていても、第３の後続指令１２２
に利用可能である。１状態遲れの分岐指令では、第１の
後続指令１１８は実行されるのでこれは遲れと考えられ
ない。換言すれば、分岐指令は指令系列の中に置かれて
いるので第１の後続指令１１８は通常実行されることが
できる。したがって、必然的に廃棄しなければならない
指令ステップは、第２の後続指令１２０だけであり、１
状態遲れ分岐構造に対して１指令ステップ遲れが生ずる
。

【００２６】図７は、本発明により利用される３２ビッ
ト分岐指令のデータ・フィールドを示す。図７に示すよ
うに、３２ビット分岐指令の最初の６ビットは、指令が
実際、真なら加算し分岐せよ指令であることを示す動作
コード（オプコード）である。次の５ビットは、「ｂ」
フィールドを構成し、これはデータを取出す汎用レジス
タ内のフィールドを指定する。図１に示したように、汎
用レジスタ４０から取出したＧＲ（ｂ）およびＧＲ（ｘ
）データは共に加算されて汎用レジスタ和を形成する。 再び図７を参照すると、次の３ビットは「ｃ」フィール
ドから成り、これは３ビット条件値を構成し、この値は
汎用レジスタ和と比較されて指定された条件、すなわち
条件値、が真であるか判定する。分岐指令の次の１１ビ
ットは分岐指令により指定された値から成り、これをＷ
１フィールドという。続く２ビットは無効化ビットのよ
うな制御ビットから構成される。

【００２７】図８は、本発明により利用される３２ビッ
ト・ロード指令のデータ・フィールドを示す。図８に示
すように、ロード指令の最初の６ビットは指令をロード
指令として識別する動作コード（オプコード）でもある
。同様に、次の５ビットも「ｂ」フィールドを指定し、
これはロード指令の「オペランドアドレス」、すなわち
、汎用レジスタからデータを取出すアドレス、から構成
される。次の５ビットは「ｔ」フィールドすなわち目標
フィールドから構成される。「ｔ」フィールドはデータ
キャッシュ・データ（ＤＣＤ）を汎用レジスタに格納す
べき「目標アドレス」から構成される。次の２ビットは
、スペース・ビットであり、残りの１４ビットは即値（
ＩＭ１４）から成り、これは、図１で示したように、拡
張され次いで算術論理ユニット４６でデータキャッシュ
・データ（ＤＣＤ）またはＧＲ（ｂ）データと加え合せ
られる。

【００２８】したがって本発明は、キャッシュ記憶装置
を指令ステップ遲れの罰則を課さずに、動作させる、す
なわち１サイクルより大きく２サイクル未満のアクセス
時間を所持することができるようにする装置および方法
から構成される。全体としての効果は、マイクロプロセ
ッサが、他の場合にキャッシュ記憶装置に対するアクセ
ス時間から生ずる制限により許容されるよりも、はるか
に大きな速度で動作することができることである。加え
て、位相遲れクロックパルスの発生により機能を部分サ
イクルで行うことができ、このためマイクロプロセッサ
の速度が更に大きくなる。

【００２９】本発明の前述の説明は例示の目的で提示し
たものであり、開示した精密な形態を包括したりまたは
制限するつもりはなく、他の修正および変形が上述の教
示に照らして可能である。たとえば、本発明はキャッシ
ュ記憶装置に３サイクルのアクセス時間を許容し、指令
を２サイクルごとに開始することにより実施することが
できる。

【００３０】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、マイクロプロセッサを含むコンピュータシス
テムの動作速度を非常に高速にすることができる。

【図面の簡単な説明】

【図１】本発明によるマイクロプロセッサ装置及び記憶
キャッシュの概略ブロック図である。

【図２】図１に示す装置の動作を示す流れ図である。

【図３】ロード指令ステップ中の図１に示す装置の動作
を示す流れ図である。

【図４】真の場合に加算及び分岐する指令ステップ中の
図１に示す装置の動作を示す流れ図である。

【図５】ロード指令実行中の本発明のパイプラインの概
略図である。

【図６】分岐指令実行中の本発明のパイプラインの概略
図である。

【図７】分岐指令のデータフィールドを示す概略図であ
る。

【図８】ロード指令のデータフィールドを示す概略図で
ある。

【符号の説明】

Claims (1)

【特許請求の範囲】
1. 【請求項１】別々の指令ステップを少くとも各サイクル
   について開始するようにコンピュータシステムで一連の
   連続する指令を実行する方法であって、前記コンピュー
   タシステムの指令キャッシュにアクセスして１サイクル
   を超え２サイクル未満で指令を取出し、前記指令キャッ
   シュに対し１サイクルを超えるアクセス時間を許容する
   ステップと、前記コンピュータシステムのデータキャッ
   シュにアクセスして１サイクルを超え２サイクル未満で
   データを取出し、前記データキャッシュに対し１サイク
   ルを超えるアクセス時間を許容するステップと、前記デ
   ータキャッシュからのデータを、第２の後続ロード指令
   ステップが前記データを必要とするとき、算術論理ユニ
   ットに送り、前記指令キャッシュおよび前記データキャ
   ッシュの前記アクセス時間が１サイクルを超えていても
   わずか１指令ステップ遲れの罰則を課すステップと、第
   ３の後続指令ステップの指令を、現在の指令ステップの
   指定条件が真であるとき、現在の分岐指令ステップによ
   り指定された指令アドレスから取出し、前記指令キャッ
   シュ及び前記データキャッシュの前記アクセス時間が１
   サイクルを超えていてもわずか１指令ステップ遲れの罰
   則を１状態遲れ分岐構造に課すステップと、から構成さ
   れることを特徴とする方法。