JPH04215347A - 非同期時分割多重伝送装置およびスイッチ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の入線から伝送さ
れ、１つの出線に指定されているセルを伝送するスイッ
チ素子を備えた非同期時分割多重伝送装置に関する。

【０００２】

【従来の技術】非同期時分割多重伝送装置において有効
情報、例えば電話信号、画像信号または音声信号は固定
長のブロックにおいて送信される。固定長のブロックと
は、前以て決められた数のビットを連続した順序で有し
ているセルである。それぞれのセルはヘッド領域および
情報領域から成っている。ヘッド領域にはとりわけセル
に対する経路標識が収納されている。経路標識とは、接
続標識または経路操縦情報である。接続標識には、有効
情報の目的地乃至部分目的地に関するデータが含まれて
いる。経路操縦情報は、装置内で所定の交換装置におい
て付加されかつ交換装置内の部分目的地に関するデータ
を含んでいる。有効情報は情報領域に収納されている。

【０００３】セルは連続的に所定の時間部分（時間フレ
ーム）に割当てられている。このような時間部分の持続
時間は、伝送要素が使用しているクロック周波数に依存
している。有効情報が存在していない場合、この種の時
間フレームにおいて空セル、即ち有効情報なしのセルが
伝送される。有効情報を含んでいるセルは、有効セルと
称される。

【０００４】加入者間のセルの伝送の際にセルはスイッ
チフレームを通過し、そこで経路標識の評価によって経
路が形成される。その際このようなスイッチフレームは
複数のスイッチフレームブロックから構成されているこ
とが多い。複数の入線および出線を有するこの種のスイ
ッチフレームブロックは、複数のスイッチ素子から成っ
ている。１つのスイッチ素子は複数の入線および１つの
出線を含んでいる。その際スイッチ素子において入線か
らのセルは１つの出線に送出される。セルが時間フレー
ム期間に１つの出線にアクセスしようとする複数の入線
に到来する際に、結合のための特別なストラテジー、即
ち結合構想が必要である。

【０００５】論文“Ｔｈｅ　Ｋｎｏｃｋｏｕｔ　Ｓｗｉ
ｔｃｈ：　Ａ　ｓｉｍｍｐｌｅ，　ｍｏｄｕｌａｒ　ａ
ｒｃｈｉｔｅｃｔｕｒｅ　ｆｏｒ　ｈｉｇｈ−ｐｅｒｆ
ｏｒｍａｎｃｅ　ｐａｃｋｅｔ　ｓｗｉｔｃｈｉｎｇ”
Ｙ．Ｓ．Ｙｅｈ，　Ｍ．Ｇ．Ｈｌｕｃｈｙｊ　および　
Ａ．Ｓ．Ａｃａｍｐｏｒａ　著，Ｉｎｔｅｒｎａｔｉｏ
ｌ　Ｓｗｉｔｃｈｉｎｇ　Ｓｙｍｐｏｓｉｕｍ，　１９
８７年，Ｐｒｏｃｅｅｄｉｎｇｓ，　１９８７年、３月
１７日、Ｖｏｌｕｍｅ　３　ｏｆ　４，　Ｓｅｓｓｉｏ
ｎ　Ｂ　１０．２　から、複数の入線に接続されている
スイッチ素子が公知である。このスイッチ素子は、それ
ぞれの入線に対応して設けられている比較器（パケット
−フィルタ）を含んでおり、この比較器は供給されたセ
ルの経路標識がスイッチ素子から出ている出線の出力側
のアドレスと一致するかどうかを検査する。一致しなけ
れば、このことが付加されたビット（アクティビティビ
ット）の零セットによって特徴付けられる。反対の場合
には、このビットは１にセットされる。後続の集線装置
（コンセントレータ）において線路の数がＮからＬに低
減されるので、Ｌ・Ｍ＝Ｎとした場合Ｍ個の入線に、有
効情報を有するセルが到来するとき、幾つかのセルが消
失する。集線装置に接続されているネットワーク（シフ
タ）において、集線装置から時間フレームの期間に到来
する、付加されたビットの値が１であるセルがネットワ
ークに読込まれる。ネットワークにおいてセルは、ネッ
トワークのそれぞれの出力側が均一にセルを送出するよ
うにシフトされる。ネットワークの出力側はそれぞれ１
つのバッファに接続されている。読出し過程は、例えば
８つの入力側および出力側を有するネットワークにおい
て、第１の時間フレームにおいて５つの有効セルが到来
しかつ第２の時間フレームにおいて４つの有効セルが到
来することを前提とすれば、次のように行われる：最初
５つの有効セルが５つの出力側に送出される。第２の時
間フレームにおいて３つのセルが先行する時間フレーム
でセルを送出していない残りの３つの出力側に導かれか
つもう１つの有効セルは別の５つの出力側の１つに導か
れる。即ち読出しは、バッファの均一な割当てが実現さ
れるように制御される。しかしこのスイッチ素子におい
ては、セルを制御するためのビット（アクティビティビ
ット）が付加されかつ情報を有するすべてのセルが集線
装置を介して更に送出される点で煩雑である。出線に指
定されているセルの選択はネットワークを介して漸く行
われる。更にＯｍｅｇａネットワークであるこのネット
ワークでは閉塞が生じる可能性がある。この場合セルが
消失しないように、ネットワークにおいてメモリが必要
であり、これによりネットワークにおけるセルの通過時
間が長くなる。

【０００６】

【発明が解決しようとする課題】本発明の課題は、一層
僅かな回路コストで実現されている、非同期時分割多重
伝送装置用のスイッチ素子を提供することである。

【０００７】

【課題を解決するための手段】この課題は、複数の入線
から供給され、１つの出線に指定されているセルを伝送
するスイッチ素子を備え、該スイッチ素子は、セルに含
まれている経路標識が前記出線に対応するものであるか
どうかを検査する、それぞれ１つの入線に接続されてい
る比較器と、到来しかつ前記出線に指定されているセル
を前記入線を時間フレーム期間中バッファに結合するこ
とによって前以て決められた順序で前記バッファに均一
に分配するマルチプレクサ装置と、前記セルを前記バッ
ファから循環的に読出すマルチプレクサとを有している
非同期時分割多重伝送装置によって解決される。

【０００８】スイッチ素子を含んでいる本発明の非同期
時分割多重伝送装置では、セルはまず、セルが出線に伝
送されるべきであるかどうかを検査する比較器に供給さ
れる。この場合有効情報を有するセル（有効セル）のみ
が出線に伝送される。出線に指定されているセルは、マ
ルチプレクサ装置を介して記憶のためのバッファに供給
される。その際マルチプレクサ装置は、セルが所定の順
序でかつ均一に分配されてバッファに供給されるような
、入線およびバッファ間の結合を行う。例えば、４つの
バッファおよび入線が存在しかつ第１の時間フレームに
おいてそれぞれ第２および第３の入線にセルが存在する
とき、セルはその都度第１および第２のバッファに読込
むことができる。その際第２の入線におけるセルは第１
のバッファに供給することができかつ第３の入線におけ
るセルは第２のバッファに供給することができる。次の
時間フレームにおいて第１、第３および第４の入線にそ
れぞれセルが供給されるとき、第１の入線におけるセル
は第３のバッファに読込まれかつ第３の入線におけるセ
ルは第４のバッファに読込まれる。第４の入線における
セルは再び第１のバッファに供給される。このようにバ
ッファの循環的な読込みが実現される。マルチプレクサ
装置のこの形式の制御によってセルは均一にバッファを
介して分配される。この種のマルチプレクサ装置は公知
のスイッチ素子における構成より煩雑でない。更にこの
場合、セルにそれぞれ、情報が出線に供給されるべきで
あるかどうかを指定するビットを付加して特徴付ける必
要がない。マルチプレクサ装置において簡単な切換過程
が行われるにすぎない。バッファから時間フレーム当り
１つのセルが読出される。このためにバッファの出力側
に接続されているマルチプレクサが循環的に制御される
。空セル、即ち情報なしのセルはバッファに読込まれな
い。マルチプレクサ装置は、出線に指定されているセル
に対してのみ制御される。このスイッチ素子ではセルは
その時間的な発生順序に相応して導通接続され、即ち１
つの時間フレームのすべてのセルは、次の時間フレーム
のセルが出線に導かれる前に、出線に送出される。

【０００９】本発明の実施例において、マルチプレクサ
装置は個別マルチプレクサを含んでおり、個別マルチプ
レクサの数は入線の数に等しく、それぞれの入力側はそ
れぞれの入線に結合されておりかつそれぞれの出力側は
１つのバッファに接続されている。個別マルチプレクサ
の数は入線の数に等しいので、結果的にバッファの数も
入線の数に等しい。バッファが全くにロードされていな
いことを前提として、時間フレーム期間にそれぞれの入
線にセルが到来するとき、セルは消失しない。

【００１０】マルチプレクサ装置は更に制御回路を含ん
でおり、該制御回路は比較器に接続されておりかつ個別
マルチプレクサを、それらがその都度１つのセルが存在
している入線とバッファとの間の結合を前以て決められ
た順序で行うように制御する。比較器は制御装置に比較
器信号を供給し、これら比較器信号から制御回路はどの
入線にセルが供給されたかを検出する。比較器信号の評
価後、制御回路は、時間フレーム期間に到来したセルの
数に相応する数の個別マルチプレクサを制御する。

【００１１】バッファを前以て決められた順序において
しかも均一にロードすることができるように、制御回路
は、時間フレーム期間にどのバッファが読込みのために
最後に使用されたのかを記憶しなければならない。セル
を含んでいる次の時間フレームにおいて制御回路は前以
て決められた順序の次のバッファを読込みのために制御
する。

【００１２】本発明の実施例によれば、制御回路は、比
較器信号の評価をするデコーダを含んでおり、該デコー
ダは時間フレーム当りに到来するセルの数を評価回路に
送出し、該評価回路は前記比較器信号を受取りかつセル
が読込まれるべきバッファを制御しかつ個別マルチプレ
クサを、前記制御されたバッファとセルが存在している
入線とを結合するように制御する。

【００１３】即ち制御回路において、デコーダにおいて
どの入線にセルが供給されたかが評価される。評価回路
はこれに基づいて制御すべきバッファの数および入線と
バッファとの間の結合を形成する個別マルチプレクサを
検出する。

【００１４】制御回路は更に、出力側が出線に接続され
ているマルチプレクサの制御のためにも使用することが
できる。この場合バッファは循環的な順序において出線
に接続される。このためにマルチプレクサを制御するた
めの制御回路において、ｎがバッファの数に等しい、ｍ
ｏｄｕｌｏ−ｎ−計数器と、前記バッファにセルがロー
ドされた際に前記計数器を制御するための検出回路とが
設けられている。計数器はそれぞれの時間フレームにお
いて計数器内容を変化することによってバッファと出線
との間の接続を形成する。検出回路はデコーダから信号
を受取ることができ、これにより時間フレームにおいて
入線からいくつのセルが供給されたかが通報される。

【００１５】それぞれの入線に対応して設けられている
比較器における比較は、それぞれの入線に接続されてい
るレジスタに記憶されているセルの経路標識が出線に属
するものであるかどうかを検査することによって実施す
ることができる。所属関係が存在している場合、比較器
は、比較器によって発生された比較器信号の変化を行う
。

【００１６】

【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。

【００１７】第１図に示されたブロック線図を用いて非
同期時分割多重伝送装置の基本原理について説明する。 端末装置の信号、例えば電話信号、画像信号または音声
信号は、パケット形成装置においてセグメント化されか
つ経路標識が存在しているヘッド領域を備えている。経
路標識は信号の目的地に関するデータを含んでいる。こ
の種の端末装置およびパケット形成装置は加入者端末装
置１を形成している。その際この種の端末装置のデータ
は、時間間隔（時間フレーム）内でセルの形において伝
送される。その際この種の時間フレームの持続時間は、
伝送要素が使用しているクロック周波数に依存している
。このようなセルは上述のヘッド領域と有効領域とから
成っている。時間フレーム内でデータが伝送されるべき
でなければ、空セル、即ちこれ以上情報が続いていない
ことがヘッド領域に指示されているセルが形成される。 この種の空セルは装置の同期のために用いられる。 有効情報を担持しているセルは有効セルと称される。

【００１８】第１図に図示のブロック線図において、デ
ータは例えば６４個の加入者端末装置１からそれぞれ１
５０Ｍｂｉｔ／ｓの容量を有する６４本の線路を介して
トランク群２に伝送される。トランク群２においてデー
タは統合されかつ比較的大きい容量を有する比較的僅か
な数の線路を介して伝送される。例えばこれらデータは
それぞれ６００Ｍｂｉｔ／ｓの容量を有する１６本の線
路を介して導くことができる。それから複数のスイッチ
フレームブロックから成り、スイッチフレームブロック
が複数のスイッチ素子から構成されているスイッチフレ
ーム３において、経路標識の評価によって、即ちデータ
を所定の出線に送出することによってデータの交換が行
われる。この場合スイッチ素子は、複数の入線および１
つの出線に接続されている回路装置から成っている。こ
の回路装置、即ちスイッチ素子は、スイッチ素子に接続
されている出線に転送されるべきであるデータを検出し
かつそのために回路装置内で必要な経路を形成すること
ができる。スイッチフレーム３は再び、複数の線路、例
えば６００Ｍｂｉｔ／ｓの容量を有する１６本の線路に
よってトランク群４に接続されている。トランク群４は
受信されたデータを線路を介して加入者端末装置５に転
送する。例えばここではそれぞれ１５０Ｍｂｉｔ／ｓの
容量を有する６４本の線路が設けられている。この種の
装置はその他、データを加入者端末装置５から加入者端
末装置１に伝送する。

【００１９】第２図には、スイッチフレームの部分であ
るスイッチ素子が図示されている。このスイッチ素子は
４つの入線７ａ乃至７ｄに接続されている。それぞれの
入線７ａ乃至７ｄにそれぞれ１つのレジスタ８ａ乃至８
ｄが接続されている。それぞれのレジスタにおいて入線
に供給されたセルが記憶される。それぞれのレジスタに
それぞれ接続されている比較器９ａ乃至９ｄは、レジス
タ８ａ乃至８ｄに記憶されているセルの経路標識をそれ
ぞれアドレスメモリ１１ａ乃至１１ｄに格納されている
、出線１０のアドレスと比較する。この場合経路標識と
は、伝送装置内の部分目的地に関するデータを含んでい
る経路操縦情報である。それぞれの比較器９ａ乃至９ｄ
の出力側は、制御回路１３の一部であるデコーダ１２に
接続されている。比較器９ａ乃至９ｄから送出された比
較器信号をデコードするデコーダ１２は、制御信号を評
価回路１４、加算器１５および制御回路１３の検出回路
１６に供給する。制御回路１３は更に、入力側が加算器
１５の出力側に接続されておりかつ出力側が加算器１５
および評価回路１４の別の入力側に接続されているレジ
スタ２８を含んでいる。検出回路１６は、同様制御回路
１３の一部であるｍｏｄｕｌｏ−４−計数器１７を制御
する。

【００２０】制御回路１３はマルチプレクサ装置１８に
対応して設けられており、マルチプレクサ装置は４つの
個別マルチプレクサ１９ａ乃至１９ｄも有している。そ
れぞれの個別マルチプレクサ１９ａ乃至１９ｄは４つの
入力側を含んでおり、これら入力側は線路２３ａ乃至２
３ｄを介してそれぞれレジスタ８ａ乃至８ｄに接続され
ている。出力側がバッファ２０ａ乃至２０ｄのそれぞれ
の入力側に接続されている個別マルチプレクサ１９ａ乃
至１９ｄは評価回路１４によって制御される。バッファ
２０ａ乃至２０ｄは評価回路１４によって制御される。 バッファ２０ａ乃至２０ｄはＦＩＦＯである。バッファ
は、オーバフローが実際に生じることがないように選定
されるべきである。ＦＩＦＯの記憶容量はスイッチ素子
のトラフィックシミュレーションによって求められる。 バッファ２０ａ乃至２０ｄの出力側から出ている線路は
マルチプレクサ２１の入力側に達する。このマルチプレ
クサは計数器１７によって制御されかつ種々の入線を交
互に出線１０に接続する。

【００２１】第２図に示されている線路は、それらが部
分的に複数の並列線路から成っているにも拘らず、わか
りやすくするために１本の線路の形で示されている。個
々のデジタル回路素子の制御のために必要であるクロッ
ク線路やクロック発生器も図示されていない。

【００２２】次に第２図に示されたスイッチ素子の動作
を第３図を用いて説明する。第３図には説明を簡単にす
るために、４つの個別マルチプレクサ１９ａ乃至１９ｄ
がブロック２２として示されている。このブロック２２
には、レジスタ８ａ乃至８ｄから出ている４つの線路２
３ａ乃至２３ｄが導かれている。ブロック２２の４つの
出力側はバッファ２０ａ乃至２０ｄに結合されている。 バッファ２０ａ乃至２０ｄの４つの出力側はマルチプレ
クサ２１の４つの入力側に接続されており、マルチプレ
クサの出力側は出線１０に接続されている。

【００２３】マルチプレクサ装置１８から、有効情報を
有するセル（有効セル）のみが出線に供給される。結果
的に空セルは出線１０に導かれない。バッファに、出線
に送出することができる有効セルがもはや存在しなけれ
ば、ここには詳しく示されていない空セル発生器が、出
線１０に供給される空セルを発生する。

【００２４】説明のために、第１の時間フレームの期間
に線路２３ｂおよび２３ｄに、セル１ｂおよび１ｄと表
されている、情報を有する有効セルが到来するものと仮
定し、その際数字はセルが供給されるその都度の時間フ
レームを表しかつアルファベットはその都度の線路を表
している。セル１ｂはマルチプレクサ装置（またはブロ
ック２２）からバッファ２０ａに供給される。このため
に個別マルチプレクサ１９ａはレジスタ８ｂの出力側を
バッファ２０ａの入力側に接続する。セル１ｄはバッフ
ァ２０ｂに読込まれる。このために個別マルチプレクサ
１９ｂはレジスタ８ｄの出力側をバッファ２０ｂの入力
側に接続する。次の時間フレームの期間に線路２３ａに
セル２ａが、線路２３ｃにセル２ｃが、線路２３ｄにセ
ル２ｄが到来するものと仮定する。セル２ａはバッファ
２０ｃに読込まれかつセル２ｃはバッファ２０ｄに読込
まれる。セル２ｄは再びバッファ２０ａに読込まれる。 第２の時間フレームの期間に、バッファ２０ａからセル
１ｂがマルチプレクサ２１を介して出線１０に供給され
ている。例えば第３の時間フレームにおいて線路２３ｂ
にセル３ｂが伝送されかつ線路２３ｃにセル３ｃが伝送
されるものとする。セル３ｂおよびセル３ｃはバッファ
２０ｂおよび２０ｃに読込まれる。セル１ｄはこの期間
の間、バッファ２０ｂから出線１０に送出される。第４
の時間フレームの期間に、線路２３ａ，２３ｂおよび２
３ｃにセル４ａ，４ｂおよび４ｃが生じるものとする。 セル４ａおよび４ｃはバッファ２０ｄ，２０ａおよび２
０ｂに読込まれる。この時間においてセル２ａが出線１
０に供給されている。

【００２５】この形式の割当てによってセルはバッファ
に均一に分配され、即ちバッファは最適に利用される。 第３図に図示の例においてバッファは前以て決められた
順序で書込まれる。即ち線路２３ａに供給されるセルは
まずバッファ２０ａに読込まれかつ線路２３ｂのセルは
バッファ２０ｂに読込まれる。即ちこの順序は、セルが
最初、図において左側に位置するバッファに書込まれる
ように決められている。即ち線路２３ａの次の時間フレ
ームにおいて図において次に存在するセルは、最後の時
間フレームにおいてその次に割当てるべきバッファであ
ったバッファに書込まれる。個別マルチプレクサ１９ａ
乃至１９ｄ、バッファ２０ａ乃至２０ｄおよびマルチプ
レクサ２１の制御のために使用される制御回路１３は、
デコーダ１２において、どの入線７ａ乃至７ｄにおいて
セルが受信されたのかをデコードする。このためにデコ
ーダ１２に、比較器９ａ乃至９ｄから比較器信号が供給
される。比較器の比較器信号は例えば、空セルまたは別
の出線に指定されているセルにおいて比較的低い信号状
態を有しかつ出線１０に指定されているセルにおいて高
い信号状態を有することができる。バッファ２０ａ乃至
２０ｄがこれまでセルによってロードされていないこと
を前提とする。デコーダ１２は評価回路１４に、どの入
線７ａ乃至７ｄにセルが到来したのかを通報する。それ
ぞれの入線７ａ乃至７ｄにセルが到来したものと仮定す
る。これに基づいて個別マルチプレクサ１９ａは線路２
３ａをバッファ２０ａに結合し、個別マルチプレクサ１
９ｂは線路２３ｂをバッファ２０ｂに結合し、個別マル
チプレクサ１９ｃは線路２３ｃをバッファ２０ｃに結合
しかつ個別マルチプレクサ１９ｄは線路２３ｄをバッフ
ァ２０ｄに結合する。例えば入線７ａおよび７ｃにセル
が存在していないものとすれば、個別マルチプレクサ１
９ａは線路２３ａをバッファ２０ａに結合せず、線路２
３ｂをバッファ２０ａに結合しかつ個別マルチプレクサ
１９ｂは線路２３ｄをバッファ２０に結合する。個別マ
ルチプレクサ１９ｃおよび１９ｄは操作されない。

【００２６】バッファ２０ａ乃至２０ｄの読込み過程に
おいて評価回路１４は更に、この回路にレジスタ２８か
ら供給された信号を評価する。レジスタ２８は内容零を
有しているものと仮定する。デコーダ１２は加算器に時
間フレーム当りのセルの数を送出する。即ち第１の時間
フレームにおいて加算器１５においてレジスタ２８の内
容が受信されたセルの数に加算されかつその結果がレジ
スタ２８に記憶される。次の時間フレームにおいて評価
回路１４はレジスタ２８の内容からどのバッファにおい
て最後に読込みが行われたかを知ることができる。加算
器１５は　ｍｏｄｕｌｏ−４−加算器であるので、加算
結果が３より大きいとき、オーバフローが生じる。例え
ば第１の時間フレームにおいて３つのセルが読込まれか
つ第２の引続く時間フレームにおいて２つのセルが読込
まれたものとする。その時加算結果は１である。評価回
路はこの数から、最後の時間フレームにおいて最後にバ
ッファ２０ａが割当てられたことがわかる。というのは
バッファ２０ａ乃至２０ｄは循環的な順序において割当
てられるからである。即ちバッファがロードされていな
いとき、まずバッファ２０ａが、それからバッファ２０
ｂが、次にバッファ２０ｃが、最後にバッファ２０ｄが
記憶のために使用されるように操作される。

【００２７】マルチプレクサ２１の制御のために検出回
路１６および　ｍｏｄｕｌｏ−４−計数器１７が設けら
れている。検出回路１６は、デコーダ１２から信号が供
給される加算器２４と、レジスタ２５と、比較回路２６
と、補数形成器２７とを含んでいる。加算器２４の出力
側はレジスタ２５の入力側に接続されておりかつこのレ
ジスタの出力側は比較回路２６の入力側および加算器２
４の別の入力側に接続されている。比較回路２６の出力
側は、計数器１７およびその出力側が加算器２４の別の
入力側に接続されている補数形成器２７の入力側に接続
されている。

【００２８】バッファ２０ａ乃至２０ｄにセルが存在し
ていないとき、レジスタ２５において零の内容が記憶さ
れている。加算器２４には、デコーダ１２からバッファ
２０ａ乃至２０ｄに新たに記憶すべきセルの数が供給さ
れる。この加算器は記憶すべきセルの数にレジスタ２５
の内容を加算する。それから加算結果はレジスタ２５に
記憶される。比較回路２６において、レジスタ２５にお
ける数が零より大きいかどうかが検査される。その数が
零より大きい場合、次の時間フレームにおいて補数形成
器２７を用いて数“−１”との加算が行われる。計数器
１７には比較回路２６から、レジスタ２５においてまだ
零より大きい数が記憶されているという情報が供給され
る。これに基づいて計数器１７はマルチプレクサ２１を
、それがある入力側から次の入力側に切換わるように制
御する。例えば第１の時間フレームにおいてバッファ２
０ａが出線１０と接続されている。ｍｏｄｕｌｏ−４−
計数器１７の制御切換によってバッファ２０ｂと出線１
０との間の接続が形成される。このようにしてセルはバ
ッファ１０ａ乃至２０ｄから循環的に出力される。

【００２９】簡単にする理由から４つの入線を有するス
イッチ素子が示されているが、入線の数は非常に大きく
することができる。

【００３０】

【発明の効果】以上説明したように本発明により、簡単
化された構成のマルチプレクサ装置を有するスイッチ素
子を備えた非同期時分割多重伝送装置が提供される。

【図面の簡単な説明】

【図１】非同期時分割多重伝送装置のブロック線図であ
る。

【図２】スイッチ素子の回路略図である。

【図３】第２図のスイッチ素子において入線に到来する
セルの処理を例を用いて説明する図である。

【符号の説明】

１，５　　加入者端末装置、　　２，４　　トランク群
、　　３　　スイッチフレーム、７ａ乃至７ｄ　　入線
、　　８ａ乃至８ｄ，２５，２８　　レジスタ、　　９
ａ乃至９ｄ　　比較器、　　１０　　出線、　　１１ａ
乃至１１ｄ　　アドレスメモリ、　　１２　　デコーダ
、　　１３　　制御回路、　　１４　　評価回路、　　
１５，２４　　加算器、　　１６検出回路、　　１７　
　ｍｏｄｕｌｏ−４−計数器、　　１８　　マルチプレ
クサ装置、　　１９ａ乃至１９ｄ　　個別マルチプレク
サ、　　２０ａ乃至２０ｄ　　バッファ、　　２１マル
チプレクサ、　　２３ａ乃至２３ｄ　　中間線路、　　
２６　　比較回路、２７補数形成器、　　１ａ乃至１ｄ
，２ａ乃至２ｄ，３ａ乃至３ｄ，４ａ乃至４ｄセル、

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　複数の入線（７ａ乃至７ｂ）から供給
   され、１つの出線（１０）に指定されているセルを伝送
   するスイッチ素子を備え、該スイッチ素子は、セルに含
   まれている経路標識が前記出線に対応するものであるか
   どうかを検査する、それぞれ１つの入線に接続されてい
   る比較器（９ａ乃至９ｄ）と、到来しかつ前記出線に指
   定されているセルを前記入線を時間フレーム期間中バッ
   ファ（２０ａ乃至２０ｄ）に結合することによって前以
   て決められた順序で前記バッファに均一に分配するマル
   チプレクサ装置（１８）と、前記セルを前記バッファか
   ら循環的に読出すマルチプレクサ（２１）とを有してい
   ることを特徴とする非同期時分割多重伝送装置。
2. 【請求項２】　　マルチプレクサ装置（１８）は個別マ
   ルチプレクサ（１９ａ乃至１９ｄ）を含んでおり、該個
   別マルチプレクサの数は入線（７ａ乃至７ｂ）の数に相
   応しかつ前記個別マルチプレクサのそれぞれの入力側は
   前記それぞれの入線に接続されておりかつそれぞれの出
   力側は１つのバッファ（２０ａ乃至２０ｄ）に接続され
   ている請求項１記載の非同期時分割多重伝送装置。
3. 【請求項３】　　マルチプレクサ装置（１８）は制御回
   路（１３）を含んでおり、該制御回路は比較器（９ａ乃
   至９ｄ）に接続されておりかつ個別マルチプレクサ（１
   ９ａ乃至１９ｄ）を、それらがその都度１つのセルが存
   在している入線（７ａ乃至７ｄ）とバッファ（２０ａ乃
   至２０ｄ）との間の結合を前以て決められた順序で行う
   ように制御する請求項２記載の非同期時分割多重伝送装
   置。
4. 【請求項４】　　制御回路（１３）は、時間フレームの
   期間に最後に読込みのためにどのバッファ（２０ａ乃至
   ２０ｄ）が使用されたかを記憶しかつセルを含んでいる
   次の時間フレームにおいて、前以て決められた順序の次
   のバッファを読込みのために制御する請求項３記載の非
   同期時分割多重伝送装置。
5. 【請求項５】　　制御回路（１３）は、比較器信号の評
   価をするデコーダ（１２）を含んでおり、該デコーダは
   時間フレーム当りに到来するセルの数を評価回路（１４
   ）に送出し、該評価回路は前記比較器信号を受取りかつ
   セルが読込まれるべきバッファ（２０ａ乃至２０ｄ）を
   制御しかつ個別マルチプレクサ（１９ａ乃至１９ｄ）を
   前記制御されたバッファとセルが存在している入線（７
   ａ乃至７ｄ）とを結合するように制御する請求項４記載
   の非同期時分割多重伝送装置。
6. 【請求項６】　　制御回路（１３）を用いた制御によっ
   てマルチプレクサ（２１）はバッファ（２０ａ乃至２０
   ｄ）を循環的な順序で出線（１０）に接続する請求項３
   から５までのいずれか１項記載の非同期時分割多重伝送
   装置。
7. 【請求項７】　　マルチプレクサ（２１）を制御するた
   めの制御回路（１３）は、ｎがバッファ（２０ａ乃至２
   ０ｄ）の数である、ｍｏｄｕｌｏ−ｎ−計数器（１７）
   と、前記バッファにセルがロードされた際に前記計数器
   を制御するための検出回路（１６）とを含んでおり、前
   記計数器はそれぞれの時間フレームにおいてその計数器
   内容の変化によってバッファと出線（１０）との間の接
   続を形成する請求項６記載の非同期時分割多重伝送装置
   。
8. 【請求項８】　　それぞれの入線（７ａ乃至７ｄ）に対
   応して設けられている比較器（９ａ乃至９ｄ）は、それ
   ぞれの入線に接続されているレジスタ（８ａ乃至８ｄ）
   に記憶されているセルの経路標識が出線（１０）に対応
   するものであるかどうかを検査しかつ対応関係が存在し
   ている場合に前記比較器によって発生された比較器信号
   の変化を行う請求項１から９までのいずれか１項記載の
   非同期時分割多重伝送装置。