JPH04216653A - 半導体集積回路用パッケージおよびその実装方法 - Google Patents
半導体集積回路用パッケージおよびその実装方法Info
- Publication number
- JPH04216653A JPH04216653A JP41116190A JP41116190A JPH04216653A JP H04216653 A JPH04216653 A JP H04216653A JP 41116190 A JP41116190 A JP 41116190A JP 41116190 A JP41116190 A JP 41116190A JP H04216653 A JPH04216653 A JP H04216653A
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- Japan
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- package
- casing
- integrated circuit
- semiconductor integrated
- present
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/306—Assembling printed circuits with electric components, e.g. with resistors with lead-in-hole components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路用パッケ
ージおよびその実装方法に関する。より詳細には、内部
に搭載した半導体集積回路が安定に動作するよう構成さ
れた半導体集積回路用パッケージおよびその実装方法に
関する。
ージおよびその実装方法に関する。より詳細には、内部
に搭載した半導体集積回路が安定に動作するよう構成さ
れた半導体集積回路用パッケージおよびその実装方法に
関する。
【０００２】
【従来の技術】半導体集積回路（以下ＩＣと記す）チッ
プを搭載するパッケージには、ＩＣの性能、大きさ、使
用される環境等に合わせて各種の材料、形状のものが使
用されている。例えば、材料には、セラミック、金属、
ガラス、プラスチック等が使用されている。また、ＩＣ
用パッケージの形状としては、ＳＩＰタイプ、ＤＩＰタ
イプ、フラットパックタイプ、チップキャリアタイプ、
テープキャリアタイプ等が使用されている。
プを搭載するパッケージには、ＩＣの性能、大きさ、使
用される環境等に合わせて各種の材料、形状のものが使
用されている。例えば、材料には、セラミック、金属、
ガラス、プラスチック等が使用されている。また、ＩＣ
用パッケージの形状としては、ＳＩＰタイプ、ＤＩＰタ
イプ、フラットパックタイプ、チップキャリアタイプ、
テープキャリアタイプ等が使用されている。
【０００３】図３に従来のＩＣ用パッケージの一例の断
面図を示す。図３のＩＣ用パッケージは、セラミック製
のＩＣ用パッケージであり、セラミック製の筐体１と、
筐体１の底部にメタライズにより形成された導体面２と
、筐体１の側面に固定された複数のリードピン３とを具
備する。リードピン３は、導体面２上に搭載されたＩＣ
チップ４のそれぞれ対応する端子５とボンディングワイ
ヤ６で接続されており、ＩＣチップ４と外部とを電気的
に接続する接続手段を構成する。また、筐体１には、キ
ャップ１０がろう付け等で固定されており、筐体１の内
部は気密に封止されている。
面図を示す。図３のＩＣ用パッケージは、セラミック製
のＩＣ用パッケージであり、セラミック製の筐体１と、
筐体１の底部にメタライズにより形成された導体面２と
、筐体１の側面に固定された複数のリードピン３とを具
備する。リードピン３は、導体面２上に搭載されたＩＣ
チップ４のそれぞれ対応する端子５とボンディングワイ
ヤ６で接続されており、ＩＣチップ４と外部とを電気的
に接続する接続手段を構成する。また、筐体１には、キ
ャップ１０がろう付け等で固定されており、筐体１の内
部は気密に封止されている。
【０００４】上記従来のＩＣ用パッケージにおいては、
ＩＣチップのグランドは、上記導体面２を介して、いず
れかのリードピン３と接続されていた。従って、従来の
ＩＣ用パッケージを各種電子機器の回路基板に実装する
場合は、回路基板のグランドラインと、ＩＣ用パッケー
ジのＩＣチップのグランドが接続されているリードピン
とを電気的に接続していた。
ＩＣチップのグランドは、上記導体面２を介して、いず
れかのリードピン３と接続されていた。従って、従来の
ＩＣ用パッケージを各種電子機器の回路基板に実装する
場合は、回路基板のグランドラインと、ＩＣ用パッケー
ジのＩＣチップのグランドが接続されているリードピン
とを電気的に接続していた。
【０００５】
【発明が解決しようとする課題】各種電子機器の回路基
板にＩＣ用パッケージを実装する場合、基板のグランド
ラインに複数のＩＣ用パッケージのグランドのリードピ
ンを接続すると、ＩＣの入出力の回り込み等によってＩ
Ｃが発振を起す場合がある。このＩＣの入出力の回り込
み防止のために、ＩＣ用パッケージの複数のリードピン
にＩＣチップのグランドを接続し、それぞれのリードピ
ンを基板のグランドラインに接続する方法がある。しか
しながら、ＩＣ用パッケージの複数のリードピンをグラ
ンドに使用すると、余分なリードピンが必要となり、Ｉ
Ｃの実際の入出力に比して大きなパッケージを用いなけ
ればならない。また、ＩＣチップの端子とＩＣ用パッケ
ージのリードピンとの間およびＩＣ用パッケージのリー
ドピンと回路基板との間のワイヤリングにも余計な時間
がかかる。
板にＩＣ用パッケージを実装する場合、基板のグランド
ラインに複数のＩＣ用パッケージのグランドのリードピ
ンを接続すると、ＩＣの入出力の回り込み等によってＩ
Ｃが発振を起す場合がある。このＩＣの入出力の回り込
み防止のために、ＩＣ用パッケージの複数のリードピン
にＩＣチップのグランドを接続し、それぞれのリードピ
ンを基板のグランドラインに接続する方法がある。しか
しながら、ＩＣ用パッケージの複数のリードピンをグラ
ンドに使用すると、余分なリードピンが必要となり、Ｉ
Ｃの実際の入出力に比して大きなパッケージを用いなけ
ればならない。また、ＩＣチップの端子とＩＣ用パッケ
ージのリードピンとの間およびＩＣ用パッケージのリー
ドピンと回路基板との間のワイヤリングにも余計な時間
がかかる。
【０００６】そこで本発明の目的は、上記従来技術の問
題点を解決した、グランドが容易に接続でき、且つ搭載
したＩＣが安定に動作するＩＣ用パッケージを提供する
ことにある。
題点を解決した、グランドが容易に接続でき、且つ搭載
したＩＣが安定に動作するＩＣ用パッケージを提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明に従うと、誘電体
で構成された筐体と、該筐体内に設けられた半導体集積
回路チップを固定する導体面と、前記筐体内に搭載され
る半導体集積回路チップと筐体外部とを電気的に接続す
る接続手段とを具備する半導体集積回路用パッケージに
おいて、前記筐体の外側下面に導体部を具備し、前記筐
体内部の導体面と、前記筐体外側下面の導体部とが、電
気的に接続されていることを特徴とする半導体集積回路
用パッケージが提供される。
で構成された筐体と、該筐体内に設けられた半導体集積
回路チップを固定する導体面と、前記筐体内に搭載され
る半導体集積回路チップと筐体外部とを電気的に接続す
る接続手段とを具備する半導体集積回路用パッケージに
おいて、前記筐体の外側下面に導体部を具備し、前記筐
体内部の導体面と、前記筐体外側下面の導体部とが、電
気的に接続されていることを特徴とする半導体集積回路
用パッケージが提供される。
【０００８】また、本発明においては、上記本発明の半
導体集積回路用パッケージを回路基板に実装する方法に
おいて、前記筐体の外側下面の導体部が、前記回路基板
のグランドラインに接するよう搭載することを特徴とす
る半導体集積回路用パッケージの実装方法が提供される
。
導体集積回路用パッケージを回路基板に実装する方法に
おいて、前記筐体の外側下面の導体部が、前記回路基板
のグランドラインに接するよう搭載することを特徴とす
る半導体集積回路用パッケージの実装方法が提供される
。
【０００９】
【作用】本発明のＩＣ用パッケージは、ＩＣチップを収
納する筐体の外側下面に導体部が形成され、この導体部
とＩＣチップを固定する導体で形成されたダイエリア部
分とが電気的に接続されているところにその主要な特徴
がある。本発明のＩＣ用パッケージにおいては、上記ダ
イエリア部分と上記導体部とが、金属等の導体で一体に
形成されていてもよい。
納する筐体の外側下面に導体部が形成され、この導体部
とＩＣチップを固定する導体で形成されたダイエリア部
分とが電気的に接続されているところにその主要な特徴
がある。本発明のＩＣ用パッケージにおいては、上記ダ
イエリア部分と上記導体部とが、金属等の導体で一体に
形成されていてもよい。
【００１０】本発明のＩＣ用パッケージは、ダイエリア
が筐体外側下面の導体部と電気的に接続されているので
、ダイエリアをグランドとして使用することができる。 即ち、本発明のＩＣ用パッケージを本発明の方法で回路
基板に実装する場合、筐体外側下面の導体部が回路基板
のグランドラインに接触するが、これにより、ダイエリ
アがグランドとなる。この実装方法では、本発明のＩＣ
用パッケージの筐体外側下面の導体部と、回路基板のグ
ランドラインとを比較的広い面積で接触させることがで
きる。従って、本発明のＩＣ用パッケージを本発明の方
法で回路基板に実装すると、容易に多点アースが実現さ
れる。
が筐体外側下面の導体部と電気的に接続されているので
、ダイエリアをグランドとして使用することができる。 即ち、本発明のＩＣ用パッケージを本発明の方法で回路
基板に実装する場合、筐体外側下面の導体部が回路基板
のグランドラインに接触するが、これにより、ダイエリ
アがグランドとなる。この実装方法では、本発明のＩＣ
用パッケージの筐体外側下面の導体部と、回路基板のグ
ランドラインとを比較的広い面積で接触させることがで
きる。従って、本発明のＩＣ用パッケージを本発明の方
法で回路基板に実装すると、容易に多点アースが実現さ
れる。
【００１１】上記のように、本発明のＩＣ用パッケージ
では、従来のようにグランドラインに複数のリードピン
、外部接続端子を使用する必要がなくなる。従って、リ
ードピン、外部接続端子が少なくてすむのでＩＣ用パッ
ケージを小型化できる。また、回路基板にＩＣ用パッケ
ージを実装する際に、複数のグランドのリードピン、外
部接続端子を接続する必要がないのでワイヤリングの回
数が減少し、実装時間が短縮される。さらに、本発明の
ＩＣ用パッケージに、ＩＣチップを搭載する場合もＩＣ
チップのグランド端子をＩＣ用パッケージの複数のリー
ドピン、外部接続端子に接続する必要がないので、搭載
にかかる時間も短縮できる。
では、従来のようにグランドラインに複数のリードピン
、外部接続端子を使用する必要がなくなる。従って、リ
ードピン、外部接続端子が少なくてすむのでＩＣ用パッ
ケージを小型化できる。また、回路基板にＩＣ用パッケ
ージを実装する際に、複数のグランドのリードピン、外
部接続端子を接続する必要がないのでワイヤリングの回
数が減少し、実装時間が短縮される。さらに、本発明の
ＩＣ用パッケージに、ＩＣチップを搭載する場合もＩＣ
チップのグランド端子をＩＣ用パッケージの複数のリー
ドピン、外部接続端子に接続する必要がないので、搭載
にかかる時間も短縮できる。
【００１２】以下、本発明を実施例により、さらに詳し
く説明するが、以下の開示は本発明の単なる実施例に過
ぎず、本発明の技術的範囲をなんら制限するものではな
い。
く説明するが、以下の開示は本発明の単なる実施例に過
ぎず、本発明の技術的範囲をなんら制限するものではな
い。
【００１３】
【実施例】図１および図２に、それぞれ本発明のＩＣ用
パッケージを本発明の方法で基板に実装した場合の概略
断面図を示す。図１のＩＣ用パッケージは、図３のＩＣ
用パッケージと同様セラミック製のＩＣ用パッケージで
あり、リードピン３により回路基板の電極２２と接続さ
れる。即ち、図１のＩＣ用パッケージは、セラミック製
の筐体１と、筐体１の底部にメタライズにより形成され
た導体面２と、筐体１の側面に固定された複数のリード
ピン３とを具備する。また、筐体１の外側下面には、や
はりメタライズで導体部７が形成されており、導体面２
と導体部７とは導体パターン８で電気的に接続されてい
る。
パッケージを本発明の方法で基板に実装した場合の概略
断面図を示す。図１のＩＣ用パッケージは、図３のＩＣ
用パッケージと同様セラミック製のＩＣ用パッケージで
あり、リードピン３により回路基板の電極２２と接続さ
れる。即ち、図１のＩＣ用パッケージは、セラミック製
の筐体１と、筐体１の底部にメタライズにより形成され
た導体面２と、筐体１の側面に固定された複数のリード
ピン３とを具備する。また、筐体１の外側下面には、や
はりメタライズで導体部７が形成されており、導体面２
と導体部７とは導体パターン８で電気的に接続されてい
る。
【００１４】リードピン３は、導体面２上に搭載された
ＩＣチップ４のそれぞれ対応する端子５とボンディング
ワイヤ６で接続されており、ＩＣチップ４と外部とを電
気的に接続する接続手段を構成する。また、ＩＣチップ
４のグランドの端子は、図示されていないが導体面２に
接続されている。筐体１には、キャップ１０がろう付け
等で固定されており、筐体１の内部は気密に封止されて
いる。
ＩＣチップ４のそれぞれ対応する端子５とボンディング
ワイヤ６で接続されており、ＩＣチップ４と外部とを電
気的に接続する接続手段を構成する。また、ＩＣチップ
４のグランドの端子は、図示されていないが導体面２に
接続されている。筐体１には、キャップ１０がろう付け
等で固定されており、筐体１の内部は気密に封止されて
いる。
【００１５】上記本発明のＩＣ用パッケージは、本発明
の方法で回路基板２０に搭載されている。即ち、リード
ピン３は、先端が基板２０のそれぞれ対応するスルーホ
ール電極２２に挿入されハンダ２３で固定され、導体部
７は基板２０のグランドライン２１に接してやはりハン
ダで固定されている。
の方法で回路基板２０に搭載されている。即ち、リード
ピン３は、先端が基板２０のそれぞれ対応するスルーホ
ール電極２２に挿入されハンダ２３で固定され、導体部
７は基板２０のグランドライン２１に接してやはりハン
ダで固定されている。
【００１６】図示されているように、導体部７とグラン
ドライン２１とは比較的広い面積で接している。従って
、実質的に多点アースが実現されているので、ＩＣが発
振を起こすことなく安定に動作する。また、実装の際に
導体部７を基板２０のグランドライン２１に接触させて
固定することにより、上記の多点アースが実現されるの
で、グランドのために多数の配線を行う必要がなく、実
装に要する時間も短縮できる。
ドライン２１とは比較的広い面積で接している。従って
、実質的に多点アースが実現されているので、ＩＣが発
振を起こすことなく安定に動作する。また、実装の際に
導体部７を基板２０のグランドライン２１に接触させて
固定することにより、上記の多点アースが実現されるの
で、グランドのために多数の配線を行う必要がなく、実
装に要する時間も短縮できる。
【００１７】図２のＩＣ用パッケージは、図１のＩＣ用
パッケージのリードピン３に代えて導体パターン端子３
０で接続手段を構成したものである。即ち、図２のＩＣ
用パッケージは、図１のＩＣ用パッケージと同様に、セ
ラミック製の筐体１と、筐体１の底部にメタライズによ
り形成された導体面２と、筐体１の外側下面にやはりメ
タライズで形成された導体部７とを具備する。筐体１に
は、複数の導体パターン端子３０が埋め込まれ、導体パ
ターン端子３０の先端は筐体１の底部から露出し、他端
は筐体１の内部に露出している。導体パターン端子３０
は、導体面２上に搭載されたＩＣチップ４の対応する端
子５にボンディングワイヤ６で接続されており、ＩＣチ
ップ４と外部とを電気的に接続する接続手段を構成して
いる。 また、筐体１の導体面２と導体部７とは、一対の導体パ
ターン８で電気的に接続されている。
パッケージのリードピン３に代えて導体パターン端子３
０で接続手段を構成したものである。即ち、図２のＩＣ
用パッケージは、図１のＩＣ用パッケージと同様に、セ
ラミック製の筐体１と、筐体１の底部にメタライズによ
り形成された導体面２と、筐体１の外側下面にやはりメ
タライズで形成された導体部７とを具備する。筐体１に
は、複数の導体パターン端子３０が埋め込まれ、導体パ
ターン端子３０の先端は筐体１の底部から露出し、他端
は筐体１の内部に露出している。導体パターン端子３０
は、導体面２上に搭載されたＩＣチップ４の対応する端
子５にボンディングワイヤ６で接続されており、ＩＣチ
ップ４と外部とを電気的に接続する接続手段を構成して
いる。 また、筐体１の導体面２と導体部７とは、一対の導体パ
ターン８で電気的に接続されている。
【００１８】図２のＩＣ用パッケージも、本発明の方法
で基板２０に搭載されており、導体パターン３０が基板
２０のそれぞれ対応する電極２４に接触してハンダで固
定され、導体部７は基板２０のグランドライン２１に接
してやはりハンダで固定されている。図２のＩＣ用パッ
ケージでも、実質的に多点アースが実現されている。
で基板２０に搭載されており、導体パターン３０が基板
２０のそれぞれ対応する電極２４に接触してハンダで固
定され、導体部７は基板２０のグランドライン２１に接
してやはりハンダで固定されている。図２のＩＣ用パッ
ケージでも、実質的に多点アースが実現されている。
【００１９】
【発明の効果】以上の説明したように、本発明のＩＣ用
パッケージは、グランドのために多数のリードピン、外
部接続端子を使用する必要がないので小型化が可能であ
る。また、本発明のＩＣ用パッケージにＩＣチップを搭
載する際に、ＩＣチップのグランド端子をＩＣ用パッケ
ージの多数のリードピン、外部接続端子に接続しなくて
よいので、ＩＣチップを搭載する工程が短縮できる。さ
らに、本発明のＩＣ用パッケージを本発明の方法で回路
基板に実装すると、多数の配線を行わなくても多点アー
スが実現できる。本発明のＩＣ用パッケージを使用する
ことにより各種電子機器のコストが低減可能である。
パッケージは、グランドのために多数のリードピン、外
部接続端子を使用する必要がないので小型化が可能であ
る。また、本発明のＩＣ用パッケージにＩＣチップを搭
載する際に、ＩＣチップのグランド端子をＩＣ用パッケ
ージの多数のリードピン、外部接続端子に接続しなくて
よいので、ＩＣチップを搭載する工程が短縮できる。さ
らに、本発明のＩＣ用パッケージを本発明の方法で回路
基板に実装すると、多数の配線を行わなくても多点アー
スが実現できる。本発明のＩＣ用パッケージを使用する
ことにより各種電子機器のコストが低減可能である。
【図１】本発明のＩＣ用パッケージを本発明の方法で基
板に実装した場合の概略断面図である。
板に実装した場合の概略断面図である。
【図２】本発明のＩＣ用パッケージの他の実施例を本発
明の方法で基板に実装した場合の概略断面図である。
明の方法で基板に実装した場合の概略断面図である。
【図３】従来のＩＣ用パッケージの概略断面図である。
Claims (2)
- 【請求項１】誘電体で構成された筐体と、該筐体内に設
けられた半導体集積回路チップを固定する導体面と、前
記筐体内に搭載される半導体集積回路チップと筐体外部
とを電気的に接続する接続手段とを具備する半導体集積
回路用パッケージにおいて、前記筐体の外側下面に導体
部を具備し、前記筐体内部の導体面と、前記筐体外側下
面の導体部とが、電気的に接続されていることを特徴と
する半導体集積回路用パッケージ。 - 【請求項２】請求項１に記載の半導体集積回路用パッケ
ージを回路基板に実装する方法において、前記筐体の外
側下面の導体部が、前記回路基板のグランドラインに接
するよう搭載することを特徴とする半導体集積回路用パ
ッケージの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41116190A JPH04216653A (ja) | 1990-12-17 | 1990-12-17 | 半導体集積回路用パッケージおよびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41116190A JPH04216653A (ja) | 1990-12-17 | 1990-12-17 | 半導体集積回路用パッケージおよびその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04216653A true JPH04216653A (ja) | 1992-08-06 |
Family
ID=18520205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41116190A Withdrawn JPH04216653A (ja) | 1990-12-17 | 1990-12-17 | 半導体集積回路用パッケージおよびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04216653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2724054A1 (fr) * | 1994-06-09 | 1996-03-01 | Samsung Electronics Co Ltd | Structure de montage de boitier semiconducteur |
| JP2002246886A (ja) * | 2001-02-13 | 2002-08-30 | Auto Network Gijutsu Kenkyusho:Kk | 半導体回路部品 |
| JP2012049421A (ja) * | 2010-08-30 | 2012-03-08 | Keihin Corp | 電子部品の実装構造 |
-
1990
- 1990-12-17 JP JP41116190A patent/JPH04216653A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2724054A1 (fr) * | 1994-06-09 | 1996-03-01 | Samsung Electronics Co Ltd | Structure de montage de boitier semiconducteur |
| JP2002246886A (ja) * | 2001-02-13 | 2002-08-30 | Auto Network Gijutsu Kenkyusho:Kk | 半導体回路部品 |
| JP2012049421A (ja) * | 2010-08-30 | 2012-03-08 | Keihin Corp | 電子部品の実装構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |