JPH04217057A - 割込みコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、マイクロコンピュータ
における割込みコントローラに利用する。 【０００２】本発明は、特に、割込み要求に対し、優先
順位を指定できる割込みコントローラに利用する。 【０００３】本発明において、禁止不可割込み要求信号
とは、禁止することが不可で、優先順位の最も高い割込
み要求信号をいう。 【０００４】 【従来の技術】一般に、マイクロコンピュータは、図１
２に示すような構成である。 【０００５】図１２において、マイクロコンピュータ１
は、メモリ３内のプログラムメモリから読み出した命令
に基づき、中央演算装置（以下、「ＣＰＵ」という。）
２が処理を実行する。また、周辺機能ブロック５はＣＰ
Ｕ２と内部バス６を介してデータの書込みまたは読出し
（以下、「アクセス」という。）を行い制御されるが、
ＣＰＵ２とは独立して動作している。 【０００６】周辺機能ブロック５としては、タイマおよ
びシリアルインタフェースブロック等があり、例えば、
タイマがある値になった場合や、シリアルデータの受信
が完了したりした場合等の特別な状態を周辺機能ブロッ
ク５が検出した場合に、周辺機能ブロック５がＣＰＵ２
にそのことを知らせるために割込み要求信号７を発生す
る。割込み要求信号７は割込みコントローラ（以下、「
ＩＮＴＣ」という。）４に入力される。 【０００７】ＩＮＴＣ４は、割込み要求をＣＰＵ２に送
出してもよい状態（割込み許可状態）、他の割込み要求
の有無および割込み要求の優先順位の判別等を行い、条
件が整っていると割込み要求としてＣＰＵ２に対し割込
み処理要求信号（以下、「ＩＮＴＲＱ信号」という。）
８を送出する。ＣＰＵ２はＩＮＴＲＱ信号８を検出し受
付けると、ＩＮＴＣ４に対し割込み要求を受付けたこと
を示す信号等種々の制御信号９を出力する。 【０００８】割込み要求を受付けたＣＰＵ２は、対応す
る割込み要求信号７、つまり周辺機能ブロック５に応じ
た割込み処理を、従来実行していたプログラムを中断し
て実行する。 【０００９】ここで、割込み要求信号７の優先順位の説
明を行う。割込み要求信号７が複数本ある場合は、割込
み要求信号７の種類により緊急に割込み処理を実行すべ
き割込み要求信号７（以下、「緊急割込み要求」という
。）と、遅くてもよい割込み要求信号７（以下、「一般
割込み要求」という。）とが存在する。 【００１０】緊急割込み要求は、一般割込み要求の割込
み処理実行中でも一般割込み要求の割込み処理中に割込
んで対応する緊急な割込み処理を実行する必要がある。 従って、割込み要求信号７には各々に優先順位を設定す
る必要がある。そして、優先順位が高く設定された割込
み要求信号７に対する割込み処理は、優先順位が低く設
定された割込み要求信号７に対する割込み処理中でも割
込んで実行するように制御する必要がある。以上のよう
な優先順位制御はＩＮＴＣ４で行われる。 【００１１】次に、図１３に従来のＩＮＴＣ４の構成図
を示し、図１４のタイミングチャートを用いて動作を説
明する。図１３は、優先順位指定が４レベルの例である
。 【００１２】図１３において、ＩＮＴ（０）、ＩＮＴ（
１）、ＩＮＴ（２）およびＩＮＴ（３）信号は、周辺機
能ブロック５から出力される割込み要求信号７であり、
それぞれの割込み要求信号制御装置ＩＣ（０）１１、Ｉ
Ｃ（１）１２、ＩＣ（２）１３、およびＩＣ（３）１４
（以下、「ＩＣ（０）、ＩＣ（１）、ＩＣ（２）、ＩＣ
（３）」という。）に入力されている。ＩＣ（０）１１
、ＩＣ（１）１２、ＩＣ（２）１３およびＩＣ（３）１
４はそれぞれ同一の構造であるのでＩＣ（０）１１につ
いて説明する。 【００１３】割込み要求信号７が発生し、ＩＮＴ（０）
信号が「１」になると、割込み要求フラグラッチ（以下
、「要求フラグビット」という。）１１２　が「１」に
セットされる。ＣＰＵ２が内部アドレスバスでＩＣ（０
）１１の番地を指し、データを内部データバス２０に出
力し、ライト信号を発生すると、ライト信号制御回路２
３の出力２４が「１」となり、内部データバス２０から
マスクビットラッチ（　以下、「マスクビット」という
。）１１１およびプライオリティビットラッチ　（以下
、「プライオリティビット」という。）１１６　および
１１７　にＣＰＵ２の出力したデータが書き込まれる。 マスクビット１１１　の内容が「１」のときは、アンド
回路１１４　の出力は、インバータ１１９　により「０
」に固定されているが、マスクビット１１１　の内容が
「０」のときは、アンド回路１１４　の出力は、ＥＩ信
号と割込み要求フラグ１１２　とにより決定される。 ここで、ＥＩ信号はベクタ割込み許可・禁止信号で、Ｅ
Ｉ信号が「１」のときに割込み処理が許可される。 【００１４】プライオリティビット１１６　および１１
７　は割込み要求信号７の優先順位を指定するビットで
、２ビットのプライオリティビット０、１、２、３の４
個のレベル（０が最も優先順位レベルが高く、３が最も
低い）の指定を行う。プライオリティビット１１６　が
上位、１１７　が下位ビットである。 【００１５】比較器１１８　は、スキャンカウンタ１５
の出力と、プライオリティビット１１６　および１１７
　の内容との比較を行っており、両方が一致すると出力
を「１」にする。従って、マスクビットが「０」、ＥＩ
信号が「１」のときＩＮＴ（０）信号が「１」になり、
比較器１１８　の出力が「１」になると、アンド回路１
１５　の出力としてのベクターアドレステーブル作成信
号であるＲＡ信号は「１」となりオア回路２２の出力３
１も「１」となる。 【００１６】ＣＬＫ信号はタイミングクロック信号であ
り、出力回路１８ａ　はＣＬＫ信号が「０」のタイミン
グでオア回路２２の出力を読み込み、次にＣＬＫ信号が
「１」になると出力する。 【００１７】スキャンカウンタ１５は、優先順位をスキ
ャンするカウンタで、通常、「０→１→２→３→０…」
というように、優先順位レベルをスキャンするためにス
キャン信号２８および２９を順次繰り返し出力している
。しかし、スキャンカウンタ１５の内容が実行中優先順
位レジスタ　（以下、「ＩＳＰＲ」という。）１６の出
力３０の内容と一致した場合にクリアされて、また「０
」からカウントを始める。ＩＳＰＲ１６の内容が「２」
の場合は、「０→１→２→０→…」のようにカウントす
る。また、スキャンカウンタ１５は、オア回路２２の出
力が「１」のときカウント動作を中断し、内容を保持し
ている。 【００１８】ＩＳＰＲ１６は、ＣＰＵ２が割込み処理を
行っている割込み要求の優先順位を記憶しており、ＣＰ
Ｕ２の制御信号９のうちの１本であるＯＥＶＣ信号が「
１」のとき、スキャンカウンタ１５の出力であるスキャ
ン信号２８および２９を読み込む。ここで、ＯＥＶＣ信
号は、発生した割込みに対応したベクタアドレステーブ
ル１７のアドレスを出力し、またＩＳＰＲ１６に発生し
た割込みの優先順位を記憶させるベクタアドレスＩＳＰ
Ｒ記憶信号である。しかし、以前にＩＳＰＲ１６に記憶
されていた内容はそのまま保持されるが、ＩＳＰＲ１６
の出力３０には優先順位の高いレベルの方が出力される
。また、ＯＥＶＣ信号が出力されると、ＩＣ（０）１１
、ＩＣ（１）１２、ＩＣ（２）１３およびＩＣ（３）１
４のアンド回路１１５　に対応するアンドゲートの出力
が「１」となったときに、対応する割込みベクタアドレ
スが、ベクタアドレステーブル１７から出力バッファ１
９を介して内部データバス２０に読み出される。ＣＰＵ
２は、この割込みベクタアドレスにより割込み要求信号
７の種類を判別する。 【００１９】ＣＰＵ２の制御信号９のうち１本である割
込み要求フラグ１１２のクリアを行う割込み要求フラグ
クリア信号であるＣＬＲＩＦ信号が「１」となると、ア
ンド回路１１０　の出力が「１」となり割込み要求フラ
グ１１２　が「０」にリセットされる。なお、ＲＥＳＥ
Ｔ（リセット）信号はＩＮＴＣ４を初期化する信号で、
ＲＥＳＥＴ信号が「１」になると、割込み要求フラグ１
１２　は「０」、マスクビット１１１　は「１」、プラ
イオリティビット１１６　および１１７　は「１」およ
び「１」に、ＩＳＰＲ１６は割込み処理が何も実行され
ていない状態に初期化される。 【００２０】いま、ＩＮＴ（０）、ＩＮＴ（１）、ＩＮ
Ｔ（２）、およびＩＮＴ（３）信号について、マスクビ
ット１１１　がそれぞれ「０」、「０」、「０」、「０
」、プライオリティビット１１６　および１１７　が「
１、０」（優先順位レベル２）、「１、０」（優先順位
レベル２）、「０、０」（優先順位レベル０）、「０、
１」（優先順位レベル１）に設定している場合を、図１
４のタイミング図を用いて説明する。 【００２１】図１４において、ＩＮＴ（０）信号がＴ２
タイミングで発生すると、Ｔ４タイミングでスキャンカ
ウンタ１５の出力が優先順位レベル３を示すので、比較
器１８で一致が発生し、アンド回路１１５　の出力のＲ
Ａ信号が「１」になる。すると、オア回路２２の出力が
「１」になるので、スキャンカウンタ１５の内容がレベ
ル２で停止する。Ｔ５タイミングでは、ＩＮＴＲＱ信号
が「１」となり、ＩＮＴ（０）信号が受付けられ、ＣＰ
Ｕ２に対し割込み処理を要求する。 【００２２】ＩＮＴＲＱ信号に対応して、ＣＰＵ２はＯ
ＥＶＣ信号をＴ６タイミングで「１」にする。Ｔ７タイ
ミングでは、ＩＳＰＲ１６の出力が優先順位レベル２を
示す。ここで、ＣＰＵ２がＣＬＲＩＦ信号を「１」にし
たとすると、割込み要求フラグ１１２　が「０」にクリ
アされる。すると、アンド回路１１４　および１１５　
の出力が「０」、オア回路２２の出力も「０」となる。 すると、Ｔ８タイミングではスキャンカウンタ１５の内
容がＩＳＰＲ１６の出力と一致するため、スキャンカウ
ンタ１５はクリアされて優先順位レベル０からスキャン
が始まる。 【００２３】Ｔ１０タイミングでＩＮＴ（２）信号が発
生すると、Ｔ１１タイミングでスキャンカウンタ１５の
出力とＩＣ（１）１２内のプライオリティビット内容と
が一致するため、Ｔ１１タイミングでＩＮＴＲＱ信号が
「１」となり、優先順位レベル０のＩＮＴ（２）信号が
受付けられる。すると、Ｔ１１タイミング以降、スキャ
ンカウンタ１５の内容は「０」に固定されてしまう。次
に、Ｔ１４タイミングでＩＮＴ（３）信号が発生したと
しても、スキャンカウンタ１５の内容が「０」のため、
ＩＣ（３）１４内の比較器で一致出力は発生しないので
、現在受付中のＩＮＴ（２）　信号（優先順位レベル０
）より優先順位レベルが低いＩＮＴ（３）信号（優先順
位レベル１）は受付けられない。 【００２４】割込み処理の終了時に、ＣＰＵ２がＩＳＰ
Ｒ１６に記憶されている最も優先順位の高いレベルをク
リアするＣＬＲＩＰ信号を発生する。Ｔ１５タイミング
でＣＰＵ２がＣＬＲＩＰ信号を「１」にすると、ＩＳＰ
Ｒ１６は、Ｔ１６タイミングで現在出力中の優先順位レ
ベル０をリセットし、一つ前の優先順位レベル２を出力
する。すると、スキャンカウンタ１５は再び「０→１→
」の内容で順次スキャンを行う。 【００２５】以上のように、従来は、スキャンカウンタ
による優先順位レベルの順次スキャンにより割込み優先
順位制御を行っており、優先順位レベルの低い割込み処
理中にも優先順位の高い割込み処理が割込んで実行でき
る。また、優先順位レベルの高い割込み処理中、優先順
位レベルの低い割込み処理要求は実行できない。 【００２６】 【発明が解決しようとする課題】しかし、この従来の割
込み優先順位制御手段を備えるＩＮＴＣでは、優先順位
を順次スキャンして検索するため、優先順位レベルが多
くなればスキャン動作が一巡するのに時間が多くかかっ
てしまう欠点がある。最近のマイクロコンピュータでは
、割込み要求信号の本数が多くなり、またきめ細かな制
御を行うため、優先順位指定レベルの数が８〜１６に拡
大している。もし、優先順位レベルが８レベルの場合で
は、スキャンが一巡するのに８タイミング必要となる。 この場合、割込み要求信号が発生してから受付けられる
までの時間（以下、「応答時間」という。）が最大１６
タイミング必要となり遅くなる。このような従来のＩＮ
ＴＣは、最近応用が広がっているリアルタイム制御分野
に対応したマイクロコンピュータには応答時間の問題で
適用できない欠点がある。 【００２７】本発明の目的は、前記の欠点を除去するこ
とにより、優先順位指定レベルの数が多くなっても応答
時間を短縮できる割込みコントローラを提供することに
ある。 【００２８】 【課題を解決するための手段】本発明は、入力される複
数の割込み要求信号の優先順位を制御して処理手段に出
力する手段を備えた情報処理装置における割込みコント
ローラにおいて、入力される一般の各割込み要求信号に
２ｎ　個（ｎは自然数）の優先レベルを設定しこの設定
された優先順位レベルと装置ごとに定められた優先順位
指定との組合わせにより最大（ｎ＋１）個のタイミング
で割込み要求を検出する複数の割込み要求信号制御装置
と、入力される禁止不可割込み要求信号をあらかじめ定
められた順序に従い１タイミングで検出する禁止不可割
込み要求信号制御装置と、優先順位レベルをスキャンす
る（ｎ＋１）個のタイミング信号を順次発生するステー
ジカウンタと、前記処理手段で現在実行中の割込み処理
の優先順位レベルを記憶する実行中優先順位レジスタと
、この優先順位レジスタの出力に従い現在実行中の割込
みを制御する現在実行中割込み制御装置とを備えたこと
を特徴とする。 【００２９】また、本発明は、前記割込み要求信号制御
装置は、ｎ個のタイミングにおいて発生した全ての割込
み要求信号の優先順位レベルと前記実行中優先順位レベ
ルの記憶内容との比較を最上位レベルから最下位レベル
に向かって順次行い、一連の全てのレベル比較で最も高
い優先順位レベルを有する割込み要求を優先順位が高い
と検出する手段と、最も高い優先順位レベルを有する割
込み要求が同時に二つ以上ある場合には、装置の指定優
先順位に従って検出する手段とを含み、前記禁止不可割
込み要求信号制御装置は、前記割込み要求信号制御装置
におけるｎタイミングに続く１タイミングで検出する手
段を含むことができる。 【００３０】また、本発明は、前記情報処理装置は、マ
イクロコンピュータであることが好ましい。　　　　【
００３１】 【作用】割込み信号制御装置は、入力された各割込み要
求信号に２ｎ　個（ｎは自然数）の優先順位レベルを設
定し、ｎタイミングにおいて発生した全ての割込み要求
信号の優先順位レベルと、優先順位レジスタの記憶内容
との比較を最上位レベルから最下位レベルに向かって順
に行い、一連の全てのレベル比較で最も高い優先順位レ
ベルを有する割込み要求を検出する。また、最も高い優
先順位レベルを有する割込み要求が同時に二つ以上ある
場合には装置ごとの指定優先順位に従って１タイミング
で検出する。そして、禁止不可割込み要求信号制御手段
は前記ｎタイミングに続く次の１タイミングで禁止不可
割込み要求を検出する。 【００３２】従って、例えば、優先順位レベルが８レベ
ル（ｎ＝３）の場合、最大ｎ＋１＝４タイミングあれば
よくなり、大幅に応答時間を短縮することができる。 【００３３】また、いろいろな割込み要求信号に対して
柔軟に対応することができる。 【００３４】 【実施例】以下、本発明の実施例について図面を参照し
て説明する。 【００３５】図１は本発明の第一実施例を示すブロック
構成図、および図１２は本発明が適用されるマイクロコ
ンピュータの要部を示すブロック構成図である。 【００３６】本第一実施例は、マイクロコンピュータ１
の周辺機能ブロック５から入力される割込み要求信号７
としての、４個の割込み信号であるＩＮＴ（０）、ＩＮ
Ｔ（１）、ＩＮＴ（２）およびＩＮＴ（３）信号、なら
びに禁止不可割込み要求信号（以下、ＮＭＩ信号という
。）を制御して処理手段としてのＣＰＵ２に渡す手段を
備えたＩＮＴＣ４において、 【００３７】本発明の特徴とするところの、入力される
各割込み要求信号であるＩＮＴ（０）〜ＩＮＴ（３）信
号に２ｎ　個（ｎは自然数）の優先レベルを設定しこの
設定された優先順位レベルと装置ごとに定められた指定
優先順位との組合わせによりｎタイミングで割込み要求
を検出する四つの割込み要求信号制御装置（以下、「Ｉ
Ｃ（０）〜ＩＣ（３）」という。）１１〜１４と、入力
されるＮＭＩ信号をあらかじめ定められた順序に従い１
タイミングで検出する禁止不可割込み要求信号制御装置
（以下、「ＩＣＮＭＩ」という。）４５と、優先順位レ
ベルをスキャンする（ｎ＋１）個のタイミング信号を順
次発生するステージカウンタ３２と、ＣＰＵ２で現在実
行中の割込み処理の優先順位レベルに記憶する実行中優
先順位レジスタ（以下、「ＩＳＰＲ」という。）１６と
、このＩＳＰＲ１６の出力に従い現在実行中の割込みを
制御する現在実行中割込み制御装置　（以下、「ＩＣＩ
ＳＰＲ」という。）４０とを備えている。 【００３８】なお、図１において、１７はベクタアドレ
ステーブル、１８ａ　はＩＮＴＲＱ信号　（割込み処理
要求信号）を出力する出力回路、１９は出力バッファ、
２０は内部データバス、２３はライト制御回路、および
３６〜３８はｐチャネルＭＯＳトランジスタである。 【００３９】次に、図２、図３、図４および図５を用い
て、各部の構成と動作を説明する。ここで図２はステー
ジカウンタ３２の詳細回路図、図３はＩＣ（０）１１〜
ＩＣ（３）１４　（割込み要求信号制御装置）　の詳細
回路図、図４はＩＣＩＳＰＲ４０　（現在実行中割込み
制御装置）　の詳細回路図、および図５はＩＣＮＭＩ４
５　（禁止不可割込み要求信号制御回路）　の詳細回路
図である。 【００４０】図１および図３において、従来例の図１３
と同一の参照番号で示す手段は同一の動作を行う。ここ
では、異なる部分だけの説明を行う。 【００４１】図１において、ステージカウンタ３２は、
割込み要求の優先順位レベルをスキャンするタイミング
信号であるＳＴＧ（１）、ＳＴＧ（２）およびＳＴＧ（
３）信号ならびにＩＮＴＲＱ信号を出力するタイミング
を決めるＳＴＧ（０）信号を発生し、タイミング制御を
行う。 【００４２】ＩＳＰＲ１６は、ＩＣ（０）１１、ＩＣ（
１）１２、ＣＰＵ（２）１３およびＩＣ（３）１４から
出力される優先順位レベルをＯＥＶＣ信号が「１」とな
るタイミングで読み込み、次のＣＬＫ信号に同期してＩ
ＳＰＲ１６に記憶されている優先順位レベルの最も高い
値をエンコードしたＩＳＰＲ（１）信号４２およびＩＳ
ＰＲ（０）信号４１として出力する。また、ＩＳＰＲ１
６は、ＯＥＶＣ信号が「１」となると、ＩＣＮＭＩ４５
から出力されるＲＡ信号を読み込む。ここで、ＲＡ信号
はベクタテーブルを作成する信号である。 【００４３】さらに、ＩＳＰＲ１６は、割込み要求信号
ＩＮＴ（０）〜ＩＮＴ（３）が何も受付けられていない
とき、あるいは、ＩＣＮＭＩ４５からＲＡ信号「１」が
出力され、ＩＳＰＲ１６内にラッチされている間は、Ｉ
ＳＰＲ１６に優先順位が記憶されていない場合には「０
」、記憶されている場合は「１」が出力されるＩＳＰＲ
の記憶有無識別信号であるＥＮＩＳＰＲ信号４３を「０
」にし、ＩＳＰＲ１６に優先順位レベルが記憶されてい
て、かつ、ＩＣＮＭＩ４５からのＲＡ信号「１」をＩＳ
ＰＲ１６内にラッチしていない場合は、ＥＮＩＳＰＲ信
号４３は「１」にする。ＩＳＰＲ１６は、ＩＳＰＲ中の
最高レベルクリア信号であるＣＬＲＩＰ信号により現在
の優先順位レベルをクリアして一つ前の優先順位レベル
を出力する。さらに、ＩＳＰＲ１６は、ＩＣＮＭＩ４５
からのＲＡ信号「１」をラッチしている間、ＮＭＩ割込
み処理中に他の全ての割込みを禁止する（「０」のとき
禁止）他割込み禁止信号であるＮＭＩＤＩ信号４６を「
０」にしてアンド回路４７の出力を「０」にする。ここ
で、ＩＳＰＲ（１）信号４２は「２」の重みで、ＩＳＰ
Ｒ（０）信号４１は「１」の重みを示す。 【００４４】出力回路１８ａ　はＳＴＧ（３）信号のタ
イミングのＣＬＫ信号が「０」のとき、オア回路２２の
出力を読み込み、次のＣＬＫ信号のタイミングで出力し
、タイミング信号ＳＴＧ（０）のタイミングでアンド回
路３４を介してＩＮＴＲＱ信号を出力する。また、出力
回路１８ａ　はＲＥＳＥＴ信号とＣＬＲＩＦ信号により
「０」に初期化される。ｐチャネルＭＯＳトランジスタ
３６、３７および３８はＣＬＫ信号が「１」のとき、イ
ンバータ３３の出力が「０」となることで導通し、ＶＤ
Ｄレベルすなわち「１」が、ベクタ割込み要求検出信号
であるＳＬＰＲＨ信号、ならびに割込みの優先順位判別
信号であるＣＭ（１）信号およびＣＭ（２）信号に印加
される。また、ｎチャネルＭＯＳトランジスタ４８はＣ
ＬＫ信号が「１」の間遮断され、ディフォルトの優先順
位判別信号であるＣＭＯＴ信号とＣＭＩＮ信号のレベル
を保持する。ＳＬＰＲＨ信号、ＣＭ（１）、およびＣＭ
（２）信号にはそれぞれ図外のコンデンサが付加されて
いて、ＣＬＫ信号が「１」の間に「１」、「１」、「１
」に充電される。（以下、「プリチャージされる」とい
う。） 【００４５】ＩＣ（３）１４のＣＭＯＴ信号とＩＣ（２
）１３のＣＭＩＮ信号とを接続し、同様に、ＩＣ（２）
１３のＣＭＯＴ信号とＩＣ（１）１２のＣＭＩＮ信号、
ＩＣ（１）１２のＣＭＯＴ信号とＩＣ（０）１１のＣＭ
ＩＮ信号、ＩＣ（０）１１のＣＭＯＴ信号とＩＣＩＳＰ
Ｒ４０のＣＭＩＮ信号、ならびにＩＣＩＳＰＲ４０のＣ
ＭＯＴ信号とＩＣＮＭＩ４５のＣＭＩＮ信号をそれぞれ
接続し、ＩＣＮＭＩ４５のＣＭＯＴ信号はｎチャネルＭ
ＯＳトランジスタ４８を通して接地電位ＧＮＤに接続す
る。 【００４６】図２はステージカウンタ３２の詳細を示す
回路図である。 【００４７】初期状態においてＲＥＳＥＴ信号が「１」
になると、ＣＬＫ信号が「０」になるタイミングでラッ
チ３２１　は「１」、ラッチ３２３　および３２５　は
「０」およびＲＳラッチ３２７　は「０」に初期化され
る。すると次のＣＬＫ信号が「１」のタイミングでは、
ラッチ３２２　が「１」、ラッチ３２４　および３２６
　は「０」となる。次に、ＣＬＫ信号が「０」になると
、ラッチ３２２　の出力「１」はアンド回路３３０　を
介してＣＬＫ信号が「０」のときラッチ３２３　に読み
込まれる。同様にして、ＣＬＫ信号が「１」のときラッ
チ３２３　の出力をラッチ３２４　が読み込んで「１」
となり、アンド回路３３１　を介してＣＬＫ信号が「０
」のときラッチ３２５　に読み込まれる。 【００４８】いま、ＣＬＲＩＦ信号が「０」、ＳＬＰＲ
Ｈ信号が「１」とすると、インバータ３４１　の出力が
「０」となりアンド回路３３２　の出力が「０」となる
ため、ＲＳラッチ３２７　は「０」のままである。アン
ド回路３３９　および３４０　は「０」、オア回路３３
８　は「０」のため、ＣＬＫ信号が「０」となると、ラ
ッチ３２２　は「０」、ラッチ３２４　は「１」、アン
ド回路３４３　は「１」となり、ＳＴＧ（２）信号が「
１」になる。また、次のＣＬＫ信号が「０」のときラッ
チ３２５　は「１」になり、そのＣＬＫ信号が「１」に
なるとラッチ３２５　は「０」、ラッチ３２６　は「１
」となり、ＣＬＫ信号が「０」のときアンド回路３４４
　は「１」となりＳＴＧ（３）信号が「１」になる。Ｓ
ＬＰＲＨ信号が「０」の間は、ＲＳラッチ３２７　は「
１」になることがなく、ラッチ３２１　および３２２　
とラッチ３２３　および３２４　とラッチ３２５　およ
び３２６　との間で交互に「１」と「０」とが順次繰り
返すので、ＳＴＧ（１）信号とＳＴＧ（２）信号とＳＴ
Ｇ（３）信号とが順番に出力される。 【００４９】ＳＬＰＲＨ信号が「１」になると、インバ
ータ３４１　の出力が「１」となり、ラッチ３２６　の
出力が「１」で、ＣＬＫ信号が「０」のときＲＳラッチ
３２７　が「１」にセットされる。次に、ＣＬＫ信号が
「１」となるとラッチ３２８　は「１」となり、ＳＴＧ
（０）信号が出力される。次に、ＳＬＰＲＨ信号が「１
」となるとアンド回路３３９　が「０」となるので、オ
ア回路３３８　は「０」となり、ＣＬＲＩＦ信号が「１
」になるまでＳＴＧ（１）信号は出力されない。 【００５０】次に、ＣＬＲＩＦ信号が「１」となると、
アンド回路３４０　が「１」となるのでＣＬＫ信号が「
０」となるとラッチ３２１　が「１」になる。ＣＬＲＩ
Ｆ信号によりオア回路３３３　が「１」となるため、Ｒ
Ｓラッチ３２７　が「０」にリセットされる。従って、
ＳＴＧ（０）信号に続いてＳＴＧ（１）信号が出力され
る。 【００５１】次に、図３を用いて代表としてＩＣ（０）
１１の動作を説明する。 【００５２】ＩＮＴ（０）信号が入力されてマスクビッ
ト１１１　が「０」、ＥＩ信号が「１」のとき、アンド
回路１１４　の出力が「１」になる。プライオリティビ
ット１１６　は「２」の重み、プライオリティビット１
１７　は「１」の重みである。プライオリティビット１
１６　の内容が「０」のときインバータ１２０　の出力
が「１」になる。ＳＴＧ（１）信号が「１」となるとＣ
ＬＫ信号が「０」のタイミングでアンド回路１２１　の
出力が「１」となり、ｎチャネルＭＯＳトランジスタ１
２２　が導通してＣＭ（１）信号を「０」にする。ＣＭ
（１）信号はＣＬＫ信号が「１」のときプリチャージさ
れていて「１」となっているが、アンド回路１２１　が
「１」となると「０」になる。同時に、オア回路１２４
　およびアンド回路１２５を介してＲＳラッチ１２６　
が「１」にセットされる。 【００５３】次に、ＣＬＫ信号が「１」となると、ラッ
チ１２７　が「１」となり、ＳＴＧ（３）信号が「１」
となるときにアンド回路１４１　が「１」になる。イン
バータ１４２　が「０」になるとｎチャネルＭＯＳトラ
ンジスタ１４４　が導通せず、前のＣＬＫ信号の「０」
により導通したｐチャネルＭＯＳトランジスタ１４６　
でプリチャージしたＣＭＩＮ信号と、ＩＣＩＳＰＲ４０
を介してＧＮＤに接続されたＣＭＯＴ信号が「０」のと
きのインバータ１４５　の出力が「１」になり、アンド
回路１４３　が「１」となって、ＲＡ信号を出力する。 【００５４】プライオリティビット１１７　が「０」で
ラッチ１２７　が「１」のとき、ＳＴＧ（２）信号が「
１」となるとＣＬＫ信号が「０」のタイミングでアンド
回路１２８　が「１」となり、ｎチャネルＭＯＳトラン
ジスタ１２９　が導通しＣＭ（２）信号を「０」にする
。ＣＭ（２）信号はＣＬＫ信号が「１」のときプリチャ
ージされていて「１」となっているが、アンド回路１２
８　が「１」となると「０」となる。 【００５５】アンド回路１３２　はプライオリティビッ
ト１１７　が「１」ＣＭ（２）信号が「０」でＳＴＧ（
２）信号が「１」のとき出力が「１」となる。また、ア
ンド回路１４９　は、ＲＡ信号が「０」で、ＣＬＫ信号
が「０」のＳＴＧ（３）信号が「１」のタイミングで「
１」となる。 オア回路１４０　は、アンド回路１３２　の出力が「１
」または、ＲＥＳＥＴ信号が「１　」、もしくはＣＬＲ
ＩＦ信号が「１」で、アンド回路１４９　が「１」のと
きに「１」となり、かつ、次のＣＬＫ信号が「０」のタ
イミングでＲＳラッチ１２６　は「０」に初期化される
。 【００５６】オア回路１４０　の出力が「０」のときイ
ンバータ１３３　の出力が「１」となり、ラッチ１２７
　の出力が「１」でＳＴＧ（３）信号が「１」のときア
ンド回路１３５　の出力が「０」となるので、ｎチャネ
ルＭＯＳトランジスタ１３４　が導通し、ＳＬＰＲＨ信
号を「０」にする。 ラッチ１２７　の出力が「１　」でＳＴＧ（１）、（２
）および（３）信号が「０」のとき、つまりＳＴＧ（０
）信号が「１」のとき、アンド回路１３６　が「１」と
なり、プライオリティビット１１６　およひ１１７　の
出力がそれぞれ出力バッファ１３８　および１３９　を
介してＰＲ（１）およびＰＲ（０）信号上に読み出され
る。 【００５７】次に、ＩＣＩＳＰＲ４０の説明を図４を用
いて説明する。 【００５８】図４において、図３と下二桁が同じ参照番
号の回路は同じ動作をする。図３と図４の違いは、図３
のアンド回路１１４　の出力がＥＮＩＳＰＲ信号に置き
換わり、プライオリティビット１１６　および１１７　
の出力がＩＳＰＲ（１）およびＩＳＰＲ（０）信号に置
き換わり、アンド回路１１０　、１３２　、１３５　お
よび１３６　と、オア回路１４０　と、ｎチャネルＭＯ
Ｓトランジスタ１３４　および１４４　と、インバータ
１３１　および１３３　と、ノア回路１３７　とが削除
されて、ＲＡ信号がないだけ他の回路は全く同一の構成
である。 【００５９】次に、ＩＣＮＭＩ４５の動作を図５を用い
て説明する。 【００６０】ＲＳラッチ５１２　はＮＭＩ信号が「１」
のときにセットされ、リセットされるのはＲＥＳＥＴ信
号が入ってきたとき、またはＣＬＲＩＦ信号が「１」で
ＲＳラッチ５１２　の出力Ｑが「１」でアンド回路５１
０　の出力が「１」となったときである。アンド回路５
４１　の出力が「１　」となるのは、ＲＳラッチ５１２
　の出力Ｑが「１」でＳＴＧ（３）信号のタイミングで
「１」となりインバータ５４２　を介してｎチャネルＭ
ＯＳトランジスタ５４４　を遮断する。また、ＣＭＯＴ
信号は直接ＧＮＤに接続されているので「０」で、ＣＭ
ＩＮ信号はＣＬＫ信号が「１」のタイミングでプリチャ
ージされているので「１」となり、アンド回路５４３　
からのＲＡ信号は「１」となる。ＲＡ信号が「０」のと
き、アンド回路５４９　の出力はＳＴＧ（３）信号が「
１」、ＣＬＫ信号が「０」のタイミングで「１」となる
。 【００６１】オア回路５００　は、ＣＬＲＩＦ信号が「
１」またはＲＥＳＥＴ信号が「１」、またはアンド回路
５４９　の出力が「１」のときに出力「１」となる。ア
ンド回路５３５　は、ＲＳラッチ５１２　の出力Ｑが「
１」、インバータ５３３　の出力が「１」（オア回路５
００　の出力が「０」）でＳＴＧ（３）信号が「１」、
ＣＬＫ信号が「０」のタイミングで出力「１」となり、
ｎチャネルＭＯＳトランジスタ５３４　が導通するので
、ＳＬＰＲＨ信号が「０」となる。 【００６２】また、ＩＣＮＭＩ４５に入力されるＮＭＩ
信号は、ＩＣＮＭＩ４５内部にプライオリティビットと
割込み要求をマスクするマスクビットを持たず、ＥＩ信
号の影響を受けないので、受付けを禁止することが不可
能な割込み要求信号となる。 【００６３】次に、図１の動作を図６に示すタイミング
チャートを用いて説明する。 【００６４】いま、ＩＮＴ（０）、ＩＮＴ（１）、ＩＮ
Ｔ（２）およびＩＮＴ（３）信号の各マスクビットがそ
れぞれ「０」、「０」、「０」、「０」に、プライオリ
ティビット１１６　、１１７　がそれぞれ「１、０」（
優先順位レベル２）、「１、０」（優先順位レベル２）
、「０、０」（優先順位レベル０）、「０、１」（優先
順位レベル１）に設定されている場合を考える（従来例
と同じ）。また、ＥＩ信号も「１」となっている。 【００６５】ＳＴＧ（１）信号とＳＴＧ（２）信号とＳ
ＴＧ（３）信号が順次「１」と「０」とを交互に繰り返
して出力しており、Ｔ３タイミングでＩＮＴ（１）信号
が「１」となると割込み要求フラグ１１２　が「１」と
なる。このとき、割込み要求信号が全く受付けられてお
らずＩＳＰＲ１６の出力ＥＮＩＳＰＲ信号４３は「０」
となっているので、ＩＣＩＳＰＲ４０のアンド回路４２
１　は「０」のままである。同様にＩＣ（０）１１、Ｉ
Ｃ（２）１３、ＩＣ（３）１４のアンド回路１２１　に
対応する回路の出力は「０」、「０」、「０」であるた
め、ＣＭ（１）信号は「１」のままとなる。するとＴ４
タイミングではＲＳラッチ１２６　はＣＬＫ信号が「０
」のタイミングで「１」となる。 【００６６】Ｔ６タイミングでは、ラッチ１２７　の出
力が「１」となりＳＴＧ（３）信号が「１」になるタイ
ミングでアンド回路１４１　の出力が「１」となり、前
のＣＬＫ信号が「１」でプリチャージされたＣＭＩＮ信
号をｎチャネルＭＯＳトランジスタ１４４　で遮断し、
ＩＣＩＳＰＲ４０およびＩＣ（０）１１のインバータ１
４２　が「１」のためＧＮＤから直接接続されているイ
ンバータ１４５　の出力の「１」と、プリチャージによ
って「１」となっているＣＭＩＮ信号とによりアンド回
路１４３　の出力が、つまりＲＡ信号が「１」となる。 アンド回路１２８　の出力はプライオリティビット１１
７　が「１」のため「０」となるのでＣＭ（２）信号は
「１」となる。アンド回路１３２　の出力はＣＭ（２）
信号が「１」となりインバータ１３１　が「０」のため
ＲＳラッチ１２６　はリセットされない。ＩＮＴ（１）
信号に対応するＲＡ信号が「１」のため、Ｔ６タイミン
グでＣＬＫ信号が「０」になると出力回路１８ａ　が「
１」となる。また、ＳＴＧ（３）信号が「１」となるタ
イミングでアンド回路１３５　の出力は「１」、ＳＬＰ
ＲＨ信号は「０」となり、Ｔ７タイミングでＳＴＧ（０
）信号が発生する。Ｔ７タイミングでＳＴＧ（０）信号
が「１」であり出力回路１８ａ　出力が「１」となるの
でＩＮＴＲＱ信号が「１」となり、ＣＰＵ２に割込み処
理を要求する。 【００６７】次に、Ｔ９タイミングで、ＣＰＵ２よりＯ
ＥＶＣ信号が出力されると、ＩＮＴ（１）信号に対応す
るベクタアドレスが出力バッファ１９を介して内部デー
タバス２０上に読み出されるとともに、ＩＮＴ（１）信
号のプライオリティビット１１６　および１１７　の内
容がＰＲ（１）およびＰＲ（０）信号上に読み出され、
ＩＳＰＲ１６に読み込まれる。 【００６８】Ｔ１０タイミングでは、ＩＳＰＲ１６の出
力が優先順位レベル２となり、ＩＳＰＲ（１）信号４２
が「１」、ＩＳＰＲ（０）信号４１が「０」、ＥＮＩＳ
ＰＲ信号４３が「１」になる。また、ＣＰＵ２　からＣ
ＬＲＩＦ信号が出力される。ＣＬＫ信号が「０」となる
とＲＳラッチ３２７　が「０」になりまたラッチ３２８
　が「０」となる。次にＴ１１タイミングではＳＴＧ（
１）信号が発生する。 【００６９】Ｔ１３タイミングでＩＮＴ（２）信号が発
生した場合は、Ｔ１４タイミングにおいて、ＩＣ（２）
１３のアンド回路１２１　に対応する回路が「１」にな
り、ＣＬＫ信号が「０」のタイミングでＩＣ（２）１３
のＲＳラッチ１２６　に対応する回路が「１」となる。 アンド回路４２１　は「０」であり、またアンド回路４
２５　の出力は「０」であるので、ＲＳラッチ４２６　
は「０」のままである。以下、ＩＮＴ（１）信号の場合
と同様に、ＳＴＧ（２）、ＳＴＧ（３）およびＳＴＧ（
０）信号がＴ１５、Ｔ１６およびＴ１７タイミングで発
生し、Ｔ１６の次のタイミング（Ｔ１７）でＩＮＴＲＱ
信号が「１」となる。 【００７０】次に、ＣＰＵ２がＯＥＶＣ信号を「１」に
すると、ＩＳＰＲ１６が優先順位レベル０を読み込む。 つまり優先順位の高い割込みを受付ける。また、ＣＬＲ
ＩＦ信号によりステージカウンタ３２はＳＴＧ（１）信
号から出力する。 【００７１】次に、Ｔ１９タイミングでＩＮＴ（３）信
号が発生した場合は、Ｔ２０タイミングにおいてＩＮＴ
（３）信号に対応する優先順位のチェックが始まる。Ｔ
２０タイミングではＩＳＰＲ１６の出力であるＩＳＰＲ
（１）４２、ＩＳＰＲ（０）４１信号はそれぞれ「０」
、「０」となっているため、アンド回路４２１　が「１
」となり、ＣＭ（１）信号が「０」となる。すると、Ｉ
Ｃ（３）１４のアンド回路１２５　に対応する回路の出
力が「０」のままであるため、ＩＣ（３）１４のＲＳラ
ッチ１２６　に対応する回路は「０」のままであり、Ｔ
２２タイミングになってもＩＣ（３）１４のＲＡ信号は
「０」のままである。また、Ｔ２３タイミングにＩＮＴ
ＲＱ信号も発生しない。従って、優先順位レベル１のＩ
ＮＴ（３）信号は優先順位レベル０のＩＮＴ（１）信号
の割込み処理中に割り込めない。Ｔ２３タイミングでＣ
ＬＲＩＰ信号が出力されるとＩＳＰＲ１６の内容が一つ
前の優先順位レベル２となる。 【００７２】次に、Ｔ２６タイミングでＩＮＴ（０）信
号が発生した場合は、Ｔ２７タイミングでは、ＩＳＰＲ
１６の出力ＩＳＰＲ（１）４２、ＩＳＰＲ（０）４１信
号はそれぞれ「１」、「０」となっているため、アンド
回路４２１　が「０」となり、ＣＭ（１）信号が「１」
になる。アンド回路４２５　の出力が「１」になりＲＳ
ラッチ４２６　がセットされＣＬＫ信号が「１」になる
タイミングでラッチ４２７　の出力は「１」となる。Ｉ
ＳＰＲ（０）信号４１が「０」のためインバータ４２３
　が「１」に、アンド回路４２８　の出力は「１」にな
り、Ｔ２８タイミングでＳＴＧ（２）信号が出力される
と、ＣＭ（２）信号は「０」になる。しかし、ＩＳＰＲ
（０）信号が「０」のため、アンド回路４３２　の出力
は「０」のままなので、オア回路４４０　の出力は「０
」となりＲＳラッチ４２６　はリセットされない。 【００７３】ＩＮＴ（０）信号の優先順位レベル（レベ
ル２）が同じなのでプライオリティビット１１６　およ
び１１７　は同一で、ＩＣ（０）１１の回路も同様に動
作し、ラッチ１２７　の出力は「１」となる。ＳＴＧ（
３）信号が「１」となるタイミングでＩＣＩＳＰＲ４０
のアンド回路４４１　とＩＣ（０）１１のアンド回路１
４１　の出力が「１」となり、インバータ４４２　とイ
ンバータ１４２　の出力が「０」となって、ｎチャネル
ＭＯＳトランジスタ４４４　と１４４　が遮断される。 【００７４】従って、ＣＬＫ信号が「１」となるタイミ
ングでプリチャージされたＣＭＩＮ信号およびＣＭＯＴ
信号のＧＮＤに接続されているＩＣＩＳＰＲ４０のＣＭ
ＯＴ信号だけが「０」となり、ＩＣＩＳＰＲ４０のＣＭ
ＩＮ信号とＩＣ（０）１１のＣＭＩＮ信号およびＣＭＯ
Ｔ信号は「１」のままとなる。ＩＣＩＳＰＲ４０のイン
バータ４４５　の出力が「１」となり、アンド回路４４
３　の出力は「１」となって、インバータ４４８　の出
力は「０」、アンド回路４４９　の出力も「０」となっ
てオア回路４４０の出力は「０」となる。 【００７５】ＩＣ（０）１１では、インバータ１４５　
の出力が「０」となり、アンド回路１４３　の出力が「
０」となるのでＲＡ信号は「０」のままである。同時に
、インバータ１４８　の出力が「１」となり、アンド回
路１４９　の出力が「１」となってオア回路１４０　の
出力を「１」にし、ラッチ１２６　をリセットする。つ
まり、ＩＮＴ（０）信号の割込みが受付けられず、ＩＮ
ＴＲＱ信号も出力されない。 【００７６】Ｔ２９タイミングで、ＮＭＩ信号が発生し
た場合、ＩＣＮＭＩ４５はプライオリティ制御、マスク
ビットおよびＥＩ信号の影響を受けないので、Ｔ３０の
タイミングでＳＴＧ（１）信号が「１」のとき、無条件
にアンド回路５４１　の出力は「１」となり、インバー
タ５４２　を介してｎチャネルＭＯＳトランジスタ５４
４　を遮断する。Ｔ３２タイミングにおいて、ＳＴＧ（
３）信号が「１」でＣＬＫ信号が「０」のときにＲＳラ
ッチ５１２　の出力Ｑが「１」となっているので、アン
ド回路５３５　の出力が「１」となり、ｎチャネルＭＯ
Ｓトランジスタ５３４　が導通し、ＳＬＰＲＨ信号は「
０」となる。 【００７７】さらに、Ｔ３２タイミングで、ＣＭＩＮ信
号は直前のＣＬＫ信号が「１」のときにプリチャージさ
れているため「１」を保持していて、ＩＣＮＭＩ４５の
ＣＭＯＴ信号は直接ＧＮＤに接続されているので「０」
で、アンド回路５４３　からのＲＡ信号が「１」となり
、Ｔ３３タイミングのＳＴＧ（０）信号が「１」のとき
にＩＮＴＲＱ信号をＣＰＵ２に出力する。 【００７８】次に、タイミングチャートは示さないが、
現在何も割込みを受付けていないときに、優先順位レベ
ル０、プライオリティビット１１６　、１１７　が「０
」、「０」のＩＮＴ（０）信号とＩＮＴ（１）信号とが
発生した場合、つまり同一優先順位レベルの二つの割込
み信号が発生した場合は、同様に、ＳＴＧ（３）信号が
「１」のタイミングでＩＣ（０）１１とＩＣ（１）１２
のアンド回路１４１　の出力が「１」となり、インバー
タ１４２　の出力が「０」となるので、ｎチャネルＭＯ
Ｓトランジスタ１４４　が遮断される。 【００７９】いま、割込みを何も受付けていないので、
ＩＣＩＳＰＲ４０のラッチ４２７　の出力は「０」とな
っているのでアンド回路４４１　の出力は「０」でイン
バータ４４２　の出力が「１」となりｎチャネルＭＯＳ
トランジスタ４４４　は導通していて、同様にＩＣＮＭ
Ｉ４５のｎチャネルＭＯＳトランジスタ５４４　も導通
しているので、ＩＣ（０）１１のＣＭＯＴ信号はＧＮＤ
に接続され「０」となり、ＩＣ（０）１１のＣＭＩＮ信
号とＩＣ（１）１２のＣＭＯＴ信号およびＣＭＩＮ信号
は「１」なので、ＩＣ（０）１１のインバータ１４５　
の出力だけが「１」なのでアンド回路１４３　の出力、
つまりＩＮＴ（０）に対するＲＡ信号は「１」となる。 しかし、ＩＣ（１）１２のインバータ１４５　の出力は
「０」になり、アンド回路１４３　の出力、つまりＩＮ
Ｔ（１）に対するＲＡ信号は「０」となる。従って、同
一優先順位レベルのＩＮＴ（０）信号とＩＮＴ（１）信
号とが同時に発生してもＩＮＴ（０）信号の方が優先さ
れる。 【００８０】また、何も割込みを受付けていないときに
、優先順位レベル０、プライオリティビット１１６　お
よび１１７　が「０」、「０」のＩＮＴ（０）信号と、
ＮＭＩ割込み信号とが同時に入ってきた場合、ＳＴＧ（
３）信号のタイミングでＩＣ（０）１１のアンド回路１
４１　が「１」となり、また、ＩＣＮＭＩ４５のアンド
回路５４１　も「１」となる。その結果、ＩＣ（０）１
１のｎチャネルＭＯＳトランジスタ１４４　が遮断され
、ＣＬＫ信号が「１」のときのプリチャージによりＣＭ
ＩＮ信号は「１」となっている。さらに、ＩＣＮＭＩ４
５のｎチャネルＭＯＳトランジスタ５４４が遮断され、
ＣＬＫ信号が「１」のときのプリチャージによりＣＭＩ
Ｎ信号は「１」となっているが、ＩＣ（０）１１のＣＭ
ＯＴ信号とＩＣＮＭＩ４５のＣＭＩＮ信号は接続されて
いるので、ＩＣ（０）１１のＣＭＯＴ信号は「１」とな
る。よって、ＩＣ（０）１１のアンド回路１４３　から
のＲＡ信号は「０」のままで、ＩＮＴ（０）信号は受付
けられない。また、ＩＣＮＭＩ４５のＣＭＯＴ信号は直
接ＧＮＤに接続されているので「０」となり、ＩＣＮＭ
Ｉ４５のアンド回路５４３　からのＲＡ信号が「１」と
なり、ＮＭＩ信号が優先される。 【００８１】優先順位レベル０の割込みが既に受付けら
れているときに、ＮＭＩ信号が入ってきた場合は、前記
のＩＣ（０）１１と全く同じ理由でＩＣＩＳＰＲ４０の
アンド回路４４３　の出力は「１」にはならなく、ＩＣ
ＮＭＩ４５のアンド回路５４３　はＳＴＧ（３）信号の
タイミングで「１」を出力し、ＳＴＧ（０）信号に同期
してＩＮＴＲＱ信号をＣＰＵ２に出力し、ＮＭＩ信号は
優先順位レベル０の割込み処理中でも割込むことができ
る。また、ＩＣＮＭＩ４５からＲＡ信号「１」が出力さ
れると、ＩＳＰＲ１６は、ＥＮＩＳＰＲ信号４３を「０
」にするので、アンド回路４２５　および４２１　の出
力は「０」に固定されＲＳラッチ４２６　はセットされ
ない。また、ＩＳＰＲ１６はＮＭＩＤＩ信号４６「０」
を出力し、アンド回路４７の出力が「０」となるため、
ＩＣ（０）１１、ＩＣ（１）１２、ＩＣ（２）１３およ
びＩＣ（３）１４内のアンド回路１１４　の出力が「０
」に固定され、ＩＮＴ（０）、ＩＮＴ（１）、ＩＮＴ（
２）およびＩＮＴ（３）信号の割込み信号は受付けられ
なくなる。つまり、ＮＭＩ信号が最高の優先度を持つ割
込み信号となる。 【００８２】以上のように、優先順位レベルの低い割込
み要求の処理中に優先順位の高い割込み要求の処理が割
り込める制御を、プライオリティビットの重みの大きい
方から、重み別で優先順位をスキャンするため、従来の
ＩＮＴＣにくらべて高速に応答することができ、さらに
、現在受付中の割込み処理と同一の優先順位レベルの割
込みが発生した場合は割込みを受付けなかったり、同一
優先順位レベルの二つ以上の割込みが同時に発生した場
合でも、回路によって設定された優先順位（以下、「デ
ィフォルト値」という。）が高い方、図１のＮＭＩ、Ｉ
ＮＴ（０）、ＩＮＴ（１）、ＩＮＴ（２）、ＩＮＴ（３
）信号の順位で割込みを受付けて、ディフォルト値の低
い割込みを受付けない制御を行う。さらに、ＩＣＮＭＩ
４５を図１のように配置することにより、ＮＭＩ信号は
優先順位レベル０の割込み信号と競合しても優先され、
優先順位レベル０の割込みが既に受付けられている場合
でも割込むことができ、禁止が不可能な最高の優先順位
の特別な割込みとなり、しかも、ＩＣＮＭＩ４５はＩＣ
（０）１１、ＩＣ（１）１２、ＩＣ（２）１３およびＩ
Ｃ（３）１４と全く同一の制御で特別な制御を必要とし
ない。 【００８３】従って、本第一実施例は、種々の割込み要
求のさまざまな割込み要求処理に対して、高速に、かつ
柔軟な対応ができる。 【００８４】図７は本発明の第二実施例を示すブロック
構成図で、図８はそのステージカウンタ３２の詳細回路
図、図９はＩＣ（０）１１〜ＩＣ（３）１４の詳細回路
図、および図１０はＩＣＩＳＰＲ４０の詳細回路図であ
る。 【００８５】本第二実施例は、前述の第一実施例と比較
して、優先順位レベルが８レベルになっているが、優先
順位が８レベルの制御以外は全く同一の制御であり、同
一参照番号がつけられた回路は同様の動作を行う。 【００８６】図７において、図１との違いは、ステージ
カウンタ３２からＳＴＧ（４）信号が出力され、また、
ＩＣ（０）１１、ＩＣ（１）１２、ＩＣ（２）１３およ
びＩＣ（３）１４に共通にＣＭ（３）信号が入力されて
いることである。ＣＭ（３）信号にはＣＭ（１）、ＣＭ
（２）信号と同様にプリチャージするｐチャネルＭＯＳ
トランジスタ３９が接続されている。また、ＩＣ（０）
１１、ＩＣ（１）１２、ＩＣ（２）１３およびＩＣ（３
）１４はともにＰＲ（２）信号４９に接続され、ＰＲ（
２）信号４９はＩＳＰＲ１６に入力されている。ＩＳＰ
Ｒ１６からはＩＳＰＲ（２）信号４４がＩＣＩＳＰＲ４
０に対し出力されている。 ＰＲ（２）信号４９はプライオリティビットの「４」の
重みを示す信号で、また、ＩＳＰＲ（２）信号４４はＩ
ＳＰＲ１６の「４」の重みを示す信号である。 【００８７】図８において、図２に対し、アンド回路３
４７　と、インバータ３４８　と、ラッチ３４５　およ
び３４６　と、アンド回路３４９　とが追加され、出力
としてＳＴＧ（４）信号が追加される。このステージカ
ウンタ３２は、図２とほぼ同様に動作するが、ＳＴＧ（
３）信号の次はＳＴＧ（４）信号が発生するため、通常
ＳＴＧ（１）→ＳＴＧ（２）→ＳＴＧ（３）→ＳＴＧ（
４）→ＳＴＧ（１）…のようにタイミング信号が発生す
る。 【００８８】図９において、図３に対しＣＭ（３）信号
およびＳＴＧ（４）信号と、インバータ１５０　および
１５４　と、アンド回路１５１　および１５３　と、ｎ
チャネルＭＯＳトランジスタ１５２　と、出力バッファ
１５５　と、プライオリティビット１１５　とが追加さ
れている。また、ノア回路１３７　にＳＴＧ（４）信号
が入力されている。インバータ１２０　および１２３　
にはそれぞれプライオリティビット１１５　および１１
６　がプライオリティビット１１６　および１１７　に
代わり入力されている。プライオリティビット１１５　
は「４」の重みを示し、プライオリティビット１１５　
、１１６　および１１７　で０〜７の８レベルの優先順
位を表す。従って、優先順位レベルのスキャンは「４」
の重みがＳＴＧ（１）信号、「２」の重みがＳＴＧ（２
）信号、「１」の重みがＳＴＧ（３）信号によりスキャ
ンされる。 【００８９】図９の動作は、プライオリティビットが１
ビット追加された以外は図３と同じで、ＳＴＧ（４）信
号が発生したときに、ＲＳラッチ１２６　が「０」にリ
セットされないとＳＬＰＲＨ信号が「１」となるので、
次のタイミングでＳＴＧ（０）信号が発生し、割込み要
求が受付けられたことになる。 【００９０】図１０において、図４に対し、ＣＭ（３）
信号およびＳＴＧ（４）信号と、インバータ４５０　お
よび４５４　と、アンド回路４５１　および４５３　と
、ｎチャネルＭＯＳトランジスタ４５２　とが追加され
ている。また、ＩＳＰＲ（２）信号がインバータ４２０
　に、ＩＳＰＲ（１）信号がインバータ４２３　に、Ｉ
ＳＰＲ（０）信号がインバータ４５０　に入力されてい
る。図９と同様に、図１０では「４」の重みから優先順
位レベルのスキャンを行う構成になっている。 【００９１】図１１は図５に対して、ＳＴＧ（３）信号
がＳＴＧ（４）信号になっただけで、回路構成上は全く
同一構成である。図１１のＩＣＮＭＩ４０の動作は、図
５の４レベルのスキャン動作が８レベルの動作になった
のみで基本動作は図５と同じである。 【００９２】以上のように、本第二実施例では、「４」
の重み→「２」の重み→「１」の重みと３タイミングで
８レベルの優先順位を制御する場合でも、ＳＴＧ（４）
信号が出力するタイミングで第一実施例と同様に、ＩＣ
ＮＭＩ４５のＣＭＯＴ信号をＧＮＤに接続して、ＩＣＩ
ＳＰＲ４０、ＩＣ（０）１１、ＩＣ（１）１２、ＩＣ（
２）１３およびＩＣ（３）１４のＣＭＯＴ信号と、ＣＭ
ＩＮ信号とをそれぞれ接続することによって、同一優先
順位レベルの二つ以上の割込み要求に対し、ディフォル
ト値による優先順位の制御を１タイミングでスキャンす
ることができる。 【００９３】以上から、優先順位レベルが１６レベル（
２４　）　となると、５タイミングでスキャンできるこ
とが容易に分かる。 【００９４】従って、２ｎ　レベルの優先順位レベルは
、ｎ＋１タイミングで割込み要求に対しての優先順位判
別制御ができることは明らかである。 【００９５】 【発明の効果】以上、説明したように本発明の割込みコ
ントローラは、優先順位レベルのレベル数が２ｎ　以内
の場合に、優先順位レベルのスキャンを２ｎ　→２ｎ−
１　→…２０　の順序で順次行い、次に、ディフォルト
値による優先順位を１タイミングでスキャンすることで
、わずかｎ＋１回のタイミングで、同一優先順位レベル
であってもディフォルト値によって、禁止が可能な割込
み信号のうち、最も高い優先順位を持つ割込み信号を検
出することができ、さらに、禁止が不可能でかつ全ての
割込みの中で最も優先順位の高いＮＭＩ信号にも対応す
ることができる。 【００９６】従って、本発明によれば、リアルタイム処
理を行うマイクロコンピュータに最適な種々の割込み要
求のさまざまな割込み要求処理に対し、高速に、かつ柔
軟な対応ができる割込みコントローラを提供することが
でき、その効果は大である。

【図面の簡単な説明】

【図１】　　本発明の第一実施例を示すブロック構成図
。

【図２】　　図１のステージカウンタの詳細回路図。

【図３】　　図１の割込み要求信号制御回路の詳細回路
図。

【図４】　　図１の実行中割込み要求信号制御回路の詳
細回路図。

【図５】　　図１のＮＭＩ割込み要求信号制御回路の詳
細回路図。

【図６】　　図１の動作タイミングチャート。

【図７】　　本発明の第二実施例を示すブロック構成図
。

【図８】　　図７のステージカウンタの詳細回路図。

【図９】　　図７の割込み要求信号制御回路の詳細回路
図。

【図１０】　　図７の実行中割込み要求制御回路の詳細
回路図。

【図１１】　　図７のＮＭＩ割込み要求信号制御回路の
詳細回路図。

【図１２】　　一般のマイクロコンピュータを示すブロ
ック構成図。

【図１３】　　従来例を示すブロック構成図。

【図１４】　　図１３の動作タイミングチャート。

【符号の説明】 １　　　　マイクロコンピュータ ２　　　　中央演算装置（ＣＰＵ） ３　　　　メモリ ４　　　　割込みコントローラ（ＩＮＴＣ）５　　　　
周辺機能ブロック ６　　　　内部バス ７　　　　割込み要求信号（ＩＮＴ（０）〜ＩＮＴ（３
））８　　　　割込み処理要求信号（ＩＮＴＲＱ信号）
９　　　　制御信号 １１　　　　割込み要求信号制御装置（０）（ＩＣ（０
））１２　　　　割込み要求信号制御装置（１）（ＩＣ
（１））１３　　　　割込み要求信号制御装置（２）（
ＩＣ（２））１４　　　　割込み要求信号制御装置（３
）（ＩＣ（３））１５　　　　スキャンカウンタ １６　　　　実行中優先順位レジスタ　（ＩＳＰＲ）　
１７　　　　ベクタアドレステーブル １８、１１８　　　　　比較器 １８ａ　　　出力回路 １９、１５５　　　　　出力バッファ ２０　　　　内部データバス ２１、３３、１１９　、１２０　、１２３　、１３０　
、１３１　、１３３　、１４２　、１４５　、１４７　
、１４８　、１５０　、１５４　、３３４　、３３５　
、３４１　、３４８　、４２０　、４２３　、４３０　
、４３１　、４４２　、４４５　、４４７　、４４８　
、４５０　、４５４　、５３３　、５４２　、５４５　
、５４７　、５４８　　　　　インバータ ２２、１１３　、１２４　、１４０　、３２９　、３３
３　、３３８　、４２４　、４４０　、５００　、５１
３オア回路 ２３　　　　ライト制御回路 ２４〜２７　　　　　（ライト信号制御回路の）出力２
８、２９　　　　スキャン信号 ３０　　　　　（ＩＳＰＲの）出力 ３１　　　　　（オア回路２２の）　出力３２　　　　
ステージカウンタ ３４、３５、４７、１１０　、１１４　、１１５　、１
２１　、１２５　、１２８　、１３２　、１３５　、１
３６　、１４１　、１４３　、１４９　、１５１　、１
５３　、３３０　、３３１　、３３２　、３３９　、３
４０　、３４２　、３４３　、３４４　、３４７　、３
４９　、４２１　、４２５　、４２８　、４３２　、４
４１　、４４３　、４４９　、４５１　、４５３　、５
１０　、５３５　、５４１　、５４３　、５４９　　　
　　アンド回路 ３６、３７、３８、３９、１４６　、４４６　、５４６
　　　ｐチャネルＭＯＳトランジスタ ４０　　　　現在実行中割込み制御装置　（ＩＣＩＳＰ
Ｒ）　４１　　　　ＩＳＰＲ（０）信号 ４２　　　　ＩＳＰＲ（１）信号 ４３　　　　ＥＮＩＳＰＲ信号 ４４　　　　ＩＳＰＲ（２）信号 ４５　　　　禁止不可割込み要求信号制御装置　（ＩＣ
ＮＭＩ）　４６　　　　ＮＭＩＤＩ信号 ４８、１２２　、１２９　、１３４　、１４４　、１５
２　、４２２　、４２９　、４４４　、４５２　、５３
４、５４４　　　ｎチャネルＭＯＳトランジスタ４９　
　　　ＰＲ（２）信号 １１１　　　マスクビットラッチ　（マスクビット）　
１１２　　　割込み要求フラグラッチ　（割込み要求フ
ラグ）　１１５　、１１６　、１１７　　　　　プライ
オリティビットラッチ　（プライオリティビット）　 １２６　、３２７　、４２６　、５１２　　　ＲＳラッ
チ１２７　、３２１　〜３２６　、３２８　、３４５　
、３４６　、４２７　　　　　ラッチ１３７　　　ノア
回路 １３８　、１３９　、１５５　　　出力バッファＣＬＫ
　　　　クロック信号 ＣＬＲＩＦ　　　　割込み要求フラグクリア信号ＣＬＲ
ＩＰ　　　　ＩＳＰＲ中の最高レベルクリア信号ＣＭ（
１）〜ＣＭ（３）　　　　割込み優先順位判別信号ＣＭ
ＩＮ、ＣＭＯＴ　　　　ディフォルトの優先順位判別信
号 ＥＩ　　　　ベクタ割込み許可・禁止指定信号ＥＮＩＳ
ＰＲ　　　　ＩＳＰＲの記憶有無識別信号ＩＳＰＲ（０
）〜ＩＳＰＲ（２）　　　　ＩＳＰＲの出力信号 ＩＮＴ、ＩＮＴ（０）〜ＩＮＴ（３）　　　　割込み要
求信号 ＩＮＴＲＱ　　　　割込み処理要求信号ＮＭＩ　　　　
禁止不可割込み要求信号ＮＭＩＤＩ　　　　他割込み禁
止信号 ＯＥＶＣ　　　　ベクタアドレスＩＳＰＲ記憶信号ＰＲ
（０）〜ＰＲ（２）　　　　プライオリティビットラッ
チ出力信号 ＲＡ　　　　ベクタアドレステーブル作成信号ＲＥＳＥ
Ｔ　　　　リセット信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　入力される複数の割込み要求信号の優
   先順位を制御して処理手段に出力する手段を備えた情報
   処理装置における割込みコントローラにおいて、入力さ
   れる一般の各割込み要求信号に２ｎ　個（ｎは自然数）
   の優先レベルを設定しこの設定された優先順位レベルと
   装置ごとに定められた優先順位指定との組合わせにより
   最大（ｎ＋１）個のタイミングで割込み要求を検出する
   複数の割込み要求信号制御装置と、入力される禁止不可
   割込み要求信号をあらかじめ定められた順序に従い１タ
   イミングで検出する禁止不可割込み要求信号制御装置と
   、優先順位レベルをスキャンする（ｎ＋１）個のタイミ
   ング信号を順次発生するステージカウンタと、前記処理
   手段で現在実行中の割込み処理の優先順位レベルを記憶
   する実行中優先順位レジスタと、この優先順位レジスタ
   の出力に従い現在実行中の割込みを制御する現在実行中
   割込み制御装置とを備えたことを特徴とする割込みコン
   トローラ。
2. 【請求項２】　　前記割込み要求信号制御装置は、ｎ個
   のタイミングにおいて発生した全ての割込み要求信号の
   優先順位レベルと前記実行中優先順位レジスタの記憶内
   容との比較を最上位レベルから最下位レベルに向かって
   順次行い、一連の全てのレベル比較で最も高い優先順位
   レベルを有する割込み要求を優先順位が高いと検出する
   手段と、最も高い優先順位レベルを有する割込み要求が
   同時に二つ以上ある場合には、装置の指定優先順位に従
   って検出する手段とを含み、前記禁止不可割込み要求信
   号制御装置は、前記割込み要求信号制御装置におけるｎ
   タイミングに続く１タイミングで検出する手段を含む請
   求項１に記載の割込みコントローラ。
3. 【請求項３】　　前記情報処理装置は、マイクロコンピ
   ュータである請求項１または請求項２に記載の割込みコ
   ントローラ。