JPH04217113A - 等化回路 - Google Patents
等化回路Info
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- JPH04217113A JPH04217113A JP3036666A JP3666691A JPH04217113A JP H04217113 A JPH04217113 A JP H04217113A JP 3036666 A JP3036666 A JP 3036666A JP 3666691 A JP3666691 A JP 3666691A JP H04217113 A JPH04217113 A JP H04217113A
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- JP
- Japan
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- transmission medium
- equalizer
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- equalizers
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 28
- 230000003321 amplification Effects 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03878—Line equalisers; line build-out devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Networks Using Active Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ伝送媒体と共に利
用される等化器、更に詳しくは該伝送媒体上を異なるデ
ータレートの複数データ信号の一つが選択的に伝送され
る場合に、該伝送媒体を等化する等化器に関する。
用される等化器、更に詳しくは該伝送媒体上を異なるデ
ータレートの複数データ信号の一つが選択的に伝送され
る場合に、該伝送媒体を等化する等化器に関する。
【０００２】
【従来の技術】ＩＥＥＥ８０２．５ Ｔｏｋｅｎ Ｒｉ
ｎｇ ＬｏｃａｌＡｒｅａ Ｎｅｔｗｏｒｋ ではデー
タ伝送に平衡ツイストペア線が利用されている。このシ
ステムでは、データは差動マンチェスタ符号化として知
られる符号化技術により転送される。信号がツイストペ
ア線を伝搬する際、位相及び振幅歪が生じ、これらは伝
送する線の長さやデータレートに依存する。この歪は符
号間干渉をもたらし、受信側で等化器を設けることによ
り修正される。図４は従来技術による単一データレート
の場合に適した等化器回路である。等化器は一対の入力
端子１１と一対の出力端子１２を有する。一対のトラン
ジスタ１４、１５を有する差動増幅フィルタは、出力端
子１２に入力端子１１に供給された差動入力の関数であ
る出力を与える。一対の定電流源１６及び１７はトラン
ジスタ１４、１５を流れるトータル電流を規制する。小
信号に対する周波数応答とグループ遅延特性はインピー
ダンスＺを適当に選択することで調整できる（入出力間
電圧伝達＝２＊ＲＬ／Ｚ）。伝送する線が短くなること
により入力信号が大きくなると、入出力間の伝達関数は
非線形となり、周波数とグループ遅延修正量を減少する
。入力端子対１１における入力信号が十分に大きいとト
ランジスタ１４を流れるコレクタ電流はカットオフされ
る。トランジスタ１５を流れる電流はインピーダンス１
８と電流源１６及び電流源１７を流れる。反対にトラン
ジスタ１５を流れるコレクタ電流がカットオフされると
、トランジスタ１４を流れる電流はインピーダンス１８
、電流源１７及び電流源１６を流れる。この電流が受信
器のデータ経路に挿入される。
ｎｇ ＬｏｃａｌＡｒｅａ Ｎｅｔｗｏｒｋ ではデー
タ伝送に平衡ツイストペア線が利用されている。このシ
ステムでは、データは差動マンチェスタ符号化として知
られる符号化技術により転送される。信号がツイストペ
ア線を伝搬する際、位相及び振幅歪が生じ、これらは伝
送する線の長さやデータレートに依存する。この歪は符
号間干渉をもたらし、受信側で等化器を設けることによ
り修正される。図４は従来技術による単一データレート
の場合に適した等化器回路である。等化器は一対の入力
端子１１と一対の出力端子１２を有する。一対のトラン
ジスタ１４、１５を有する差動増幅フィルタは、出力端
子１２に入力端子１１に供給された差動入力の関数であ
る出力を与える。一対の定電流源１６及び１７はトラン
ジスタ１４、１５を流れるトータル電流を規制する。小
信号に対する周波数応答とグループ遅延特性はインピー
ダンスＺを適当に選択することで調整できる（入出力間
電圧伝達＝２＊ＲＬ／Ｚ）。伝送する線が短くなること
により入力信号が大きくなると、入出力間の伝達関数は
非線形となり、周波数とグループ遅延修正量を減少する
。入力端子対１１における入力信号が十分に大きいとト
ランジスタ１４を流れるコレクタ電流はカットオフされ
る。トランジスタ１５を流れる電流はインピーダンス１
８と電流源１６及び電流源１７を流れる。反対にトラン
ジスタ１５を流れるコレクタ電流がカットオフされると
、トランジスタ１４を流れる電流はインピーダンス１８
、電流源１７及び電流源１６を流れる。この電流が受信
器のデータ経路に挿入される。
【０００３】もし、伝送媒体としてツイストペアが装置
間で使用され、異なる時間ごとに異なるデータレートを
有する信号を伝送する場合には、図４に示す等化器では
例えば４メガビット或いは１６メガビットといった異な
るデータレートを取り扱うことはできない。それぞれ別
のデータレートの線を等化する対の等化器が必要となる
。図２及び図３は、２つの等化器回路を設けることでこ
の問題解決を図った初期の試みである。図２では入力信
号は第１の等化器と第２の等化器に入力され、電子アナ
ログスイッチが一方の等化器を選択する。図３の等化器
では、２つのインピーダンスＺ１とＺ２が伝送媒体に供
給される信号のデータレートにより選択される。例えば
Ｚ１は４メガビットデータレートの伝送媒体を補償し、
一方Ｚ２は１６メガビットデータレートの伝送媒体を補
償する。
間で使用され、異なる時間ごとに異なるデータレートを
有する信号を伝送する場合には、図４に示す等化器では
例えば４メガビット或いは１６メガビットといった異な
るデータレートを取り扱うことはできない。それぞれ別
のデータレートの線を等化する対の等化器が必要となる
。図２及び図３は、２つの等化器回路を設けることでこ
の問題解決を図った初期の試みである。図２では入力信
号は第１の等化器と第２の等化器に入力され、電子アナ
ログスイッチが一方の等化器を選択する。図３の等化器
では、２つのインピーダンスＺ１とＺ２が伝送媒体に供
給される信号のデータレートにより選択される。例えば
Ｚ１は４メガビットデータレートの伝送媒体を補償し、
一方Ｚ２は１６メガビットデータレートの伝送媒体を補
償する。
【０００４】図２及び図３の回路は、マルチデータレー
ト伝送システムに於いて等化する潜在的解決方法である
。しかし、後に述べられる理由によりこれらの両者共に
望ましくはない。
ト伝送システムに於いて等化する潜在的解決方法である
。しかし、後に述べられる理由によりこれらの両者共に
望ましくはない。
【０００５】
【発明が解決しようとする課題】図２に示す回路の明ら
かな欠点は、マルチ等化器を提供するために、部品点数
が２倍になる点と実装スペースが余計に必要となる点で
ある。第２の欠点は、選択されない等化器からの不要な
フィードスルーの可能性である。フィードスルーの範囲
は完全にスイッチの種類に依存する。リレーの場合、開
放状態の接点間にはほとんど容量を持たない。１ピコ・
ファラド程度の容量は、不要信号の過度のフィードスル
ーを生じる可能性がある。この低容量をリレーで実現す
る分には困難ではない。しかし、リレー接続はコイルを
作用させるためにパワーを要求するほか、基板上で大き
な領域を占めるなどの別の欠点がある。代用として使用
されるアナログスイッチは独自の問題を抱えている。す
なわち、これらはスペース問題は無いものの、電気特性
上の問題があり、スイッチが閉じられているときの直列
抵抗が比較的大きく（５０−１００オーム）、また開放
時の容量も大きい（事実上１ピコ・ファラド以上）。こ
れらの特性は信号歪を生じさせ、不要信号の過度のフィ
ードスルーを与えてしまう。それに加え、単一チップ上
に形成された相互のスイッチ間で過度の容量結合がある
。したがって、本発明はこれらの従来技術の課題を解決
することを目的としている。
かな欠点は、マルチ等化器を提供するために、部品点数
が２倍になる点と実装スペースが余計に必要となる点で
ある。第２の欠点は、選択されない等化器からの不要な
フィードスルーの可能性である。フィードスルーの範囲
は完全にスイッチの種類に依存する。リレーの場合、開
放状態の接点間にはほとんど容量を持たない。１ピコ・
ファラド程度の容量は、不要信号の過度のフィードスル
ーを生じる可能性がある。この低容量をリレーで実現す
る分には困難ではない。しかし、リレー接続はコイルを
作用させるためにパワーを要求するほか、基板上で大き
な領域を占めるなどの別の欠点がある。代用として使用
されるアナログスイッチは独自の問題を抱えている。す
なわち、これらはスペース問題は無いものの、電気特性
上の問題があり、スイッチが閉じられているときの直列
抵抗が比較的大きく（５０−１００オーム）、また開放
時の容量も大きい（事実上１ピコ・ファラド以上）。こ
れらの特性は信号歪を生じさせ、不要信号の過度のフィ
ードスルーを与えてしまう。それに加え、単一チップ上
に形成された相互のスイッチ間で過度の容量結合がある
。したがって、本発明はこれらの従来技術の課題を解決
することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、１つまたはそ
れ以上のデータレートを有する伝送信号の選択的伝送に
利用される伝送媒体を、選択的に等化する等化器回路を
提供する。等化器回路は複数の等化器を有し、各等化器
は伝送媒体への接続に適応化され、前記一つ以上の異な
るデータレートの内の一つの信号に対して、伝送媒体を
等化するよう設計される。各等化器は制御可能な手段を
有し、その第１状態では等化器は動作状態であり、第２
状態では非動作状態である。この手段により、単一の等
化器だけが第１状態に選択的に制御され、他は第２状態
となり、これにより伝送媒体は第１状態に制御される等
化器により等化され、他の全ての等化器は非動作状態と
なる。
れ以上のデータレートを有する伝送信号の選択的伝送に
利用される伝送媒体を、選択的に等化する等化器回路を
提供する。等化器回路は複数の等化器を有し、各等化器
は伝送媒体への接続に適応化され、前記一つ以上の異な
るデータレートの内の一つの信号に対して、伝送媒体を
等化するよう設計される。各等化器は制御可能な手段を
有し、その第１状態では等化器は動作状態であり、第２
状態では非動作状態である。この手段により、単一の等
化器だけが第１状態に選択的に制御され、他は第２状態
となり、これにより伝送媒体は第１状態に制御される等
化器により等化され、他の全ての等化器は非動作状態と
なる。
【０００７】
【実施例】図１の回路は、いくつかの点で図１の単一の
等化器と同様な、複数の等化器４０及び４１を要してい
る。等化器４０はトランジスタ対Ｑ１とＱ２を有し、そ
れぞれのコレクタは抵抗Ｒ５及びＲ６を介してＶｃｃに
接続される。Ｑ１及びＱ２のエミッタは定電流源Ｑ３及
びＱ４を通じて接地される。Ｑ１とＱ２のベースは入力
端子（Ｖｉｎ）に、またコレクタは出力端子（Ｖｏｕｔ
）に接続される。 抵抗対Ｒ１及びＲ２はＱ１のベース
に、 また抵抗対Ｒ３及びＲ４はＱ２のベースにそれぞ
れバイアス電圧を与える。 インピーダンスＺ１は伝送
媒体を与えられたデータレートに対して等化するよう選
択され、Ｑ１及びＱ２のエミッタ間に接続される。
等化器と同様な、複数の等化器４０及び４１を要してい
る。等化器４０はトランジスタ対Ｑ１とＱ２を有し、そ
れぞれのコレクタは抵抗Ｒ５及びＲ６を介してＶｃｃに
接続される。Ｑ１及びＱ２のエミッタは定電流源Ｑ３及
びＱ４を通じて接地される。Ｑ１とＱ２のベースは入力
端子（Ｖｉｎ）に、またコレクタは出力端子（Ｖｏｕｔ
）に接続される。 抵抗対Ｒ１及びＲ２はＱ１のベース
に、 また抵抗対Ｒ３及びＲ４はＱ２のベースにそれぞ
れバイアス電圧を与える。 インピーダンスＺ１は伝送
媒体を与えられたデータレートに対して等化するよう選
択され、Ｑ１及びＱ２のエミッタ間に接続される。
【０００８】従来の回路では、トランジスタＱ３及びＱ
４は永久的にバイアスされており、図１に示す等化器と
は異なっていた。 この新回路では、トランジスタＱ５
のコレクタはベースに接続され、抵抗Ｒ７を介してＶｃ
ｃに接続される。 電流はＶｃｃから抵抗Ｒ７を通じて
Ｑ５のベース、エミッタへと流れる。 Ｑ３及びＱ４は
Ｑ５に接続され、共にＱ１及びＱ２に対するミラー電流
源を形成する。適当な制御電圧（Ｂ１）をＱ３、Ｑ４、
Ｑ５のベースに供給することにより、電流源Ｑ３とＱ４
は遮断される。これらの電流源が遮断或いは非動作状態
でない場合には、トランジスタＱ１、Ｑ２はインピーダ
ンスＺ１と共に差動増幅フィルタとして動作し、 入力
Ｖｉｎに依存する出力Ｖｏｕｔを生成する。逆に、電流
源が遮断或いは非動作状態の場合には電流は流れず、等
化器４０の動作としては出力Ｖｏｕｔは発生しない。キ
ャパシタＣ１はスイッチングノイズが電流源に影響を及
ぼし、 出力信号を劣化することを防いでいる。
４は永久的にバイアスされており、図１に示す等化器と
は異なっていた。 この新回路では、トランジスタＱ５
のコレクタはベースに接続され、抵抗Ｒ７を介してＶｃ
ｃに接続される。 電流はＶｃｃから抵抗Ｒ７を通じて
Ｑ５のベース、エミッタへと流れる。 Ｑ３及びＱ４は
Ｑ５に接続され、共にＱ１及びＱ２に対するミラー電流
源を形成する。適当な制御電圧（Ｂ１）をＱ３、Ｑ４、
Ｑ５のベースに供給することにより、電流源Ｑ３とＱ４
は遮断される。これらの電流源が遮断或いは非動作状態
でない場合には、トランジスタＱ１、Ｑ２はインピーダ
ンスＺ１と共に差動増幅フィルタとして動作し、 入力
Ｖｉｎに依存する出力Ｖｏｕｔを生成する。逆に、電流
源が遮断或いは非動作状態の場合には電流は流れず、等
化器４０の動作としては出力Ｖｏｕｔは発生しない。キ
ャパシタＣ１はスイッチングノイズが電流源に影響を及
ぼし、 出力信号を劣化することを防いでいる。
【０００９】等化器４１は等化器４０と同一であり、Ｖ
ｃｃ、Ｖｉｎ、ＶｏｕｔそしてＲ１−６を共有し、 こ
れらＶｉｎ、Ｖｏｕｔ、Ｖｃｃに対して等化器４０と並
列に接続され、またバイアス用の抵抗も共有する。 重
要な相違は、Ｑ１０とＲ８で与えられる別の電流源制御
を持つことで、このことは個々の電流源が個々に制御さ
れることを意味する。 もちろん、等化器４１のインピ
ーダンスＺ２は、異なったデータレートに於いて伝送媒
体を等化するように選択される。
ｃｃ、Ｖｉｎ、ＶｏｕｔそしてＲ１−６を共有し、 こ
れらＶｉｎ、Ｖｏｕｔ、Ｖｃｃに対して等化器４０と並
列に接続され、またバイアス用の抵抗も共有する。 重
要な相違は、Ｑ１０とＲ８で与えられる別の電流源制御
を持つことで、このことは個々の電流源が個々に制御さ
れることを意味する。 もちろん、等化器４１のインピ
ーダンスＺ２は、異なったデータレートに於いて伝送媒
体を等化するように選択される。
【００１０】スイッチＳＷ１とＳＷ２は選択信号Ｓ１及
びＳ２により制御され、バイアス電圧Ｂ１（典型的には
０ボルト）をトランジスタＱ３−５及びＱ８−１０のベ
ースに与える。実施例では電流源Ｑ３とＱ４は、電流源
Ｑ８とＱ９がオフまたは非動作状態の時にオンとなり、
この逆も成立する。
びＳ２により制御され、バイアス電圧Ｂ１（典型的には
０ボルト）をトランジスタＱ３−５及びＱ８−１０のベ
ースに与える。実施例では電流源Ｑ３とＱ４は、電流源
Ｑ８とＱ９がオフまたは非動作状態の時にオンとなり、
この逆も成立する。
【００１１】Ｑ３、Ｑ４による電流ミラーがオン状態で
、Ｑ８、Ｑ９による電流ミラーがオフ状態の時、Ｑ６と
Ｑ７のベース・コレクタ接合は逆バイアスされ、ベース
・コレクタ間容量を数分の１ピコ・ファラド程度に保つ
。その結果、Ｑ６及びＱ７を介する信号経路はブロック
される。 この程度の小容量は、無視できる程度のフィードスルー
しか許可しない。Ｑ６、Ｑ７を介した経路がブロックさ
れると、等化器特性はＺ１だけにより決定される。制御
信号が反転すると、今度はミラー電流源Ｑ３とＱ４がオ
フし、ミラー電流源Ｑ８とＱ９がオンする。 その結果
、Ｑ１およびＱ２を介す信号経路がブロックされ、 代
わってＱ６、Ｑ７を介す信号経路がＺ２に等化器特性を
決定させる。
、Ｑ８、Ｑ９による電流ミラーがオフ状態の時、Ｑ６と
Ｑ７のベース・コレクタ接合は逆バイアスされ、ベース
・コレクタ間容量を数分の１ピコ・ファラド程度に保つ
。その結果、Ｑ６及びＱ７を介する信号経路はブロック
される。 この程度の小容量は、無視できる程度のフィードスルー
しか許可しない。Ｑ６、Ｑ７を介した経路がブロックさ
れると、等化器特性はＺ１だけにより決定される。制御
信号が反転すると、今度はミラー電流源Ｑ３とＱ４がオ
フし、ミラー電流源Ｑ８とＱ９がオンする。 その結果
、Ｑ１およびＱ２を介す信号経路がブロックされ、 代
わってＱ６、Ｑ７を介す信号経路がＺ２に等化器特性を
決定させる。
【００１２】２つ以上のデータレートが適応される場合
には、更に等化器が等化器４０、４１と並列に追加接続
され、またスイッチ回路が拡張されなければならない。 その際、 所望の等化インピーダンスＺｉに対する電流
源がオンまたは動作状態に維持され、残りの電流源（Ｚ
１．．．Ｚｉ−１、Ｚｉ＋１．．．Ｚｎ）はオフまたは
非動作状態に維持されることになる。
には、更に等化器が等化器４０、４１と並列に追加接続
され、またスイッチ回路が拡張されなければならない。 その際、 所望の等化インピーダンスＺｉに対する電流
源がオンまたは動作状態に維持され、残りの電流源（Ｚ
１．．．Ｚｉ−１、Ｚｉ＋１．．．Ｚｎ）はオフまたは
非動作状態に維持されることになる。
【００１３】
【発明の効果】以上説明したように本発明によれば、複
数のデータレートで動作する伝送媒体において、部品点
数を少なくし、且つフィードスルーの問題を解決した等
化回路を提供することができる。
数のデータレートで動作する伝送媒体において、部品点
数を少なくし、且つフィードスルーの問題を解決した等
化回路を提供することができる。
【図１】本発明による複数等化器の回路図である。
【図２】初期の応用例として複数データレート用に考案
された、いくつかの問題点を含む回路図である。
された、いくつかの問題点を含む回路図である。
【図３】同様に、初期の応用例として複数データレート
用に考案された、いくつかの問題点を含む回路図である
。
用に考案された、いくつかの問題点を含む回路図である
。
【図４】従来技術による単一データレートで動作する伝
送媒体用等化器の回路図である。
送媒体用等化器の回路図である。
Claims (5)
- 【請求項１】複数データレートのあるデータレートに対
応する信号を選択的に伝送する伝送媒体の選択的等化回
路に於いて、前記伝送媒体に接続され、各々が前記複数
データレートの相異なる一つに対応する前記信号に対し
該伝送媒体を等化する複数の等化器と、前記各等化器を
動作状態である第１状態と、非動作状態である第２状態
に制御する制御手段と、前記制御手段の一つを選択的に
前記第１状態に制御し、残りの該制御手段を第２状態に
制御し、前記伝送媒体が前記第１状態に制御された等化
器により等化される様に制御する手段とを具備する等化
回路。 - 【請求項２】前記制御手段は前記第１状態時オンで、前
記第２状態時オフである定電流源を有する、請求項１に
記載の等化回路。 - 【請求項３】前記複数の等化器の各々は、入出力を有す
る差動増幅フィルタと、該入出力を並列に接続する手段
とを有する、請求項１または２に記載の等化回路。 - 【請求項４】前記複数の等化器の各々は、前記伝送媒体
上の前記信号に応答する差動増幅フィルタと、オン時に
該差動増幅フィルタを活動状態とし、オフ時に非活動状
態とする制御可能な電流源とを有する、請求項１に記載
の等化回路。 - 【請求項５】前記各差動増幅フィルタは、入出力と、該
入力を並列に前記伝送媒体に接続する手段と、前記出力
を並列に互いに接続する手段とを有する、請求項１に記
載の等化回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US485206 | 1983-04-15 | ||
| US07/485,206 US5048055A (en) | 1990-02-26 | 1990-02-26 | Multi-data rate selectable equalizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217113A true JPH04217113A (ja) | 1992-08-07 |
Family
ID=23927308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3036666A Pending JPH04217113A (ja) | 1990-02-26 | 1991-02-07 | 等化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5048055A (ja) |
| EP (1) | EP0445057A3 (ja) |
| JP (1) | JPH04217113A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3168576B2 (ja) * | 1990-07-09 | 2001-05-21 | ソニー株式会社 | 波形等化フィルタ装置 |
| JP3102221B2 (ja) * | 1993-09-10 | 2000-10-23 | 三菱電機株式会社 | 適応等化器および適応ダイバーシチ等化器 |
| US5524124A (en) * | 1993-11-17 | 1996-06-04 | Signal Science, Inc. | Multiple-filter equalizer for structured digitally modulated signals |
| EP0656694A3 (en) * | 1993-11-30 | 1999-12-01 | AT&T Corp. | Equalizer with line length detection |
| US5771237A (en) * | 1996-01-23 | 1998-06-23 | Lite-On Communications Corp. | Multiple rate waveshaping technique for fast ethernet media driver |
| IL118873A0 (en) * | 1996-07-16 | 1996-10-31 | I R Lan Ltd | Optical detector system and optical communication apparatus including same |
| US6489838B1 (en) * | 1998-04-17 | 2002-12-03 | Advanced Micro Devices, Inc. | Apparatus and method for equalizing received network signals using a single zero high-pass filter having selectable impedance |
| JP3438138B2 (ja) * | 2001-06-20 | 2003-08-18 | 富士通株式会社 | 伝送路特性の周期的変動に対する等化処理方法及び装置 |
| DE60323818D1 (de) | 2002-03-15 | 2008-11-13 | Gennum Corp | System und verfahren zum kompensieren von leitungsverlusten über eine strecke für eine digitale visuelle schnittstelle (dvi) |
| US7574175B2 (en) * | 2004-11-01 | 2009-08-11 | Broadcom Corporation | Method and system for selective equalization enablement based on modulation type |
| KR100688981B1 (ko) * | 2005-07-22 | 2007-03-08 | 삼성전자주식회사 | 미디어 재생장치와 그 제어방법 및 이를 포함하는미디어재생시스템 |
| KR100881393B1 (ko) * | 2006-12-28 | 2009-02-02 | 주식회사 하이닉스반도체 | 미러 기능을 갖는 반도체 메모리 장치 |
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Citations (3)
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- 1991-02-07 JP JP3036666A patent/JPH04217113A/ja active Pending
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| EP0445057A3 (en) | 1992-04-15 |
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| US5048055A (en) | 1991-09-10 |
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