JPH04219004A - バッファ及び利得１を与える方法 - Google Patents
バッファ及び利得１を与える方法Info
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- JPH04219004A JPH04219004A JP3059478A JP5947891A JPH04219004A JP H04219004 A JPH04219004 A JP H04219004A JP 3059478 A JP3059478 A JP 3059478A JP 5947891 A JP5947891 A JP 5947891A JP H04219004 A JPH04219004 A JP H04219004A
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- Japan
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- fet
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【発明の技術分野】本発明は電子バッファの分野に関し
、特に増幅器の能動素子として電界効果トランジスタ（
ＦＥＴ）を用いた利得１のバッファに関する。
、特に増幅器の能動素子として電界効果トランジスタ（
ＦＥＴ）を用いた利得１のバッファに関する。
【０００２】
【従来技術とその問題点】電子回路設計において、信号
や回路の絶縁が必要な様々な状況でバッファ装置を利用
することが知られている。たとえは、低電流のマイクロ
プロセッサを高電流のバスシステムから絶縁するのにバ
ッファが利用されてきた。バッファを用いるいくつかの
場合においては信号レベルを比較的一定に維持すること
が望ましい。そのような状況において、利得１のバッフ
ァを用いることが知られている。典型的にはそのような
バッファはバイポーラトランジスタや電界効果トランジ
スタ（ＦＥＴ）などの能動素子を含み、与えられた信号
に利得１を供給する、すなわち増幅しない。集積回路と
して組み立てる様な電子設計において、これらの装置は
一般的に小さなチップ領域に組み立てられるので能動素
子はＦＥＴであることが望ましい。
や回路の絶縁が必要な様々な状況でバッファ装置を利用
することが知られている。たとえは、低電流のマイクロ
プロセッサを高電流のバスシステムから絶縁するのにバ
ッファが利用されてきた。バッファを用いるいくつかの
場合においては信号レベルを比較的一定に維持すること
が望ましい。そのような状況において、利得１のバッフ
ァを用いることが知られている。典型的にはそのような
バッファはバイポーラトランジスタや電界効果トランジ
スタ（ＦＥＴ）などの能動素子を含み、与えられた信号
に利得１を供給する、すなわち増幅しない。集積回路と
して組み立てる様な電子設計において、これらの装置は
一般的に小さなチップ領域に組み立てられるので能動素
子はＦＥＴであることが望ましい。
【０００３】ＦＥＴを能動素子として用いた理想的なバ
ッファにおいては、ＦＥＴをいわゆるソースホロワ配置
で接続する。ここではバッファ入力はＦＥＴのゲートで
あり、バッファ出力はＦＥＴのソースである。ＦＥＴの
ドレインは一般的には定電圧源に接続される。そのよう
な理想的なバッファにおいて、利得は１に等しい。残念
ながら実際にはＦＥＴのトランスコンダクタンスおよび
ドレイン抵抗が有限なので回路の利得は１以下になる。 ＦＥＴのトランスコンダクタンスは無限大ではないので
、一般的に出力負荷抵抗と並列に見えるドレイン抵抗が
利得を制限する。そのような回路において、典型的には
ＦＥＴソースを電流源でバイアスし負荷が最小になるよ
うにする。
ッファにおいては、ＦＥＴをいわゆるソースホロワ配置
で接続する。ここではバッファ入力はＦＥＴのゲートで
あり、バッファ出力はＦＥＴのソースである。ＦＥＴの
ドレインは一般的には定電圧源に接続される。そのよう
な理想的なバッファにおいて、利得は１に等しい。残念
ながら実際にはＦＥＴのトランスコンダクタンスおよび
ドレイン抵抗が有限なので回路の利得は１以下になる。 ＦＥＴのトランスコンダクタンスは無限大ではないので
、一般的に出力負荷抵抗と並列に見えるドレイン抵抗が
利得を制限する。そのような回路において、典型的には
ＦＥＴソースを電流源でバイアスし負荷が最小になるよ
うにする。
【０００４】ＦＥＴバッファの非理想的な状態を修正す
るために一般に用いられる技術はバッファの出力にトラ
ンジスタを追加することであり、ここではトランジスタ
はいわゆるエミッタホロワ配置で接続される。そのよう
な回路を図２に示す。図示のように、バッファ１０はソ
ースホロワ配置で接続されたＦＥＴ１２を含んでいる。 電流源１４を接続してＦＥＴ１２のソースをバイアスす
る。トランジスタ１６をエミッタホロワ配置で追加し、
トランジスタ１６のエミッタを電流源１８でバイアスす
る。この配置では、トランジスタ１６が出力負荷抵抗２
０からＦＥＴ１２のソースをバッファする。電流源１８
を用いてトランジスタ１６のベースを見込んだときの抵
抗を最大にし、ＦＥＴ１２のソースの負荷を軽減する。 バッファ１０の構造でほぼ利得０．９８のバッファが得
られる。そのような利得１バッファは、もしＦＥＴ１２
のトランスコンダクタンスおよびドレイン抵抗が温度に
関係なく一定であり、ＦＥＴ毎に変化しなければ満足で
きるものである。実際にはしかし、バッファ１０の利得
は温度によってドリフトし、ＦＥＴパラメータのばらつ
きで変動する。Ｎｅｗ ＹｏｒｋのＣａｍｂｒｉｄｇ
ｅ大学のＰｒｅｓｓ Ｓｙｎｄｉｃａｔｅが発行する
Ｔｈｅ Ａｒｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ
１９８３年版、２２９ページでＰ．Ｈｏｒｏｗｉｔｚら
はＦＥＴの多くの特性が大きなプロセスによるばらつき
を示すことを指摘している。たとえば、ＦＥＴが「オン
」の時のドレイン抵抗は１オームから１０キロオームま
で変化し、さらに該トランスコンダクタンスは５００マ
イクロＳから３０００マイクロＳまで変化しうる。
るために一般に用いられる技術はバッファの出力にトラ
ンジスタを追加することであり、ここではトランジスタ
はいわゆるエミッタホロワ配置で接続される。そのよう
な回路を図２に示す。図示のように、バッファ１０はソ
ースホロワ配置で接続されたＦＥＴ１２を含んでいる。 電流源１４を接続してＦＥＴ１２のソースをバイアスす
る。トランジスタ１６をエミッタホロワ配置で追加し、
トランジスタ１６のエミッタを電流源１８でバイアスす
る。この配置では、トランジスタ１６が出力負荷抵抗２
０からＦＥＴ１２のソースをバッファする。電流源１８
を用いてトランジスタ１６のベースを見込んだときの抵
抗を最大にし、ＦＥＴ１２のソースの負荷を軽減する。 バッファ１０の構造でほぼ利得０．９８のバッファが得
られる。そのような利得１バッファは、もしＦＥＴ１２
のトランスコンダクタンスおよびドレイン抵抗が温度に
関係なく一定であり、ＦＥＴ毎に変化しなければ満足で
きるものである。実際にはしかし、バッファ１０の利得
は温度によってドリフトし、ＦＥＴパラメータのばらつ
きで変動する。Ｎｅｗ ＹｏｒｋのＣａｍｂｒｉｄｇ
ｅ大学のＰｒｅｓｓ Ｓｙｎｄｉｃａｔｅが発行する
Ｔｈｅ Ａｒｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ
１９８３年版、２２９ページでＰ．Ｈｏｒｏｗｉｔｚら
はＦＥＴの多くの特性が大きなプロセスによるばらつき
を示すことを指摘している。たとえば、ＦＥＴが「オン
」の時のドレイン抵抗は１オームから１０キロオームま
で変化し、さらに該トランスコンダクタンスは５００マ
イクロＳから３０００マイクロＳまで変化しうる。
【０００５】
【発明の目的】したがって、本発明の目的はＦＥＴを能
動素子として用い、製造上のばらつきと温度がバッファ
利得に重要な影響を及ぼさない様な利得１のバッファを
提供することにある。
動素子として用い、製造上のばらつきと温度がバッファ
利得に重要な影響を及ぼさない様な利得１のバッファを
提供することにある。
【０００６】
【発明の概要】入力信号にほぼ１の利得を提供するバッ
ファのための本発明の長所は以下に示す方法と装置で達
成され、次の装置を含む。入力信号がそのゲートに印加
される電界効果トランジスタ、該電界効果トランジスタ
に接続された電流源のような第１バイアス値の第１バイ
アス源、電界効果トランジスタにベースを接続したトラ
ンジスタ、第１バイアス値より大きなバイアス値で電界
効果トランジスタに接続された電流源の様な第２バイア
ス源、および第２のバイアス源と該トランジスタ間に接
続され、電界効果トランジスタのドレインーソース間電
圧を入力電圧とは無関係に比較的一定な値に維持するた
めの抵抗を含む。ドレインーソース間電圧を本質的に一
定の値に維持することによってパッファの動作は比較的
温度の影響を受けない。すなわち、バッファ回路の利得
は比較的安定する。さらにＦＥＴの製造上のばらつきは
利得がほぼ１のバッファ回路にはあまり影響を及ぼさな
い。
ファのための本発明の長所は以下に示す方法と装置で達
成され、次の装置を含む。入力信号がそのゲートに印加
される電界効果トランジスタ、該電界効果トランジスタ
に接続された電流源のような第１バイアス値の第１バイ
アス源、電界効果トランジスタにベースを接続したトラ
ンジスタ、第１バイアス値より大きなバイアス値で電界
効果トランジスタに接続された電流源の様な第２バイア
ス源、および第２のバイアス源と該トランジスタ間に接
続され、電界効果トランジスタのドレインーソース間電
圧を入力電圧とは無関係に比較的一定な値に維持するた
めの抵抗を含む。ドレインーソース間電圧を本質的に一
定の値に維持することによってパッファの動作は比較的
温度の影響を受けない。すなわち、バッファ回路の利得
は比較的安定する。さらにＦＥＴの製造上のばらつきは
利得がほぼ１のバッファ回路にはあまり影響を及ぼさな
い。
【０００７】
新しい利得１のバッファ回路３０を図１に示す。回路３
０は能動素子としてＦＥＴ３２を含む。ＦＥＴ３２のゲ
ートをバッファ３０の入力として用いる。ＦＥＴ３２の
ドレインは電流源３４の出力に接続される。電流源３４
はバッファ回路３０のバイアス源として働く。電流源３
４の入力は供給電圧Ｖｃｃに接続される。ＦＥＴ３２の
ソースは電流源３６の入力に接続される、電流源３６は
バッファ回路３０のバイアス源としても働く。バイアス
源３６の出力は供給電圧Ｖｅｅに接続される。好適実施
例において、供給電圧Ｖｃｃは供給電圧Ｖｅｅより正で
ある。また、好適実施例において、電流源３４のバイア
ス値すなわち電流値は電流源３６のバイアス値すなわち
電流値より大きい。トランジスタ３８はエミツタホロワ
配置でバァファ３０に接続される。 ここではトランジスタ３８のベースはＦＥＴ３２のソー
スに接続され、トランジスタ３８のコレクタは電流源３
６の出力に接続される。トランジスタ３８のエミッタは
抵抗器４０を通ってＦＥＴ３２のドレインに接続される
。抵抗器４２はバッファ３０の出力に接続されて示して
あるが、抵抗器４２は負荷抵抗を表している。
０は能動素子としてＦＥＴ３２を含む。ＦＥＴ３２のゲ
ートをバッファ３０の入力として用いる。ＦＥＴ３２の
ドレインは電流源３４の出力に接続される。電流源３４
はバッファ回路３０のバイアス源として働く。電流源３
４の入力は供給電圧Ｖｃｃに接続される。ＦＥＴ３２の
ソースは電流源３６の入力に接続される、電流源３６は
バッファ回路３０のバイアス源としても働く。バイアス
源３６の出力は供給電圧Ｖｅｅに接続される。好適実施
例において、供給電圧Ｖｃｃは供給電圧Ｖｅｅより正で
ある。また、好適実施例において、電流源３４のバイア
ス値すなわち電流値は電流源３６のバイアス値すなわち
電流値より大きい。トランジスタ３８はエミツタホロワ
配置でバァファ３０に接続される。 ここではトランジスタ３８のベースはＦＥＴ３２のソー
スに接続され、トランジスタ３８のコレクタは電流源３
６の出力に接続される。トランジスタ３８のエミッタは
抵抗器４０を通ってＦＥＴ３２のドレインに接続される
。抵抗器４２はバッファ３０の出力に接続されて示して
あるが、抵抗器４２は負荷抵抗を表している。
【０００８】図１に示した回路を用いてＦＥＴ３２のド
レインがソースに対して直流ブートストラツプされ、出
力負荷は増加しない。ドレイン電圧が一定のＶｃｃであ
るバッファ１０（図２）に対して、ソース電圧およびド
レイン電圧はバッファ入力Ｖｉｎの変化に応じて変化す
る。 換言すると、ソースおよびドレイン電圧が変化するので
その間の電圧差は一定である（直流ブートストラップさ
れている）。バッファ３０はより正確にほぼ利得１とな
り、比較的に温度に依存しないことが分かった。電流源
３４は電流源３６より大きい電流を供給するので、ＦＥ
Ｔ３２のドレイン電位とソース電位との電位差が一定に
なっている。すなわち、ドレインとソースの電位差はＦ
ＥＴ３２のゲートに印加される信号電圧にかかわらず、
抵抗器４０およびトランジスタ３８の電圧降下に等しい
。ドレイン電圧はもはや一定ではないのでドレイン抵抗
がバッファ利得に与える影響は著しく小さい。トランジ
スタ３８はコレクタベース接合部が温度に依存すること
に要注意である。特に本発明の好適実施例において、電
流源３４および３６の値および抵抗器４０の値はトラン
ジスタ３８が能動領域で動作するように選択される。 動作中、Ｖｉｎが変化するとＦＥＴ３２のソース電圧も
変化する、すなわちそれに従う。ソース電圧が変化する
とトランジスタ３８のバイアスが変化し、トランジスタ
３８を通る電流も変化する。換言するとトランジスタ３
８のベースに印加された電圧が変化するとエミッタ電圧
はそれに従う。エミッタ電圧が変化すると同時にバッフ
ァ出力Ｖｏｕｔ およびドレイン電圧が変化する。
レインがソースに対して直流ブートストラツプされ、出
力負荷は増加しない。ドレイン電圧が一定のＶｃｃであ
るバッファ１０（図２）に対して、ソース電圧およびド
レイン電圧はバッファ入力Ｖｉｎの変化に応じて変化す
る。 換言すると、ソースおよびドレイン電圧が変化するので
その間の電圧差は一定である（直流ブートストラップさ
れている）。バッファ３０はより正確にほぼ利得１とな
り、比較的に温度に依存しないことが分かった。電流源
３４は電流源３６より大きい電流を供給するので、ＦＥ
Ｔ３２のドレイン電位とソース電位との電位差が一定に
なっている。すなわち、ドレインとソースの電位差はＦ
ＥＴ３２のゲートに印加される信号電圧にかかわらず、
抵抗器４０およびトランジスタ３８の電圧降下に等しい
。ドレイン電圧はもはや一定ではないのでドレイン抵抗
がバッファ利得に与える影響は著しく小さい。トランジ
スタ３８はコレクタベース接合部が温度に依存すること
に要注意である。特に本発明の好適実施例において、電
流源３４および３６の値および抵抗器４０の値はトラン
ジスタ３８が能動領域で動作するように選択される。 動作中、Ｖｉｎが変化するとＦＥＴ３２のソース電圧も
変化する、すなわちそれに従う。ソース電圧が変化する
とトランジスタ３８のバイアスが変化し、トランジスタ
３８を通る電流も変化する。換言するとトランジスタ３
８のベースに印加された電圧が変化するとエミッタ電圧
はそれに従う。エミッタ電圧が変化すると同時にバッフ
ァ出力Ｖｏｕｔ およびドレイン電圧が変化する。
【０００９】本発明の動作をよりよく理解するためにバ
ッファ３０の以下のサンプルの値を検討する。電流源３
４が１５ｍＡの電流源であり、電流源３６が５ｍＡの電
流源であると仮定する。さらに抵抗器４０が４００オー
ムの抵抗器で、負荷抵抗４２が１キロオームの負荷抵抗
を示すと仮定する。そのような回路において、５ｍＡの
電流がＦＥＴ３２を通って流れ、１０ｍＡの電流がＦＥ
Ｔ３２のゲートのバイアスに従い、抵抗器４０を通って
トランジスタ３８のエミッタからコレクタに流れる。最
大バイアスで、トランジスタ３８の両端は約０．７ボル
ト、抵抗器４０の両端は約４ボルトになる。ＦＥＴ３２
のドレインからソースまでの電圧は従って４．７ボルト
となる。換言すれば、ドレインとソース間の電圧差はト
ランジスタ３８のベースからエミッタの電圧に電流源３
４の電流値から電流源３６の電流値を引いたものに抵抗
器４０の抵抗値を掛けた値を足したものに等しい。
ッファ３０の以下のサンプルの値を検討する。電流源３
４が１５ｍＡの電流源であり、電流源３６が５ｍＡの電
流源であると仮定する。さらに抵抗器４０が４００オー
ムの抵抗器で、負荷抵抗４２が１キロオームの負荷抵抗
を示すと仮定する。そのような回路において、５ｍＡの
電流がＦＥＴ３２を通って流れ、１０ｍＡの電流がＦＥ
Ｔ３２のゲートのバイアスに従い、抵抗器４０を通って
トランジスタ３８のエミッタからコレクタに流れる。最
大バイアスで、トランジスタ３８の両端は約０．７ボル
ト、抵抗器４０の両端は約４ボルトになる。ＦＥＴ３２
のドレインからソースまでの電圧は従って４．７ボルト
となる。換言すれば、ドレインとソース間の電圧差はト
ランジスタ３８のベースからエミッタの電圧に電流源３
４の電流値から電流源３６の電流値を引いたものに抵抗
器４０の抵抗値を掛けた値を足したものに等しい。
【００１０】この点まではバッファ３０への入力電圧が
ゼロである状況を考慮しなかった。そのような状況では
、典型的にはバッファ３０の出力に直流オフセット電圧
が存在する。この直流オフセット電圧を補償するための
回路を図３に示す。図示したように、バッファ３０の出
力は差動増幅器４４の負の入力に接続される。入力電圧
はコンデンサ４６と同時に差動増幅器４４の正の入力に
印加される。コンデンサ４６はまたＦＥＴ３２のゲート
に接続される。差動増幅器４４の出力は抵抗器４８を通
ってＦＥＴ３２のゲートに接続される。差動増幅器４４
の出力はバッファ出力から直流オフセット電圧を除去す
る役目をする。したがって、Ｖｏｕｔ は実質的にＶｉ
ｎと同一である。すなわち、直流オフセットはほぼゼロ
である。
ゼロである状況を考慮しなかった。そのような状況では
、典型的にはバッファ３０の出力に直流オフセット電圧
が存在する。この直流オフセット電圧を補償するための
回路を図３に示す。図示したように、バッファ３０の出
力は差動増幅器４４の負の入力に接続される。入力電圧
はコンデンサ４６と同時に差動増幅器４４の正の入力に
印加される。コンデンサ４６はまたＦＥＴ３２のゲート
に接続される。差動増幅器４４の出力は抵抗器４８を通
ってＦＥＴ３２のゲートに接続される。差動増幅器４４
の出力はバッファ出力から直流オフセット電圧を除去す
る役目をする。したがって、Ｖｏｕｔ は実質的にＶｉ
ｎと同一である。すなわち、直流オフセットはほぼゼロ
である。
【００１１】
【発明の効果】以上詳述したように、本発明の実施によ
り、入力ＦＥＴのソース・ドレーン間電圧が略一定に保
たれ、バッファの利得とその温度特性が共に改善される
。
り、入力ＦＥＴのソース・ドレーン間電圧が略一定に保
たれ、バッファの利得とその温度特性が共に改善される
。
【図１】本発明の一実施例による利得１バッファの概略
図である。
図である。
【図２】従来技術による利得１バッファの概略図である
。
。
【図３】図１のバッファの一応用例を示す概略図である
。
。
１０：従来技術による利得１バッファ
１２，３２：ＦＥＴ
１４，１８，３６，３４：電流源
１６，３８：トランジスタ
Claims (5)
- 【請求項１】入力信号に略１の利得を与えるべく後記（
イ）及至（ホ）より成るバッファ。 （イ）前記入力信号が印加されるゲートを有し、ドレー
ン・ソース電圧を備えた電界効果トランジスタ（以下Ｆ
ＥＴと呼称する）（３２）。 （ロ）前記ＦＥＴ（３２）に接続され、第１のバイアス
値を有する第１のバイアス源（３６）。 （ハ）前記ＦＥＴ（３２）に接続されたベースを有する
トランジスタ（３８）。 （ニ）前記第１のバイアス値より大きなバイアス値を有
する、前記ＦＥＴ（３２）に接続された第２のバイアス
源（３４）。 （ホ）前記ドレーン・ソース電圧を比較的一定に保つた
め前記トランジスタ（３８）と前記第２のバイアス源（
３４）の間に接続された抵抗（４０）。 - 【請求項２】前記バッファの直流オフセット電圧を補償
するため、補償装置（４４）を追加した請求項１記載の
バッファ。 - 【請求項３】入力信号に略１の利得を与えるべく後記（
イ）及至（ロ）より成るバッファ。 （イ）前記入力信号を受信し、該入力信号の表現である
出力信号を与える能動素子（３２）。 （ロ）前記能動素子（３２）に印加される電圧を比較的
一定に保つために接続された電圧制御装置（４０）。 - 【請求項４】入力信号に利得１を与えるための後記（イ
）及至（ホ）のステップより成る利得１を与える方法。 （イ）ドレーン・ソース電圧を備えた電界効果トランジ
スタ（以下ＦＥＴと呼称する、（３２）のゲートに前記
入力信号を印加するステップ。 （ロ）前記ＦＥＴ（３２）のソースを第１のハイアス値
にバイアスするステップ。 （ハ）前記ＦＥＴ（３２）のソースにトランジスタ（３
８）のベースを接続するステップ。 （ニ）前記ＦＥＴ（３２）のドレーンと前記トランジス
タ（３８）のエミッタ間に抵抗（４０）を接続するステ
ップ。 （ホ）前記ドレーンと前記抵抗を第２のバイアス値にバ
イアスするステップ。前記第２のバイアス値は前記第１
のバイアス値より大きく、前記ドレーン・ソース電圧は
比較的一定値に保たれる。 - 【請求項５】前記入力信号を直流オフセット電圧に対し
て補償するステップを追加した請求項４記載の利得１を
与える方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/487,556 US5012134A (en) | 1990-03-02 | 1990-03-02 | DC bootstrapped unity gain buffer |
| US487556 | 1990-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219004A true JPH04219004A (ja) | 1992-08-10 |
| JP3160000B2 JP3160000B2 (ja) | 2001-04-23 |
Family
ID=23936227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05947891A Expired - Fee Related JP3160000B2 (ja) | 1990-03-02 | 1991-03-01 | バッファ及び利得１を与える方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5012134A (ja) |
| JP (1) | JP3160000B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325273A (ja) * | 2006-09-11 | 2006-11-30 | Texas Instr Japan Ltd | バッファ回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4132219A1 (de) * | 1991-09-27 | 1993-04-01 | Standard Elektrik Lorenz Ag | Verstaerkerschaltung mit bipolar- und feldeffekt-transistoren |
| DE102004038551A1 (de) * | 2004-08-06 | 2006-02-23 | Atmel Germany Gmbh | Antennenverstärker |
| EP2945286B1 (en) * | 2014-05-12 | 2018-06-27 | ams AG | Amplifier arrangement and amplification method |
| CN106505979B (zh) * | 2016-11-09 | 2019-02-15 | 电子科技大学 | 一种栅压自举开关电路 |
| US10404222B2 (en) | 2017-08-25 | 2019-09-03 | Harman International Industries, Incorporated | Bootstrapped application arrangement and application to the unity gain follower |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2207569A1 (de) | 1972-02-18 | 1973-08-23 | Hartmann & Braun Ag | Impedanzwandler mit einem feldeffekttransistor |
| US4492932A (en) | 1982-09-20 | 1985-01-08 | Asulab S.A. | Amplifier circuit having a high-impedance input and a low-impedance output |
| DE3240778A1 (de) * | 1982-11-04 | 1984-05-10 | Siemens AG, 1000 Berlin und 8000 München | Elektronischer schalter |
| US4857772A (en) * | 1987-04-27 | 1989-08-15 | Fairchild Semiconductor Corporation | BIPMOS decoder circuit |
-
1990
- 1990-03-02 US US07/487,556 patent/US5012134A/en not_active Expired - Lifetime
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1991
- 1991-03-01 JP JP05947891A patent/JP3160000B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325273A (ja) * | 2006-09-11 | 2006-11-30 | Texas Instr Japan Ltd | バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3160000B2 (ja) | 2001-04-23 |
| US5012134A (en) | 1991-04-30 |
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