JPH04219015A

JPH04219015A - クロック・デスキュー回路

Info

Publication number: JPH04219015A
Application number: JP3071676A
Authority: JP
Inventors: Ray Peterson Ruban; ルバーン　レイ　ピーターソン
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1990-04-04
Filing date: 1991-04-04
Publication date: 1992-08-10
Anticipated expiration: 2018-07-14
Also published as: US5898242A; JP3426608B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号を受け、
そのクロック信号をバッフアを通して複数の複製信号を
生成して、その複製された信号中のスキューを最小にす
るための回路に関する。かかる回路を、以下、クロック
・デスキュー回路と呼ぶ。

【０００２】

【従来の技術】クロック・デスキュー回路は主に、クロ
ックに同期した複数チップを有するロジックシステムに
使用される。かかるシステムでは、１つのチップ上にあ
るクロック化されたフリップフロップ“Ａ”は、しばし
ば、他のチップにあるクロック化されたフリップフロッ
プＢの入力に行く出力を有する場合がある。これらの２
つのフリップフロップをトリガするクロック信号のエッ
ジが正確に合わないと、ロジックエラーを引き起こすレ
ース状態が起こり得る。例えば、もしフリップフロップ
“Ａ”が早くクロックされ、フリップフロップ“Ｂ”が
遅くクロックされた場合、フリップフロップ“Ｂ”への
入力は、そのフリップフロップが丁度クロックされる最
中に変化するかも知れない。

【０００３】全てのチップ上のフリップフロップに供給
するクロック信号を互いに正確に同期化さることは簡単
なことではない。特に、単一のクロック信号をチップの
各々に単純に送り、そこで、複数のクロックバッフアを
使って必要な数だけ複製を行なうことはできない。何故
なら、クロックバッフアによる時間遅延はチップ毎に不
可避に変化し、そして、時間遅延の変動はバッフアを通
したクロック信号にスキューを作り出すことになる。バ
ッフアを通した時間遅延についてのこの変動は、チップ
を製造する時に起こる多くの小さなプロセスの変動によ
り引き起こされる故に不可避である。

【０００４】

【発明が解決しようとする課題】従来、米国特許第４，
６３７，０１８号がこのクロック・スキューに対処して
いる。しかし、この特許のクロック・デスキュー回路は
、バッフアを通したクロック信号をある所定の増分でデ
スキューしているに過ぎない。例えば、クロックのエッ
ジが遅過ぎるならば、それはある固定の時間増分だけス
ピードアップされることになる。しかし、そのクロック
エッジがどのくらい遅れて起こることになるかにより、
その固定の時間増分は大き過ぎる場合があるかも知れな
い。さらに、この固定の増分の最小の大きさは限られて
いるので、それがクロックスキューに影響する程度は、
クロックのサイクルタイムが減少するにつれて増加する
。従って、非常に高速なクロックに同期したロジックシ
ステムにとっては、この特許はたいして意味はない。

【０００５】また、従来技術の米国特許第４，４９４，
３２１号において、このクロック・デスキューに言及さ
れている。この特許においては、異なるチップ上のバッ
フアを通したクロック信号間のスキューを、可変遅延ラ
インと共に動作する電圧制御発振器（ＶＣＯ）を使うこ
とにより連続的に減らしている。しかしながら、ＶＣＯ
を使っているのでは、ＶＣＯが常にそれを発振せしめる
内部フイードバックループを有しているために、クロッ
ク信号を止めることできない。しかし、クロックを止め
ることができるということは、色々な目的から有用なこ
とである。例えば、クロックに同期したロジックシステ
ム上で保守を行なうときや、また、クロックに同期した
そのシステムを他の外部システムからある必要な応答を
受けるまでの間一時的にウエイト状態に置くとき等のた
め。

【０００６】さらに、’　０２１号特許のデスキュー回
路を装備するのに必要な回路規模は、ＶＣＯ回路が遅延
ライン回路により倍増されるので大規模になる。また、
’０２１特許では、遅延ラインはＶＣＯフイードバック
ループの外部に位置するので、そのために、遅延ライン
による時間の遅れは自己較正的ではない。そのかわりに
、遅延ラインによる遅延は、ＶＣＯの動作と、ＶＣＯス
テージと同じ遅延ラインステージを設けることによって
設定される。しかし、大量生産環境では、この遅延ライ
ンステージとＶＣＯステージとは、不可避のプロセス上
の変動、インピーダンスを埋め込むときの変動、マスク
の変動等により、必ずしも正確には同様ではない。

【０００７】従って、本発明の目的は、上述の問題の全
てを除去する改良されたクロック・デスキュー回路を提
案するものである。

【０００８】

【課題を解決するための手段】本発明によるクロック・
デスキュー回路は、可変遅延モジュールと制御モジュー
ルとを具備する。この可変遅延モジュールはデジタルの
入力クロック信号を受ける入力端子と、アナログ制御信
号を受ける制御端子と、前記入力クロック信号を前記入
力端子からバッファにまで伝播する遅延回路とを有する
。これにより、連続的な態様で変化するある時間間隔の
間、あるタイプの信号エッジ（即ち、立ち上がりエッジ
若しくは立ち下がりエッジ）が前記制御信号の大きさだ
け遅延させられる。前記制御モジュールは、その遅延モ
ジュールのバッファからの遅延クロック信号を受けるフ
ィードバック端子と入力クロック信号を運ぶもう１つの
端子と、制御信号発生手段とを有する。この制御信号発
生手段は、前記バッファからの遅延クロックのエッジが
対応する入力クロック信号のエッジよりも、１クロック
よりも少なくあるいは大きく遅れたときに、遅延時間を
増加させるような大きさを有した制御信号を前記遅延モ
ジュールの制御端子に送る。

【０００９】マルチ−チップ・システムでは、上記クロ
ック・デスキュー回路はそのシステムの各チップ上に置
かれる。それで、可変遅延モジュールは制御モジュール
と共に、入力クロック信号のエッジを、正確に１サイク
ルだけ連続的に遅延させるので、全てのチップ上の遅延
クロックのエッジは正確に同時に起こることになる。さ
らに、クロック・デスキュー回路はＶＣＯを含まないの
で、遅延されたクロック信号は入力のクロック信号のエ
ッジが停止したときに停止する。また、遅延モジュール
は制御モジュールを有するフィードバックループの一部
であるので、遅延モジュールを通じた遅延は正確に１サ
イクルに向けて自己較正的であり、プロセスの変動やマ
スクの変動の影響を受けない。

【００１０】

【実施例】第１図は本発明に従って構成されたクロック
・デスキュー回路の好適な実施例を示す。

【００１１】このクロック・デスキュー回路は可変遅延
モジュール１０とその可変遅延モジュールに接続された
制御モジュール１１とからなる。第１図の破線１２はこ
れらの２つのモジュールを描いている。

【００１２】遅延モジュール１０は、入力端子２０と出
力端子２１と立ち上がり制御端子２２ａと立ち下がり制
御端子２２ｂとを有する。２３−１から２３−Ｎまでの
Ｎ個の遅延ステージが入力端子２０と出力端子２１との
間で接続されている。ここで、Ｎは所定の整数である。これらの遅延ステージはその構造上同一であるので、同
図には、遅延ステージ２３−１の要素のみが図示されて
いる。これらの要素は３つのＮチャネルトランジスタ２４ａ〜
２４ｃと３つのＰチャネルのトランジスタ２５ａ〜２５
ｃとキャパシタ２６とである。これらの全ての要素が図
示のように接続されている。

【００１３】遅延モジュール１０は、更に、図示のよう
に立ち上がり制御端子２２ａに接続されたキャパシタ２
７ａとＰチャネルトランジスタ２７ｂとを有する。さら
に、それは、図示のように、全制御端子２２ａに接続さ
れたキャパシタ２８ａとＰチャネルトランジスタ２８ｂ
とを有する。最後に、制御モジュール１０は制御端子２
１に並列に接続された出力バッフア２９ａ，２９ｂ，２
９ｃと、制御モジュール１１にフイードバックされたも
う１つのバッフア２９ｄとを有する。

【００１４】動作上、制御モジュール１１からのクロッ
ク信号ＣＬＫＢが可変遅延モジュール１０の入力端子２
０に送られる。そのクロック信号ＣＬＫＢはそれから全
ての遅延ステージ２３−１〜２３−Ｎを通って出力端子
２１に伝播する。その伝播過程で、クロックの立ち上が
りエッジは、立ち上がり制御端子２２ａ上の立ち上がり
制御電圧ＲＣＶの大きさだけ、連続的に変えることので
きる時間間隔の間遅延される。同じように、その伝播過
程で、クロック信号の立ち下がりエッジが、立ち下がり
制御端子２２ｂ上の立ち下がり制御電圧ＦＣＶの大きさ
だけ、連続的に変えることのできる時間間隔の間遅延さ
れる。

【００１５】可変遅延モジュール１０内の種々の要素が
どのようにしてＲＣＶ，ＦＣＶ信号に応答して入力クロ
ック信号を実際に遅延させるかは、以下、第２図，第３
図を参照して簡単に説明される。しかしながら、ＲＣＶ
，ＦＣＶ制御信号を生成することがその機能であるとこ
ろの制御モジュール１１の構成について第１に考えるこ
とにする。

【００１６】制御モジュール１１には、４つのＮチャネ
ルトランジスタ４０ａ〜４０ｄと３つのＰチャネルトラ
ンジスタ４１ａ〜４１ｃとが含まれる。これらのトラン
ジスタは図示するように直列的に接続されている。これ
らが立ち上がり制御電圧ＲＣＶを生成する。制御モジュ
ール１１には、更に、３つのＮチャネルトランジスタ４
２ａ〜４２ｃと４つのＰチャネルトランジスタ４３ａ〜
４３ｄとが含まれる。これらのトランジスタは図示する
ように直列的に接続されており、立ち下がり制御電圧Ｆ
ＣＶを生成する。

【００１７】最後に、制御モジュール１１は、直列に接
続された５つのバッフア４４ａ〜４４ｅと、ＮＯＲゲー
ト４５，ＮＡＮＤゲート４６，インバータ４７とを含む
。これらのゲートは外部ソース（不図示）からのデジタ
ルのクロック信号ＣＬＫを受けて、クロック信号ＣＬＫ
Ｂを可変遅延モジュール１０に送り、トランジスタ４０
ｂ，４０ｄ，４１ａ，４１ｃ，４２ａ，４２ｃ，４３ａ
，４３ｃのための種々の信号を生成する。同時に、トラ
ンジスタ４０ｃ，４１ｂ，４２ｂ，４３ｂが遅延モジュ
ール１０のバッフア２９ｄからのフイードバック信号Ｃ
ＬＫＢＭ１を受ける。信号ＣＬＫＢは遅延モジュール１
０を通過するので、これらのトランジスタは、正確な１
サイクルの遅延時間がフイードバッククロック信号ＣＬ
ＫＢＭ１と信号ＣＬＫＢの間で起こるように、制御信号
ＲＣＶ，ＦＣＶを生成するように動作する。かくして、
クロック信号ＣＬＫＢの立ち上がりエッジはクロック信
号ＣＬＫＢＭ１の立ち上がりエッジと同時に起こる。ま
た、クロック信号ＣＬＫＢの立ち下がりエッジはクロッ
ク信号ＣＬＫＢＭ１の立ち下がりエッジと同時に起こる
。

【００１８】第２図，第３図に戻って、これらの図は２
３−１〜２３−Ｎの遅延ステージの各々内の種々の要素
がどのように動作してクロック信号ＣＬＫＢを遅延させ
るかを示す。第２図においては、ステージ２３−１の要
素は実質的に第１図に示されたものと同じである。ただ
し、第２図においては、第１図のトランジスタ２４ａ，
２５ｂが夫々可変抵抗２４ａ’　，２５ｂ’　として描
かれている立ち上がり制御電圧ＲＣＶは０ボルトと５ボ
ルトの間で変化するアナログ信号であるので、トランジ
スタ２４ａは可変抵抗２４ａ’　として動作する。信号
ＲＣＶが０ボルトにあるときは、トランジスタ２４ａは
非常に大きなソース−ドレイン抵抗を有する。そのソー
ス−ドレイン抵抗はＲＣＶ信号の大きさに比例して減少
する。

【００１９】トランジスタ２５ｂも、立ち下がり制御信
号ＦＣＶが０ボルトと５ボルトの間で変化するアナログ
信号であるという理由で、可変抵抗２５ｂ’　として動
作する。信号ＦＣＶが０ボルトにあるときは、トランジ
スタ２５ｂは非常に小さなソース−ドレイン抵抗を有す
る。そのソース−ドレイン抵抗はＦＣＶ信号の大きさに
比例して増大する。

【００２０】可変抵抗２４ａ’　，２５ｂ’　が第２図
回路を通じてどのように信号の遅延に影響するかが第３
図に示されている。そこでは、“ｉ”は第２図回路への
入力信号を意味し、“ｏ”は第２図回路からの出力信号
を意味し、“ｘ”は第２図回路に対して内部的にキャパ
シタ２６上で起こる信号を意味する。

【００２１】入力信号ｉの立ち下がりエッジは時刻Ｔ１
　で起こる。信号ｉがローのとき、トランジスタ２４ｂ
はオフで、トランジスタ２５ａはオンとなる。このよう
にして、キャパシタ２６は可変抵抗２５ｂ’　とトラン
ジスタ２５ａを通じてチャージされる。トランジスタ２
５ｂ’　の抵抗が小さいときは、キャパシタ２６は高速
にチャージされるであろう。そのことは、代りに、出力
信号ｏが短い遅延時間ＴＤ１　の後にスイッチすること
を行なわせしめる。抵抗２５ｂ’　の抵抗値が増大する
につれて、キャパシタ２６はより遅くチャージされる。そして、そのことは出力信号ｏがより長い遅延時間ＴＤ
２　の後にスイッチすることを行なわせしめる。

【００２２】入力信号ｉの立ち上がりエッジは時刻Ｔ２
　で起こる。信号ｉがハイのとき、トランジスタ２４ｂ
はオンで、トランジスタ２５ａはオフとなる。このよう
にして、キャパシタ２６は可変抵抗２４ａ’　とトラン
ジスタ２４ｂを通じて放電される。トランジスタ２４ａ
’　の抵抗が小さいときは、キャパシタ２６は高速に放
電されるであろう。そのことは代りに出力信号ｏが短い
遅延時間ＴＤ３　の後にスイッチすることを行なわせし
める。抵抗２４ａ’　の抵抗値が増大するにつれて、キ
ャパシタ２６はより遅く放電される。そして、そのこと
は出力信号ｏがより長い遅延時間ＴＤ４　の後にスイッ
チすることを行なわせしめる。

【００２３】次に、第４図は第１図回路のいくつかの信
号についての４組の電圧波形を示す。これら４組の信号
は、制御モジュール１１が立ち上がり制御信号ＲＣＶと
立ち下がり制御信号ＦＣＶを適当な値でいかに生成する
かを示す。第４図においては４組の信号は＃１，＃１’
　，＃２，＃２’　とラベルされている。第１図におい
ては、同じラベルの付け方により、制御モジュール１１
のどの部分がこれら４組の信号により起動されるかが示
されている。

【００２４】＃１の組の信号を最初に考察する。そこで
は、クロック信号ＣＬＫＢＭ１の立ち上がりエッジは１
サイクル以下の間だけ遅延モジュール１０により遅らさ
れる。信号ＣＬＫＢＭ１の立ち上がりエッジを正確に１
サイクルだけ遅延させるためには、遅延モジュール１０
を通す立ち上がりエッジのための遅延時間は増加される
必要がある。これは、第４図に示すように、時間間隔５
１の間に立ち上がり制御電圧ＲＣＶの大きさを減らすこ
とによって可能となる。第１図の制御モジュールにおい
ては、＃１とラベルされた全てのトランジスタによりな
される。

【００２５】次に、＃１’の組の信号を考察する。そこ
では、クロック信号ＣＬＫＢＭ１の立ち上がりエッジは
１サイクル以上の間遅延モジュール１０により遅らされ
る。信号ＣＬＫＢＭ１の立ち上がりエッジを正確に１サ
イクルだけ遅延させるためには、遅延モジュール１０を
通した立ち上がりエッジのための遅延時間は減らされる
必要がある。このような減少は、第４図に示すように、
時間間隔５２の間に立ち上がり制御電圧ＲＣＶの大きさ
を増やすことによって可能となる。この電圧の上昇は第
１図の＃１’　のトランジスタによりなされる。

【００２６】次に、＃２の組の信号において、クロック
信号ＣＬＫＢＭ１の立ち下がりエッジは１サイクル未満
の間、遅延モジュール１０により遅らされる。信号ＣＬ
ＫＢＭ１の立ち下がりエッジを正確に１サイクルだけ遅
延させるためには、遅延モジュール１０による立ち下が
りエッジのための遅延時間は増やされる必要がある。こ
のような遅延の増加は、第４図に示すように、時間間隔
５３の間に立ち下がり制御電圧ＦＣＶを増やすことによ
って可能となる。この電圧の上昇は第１図の＃２のトラ
ンジスタによりなされる。

【００２７】最後に、＃２’　の組の信号において、ク
ロック信号ＣＬＫＢＭ１の立ち下がりエッジは１サイク
ル以上の間遅延モジュール１０により遅らされる。信号
ＣＬＫＢＭ１の立ち下がりエッジを正確に１サイクルだ
け遅延させるためには、遅延モジュール１０を通した立
ち下がりエッジのための遅延時間は減らされる必要があ
る。このような減少は、第４図に示すように、時間間隔
５４の間に立ち下がり制御電圧ＦＣＶの大きさを減らす
ことによって可能となる。この電圧の減少は第１図の＃
２’　のトランジスタによりなされる。

【００２８】第１図回路について説明されるべきことの
１つは、Ｒ信号とそのコンプリメント信号の機能である
。信号Ｒは第１図回路を初期化するのに使われるリセッ
ト信号である。信号Ｒが真（論理値“１”）であるとき
に、トランジスタ２７ｂと２８ｂはオンし、トランジス
タ４０ｂ，４３ａはオフする。結果として、キャパシタ
２７ａは５ボルトに充電され、キャパシタ２８ａはゼロ
ボルトに放電される。立ち上がり制御電圧ＲＣＶと立ち
下がり制御電圧ＦＣＶのこれらの初期値は、立ち上がり
クロックエッジと立ち下がりクロックエッジとが遅延モ
ジュール１０を通過するときの遅延量を小さくする。これ以後、リセット信号が偽になるとき、トランジスタ
２７ｂと２８ｂとはオフになり、これにより、前述した
ように、キャパシタ２７ａ，２８ａ上の立ち上がりと立
ち下がりの制御電圧ＲＣＶ，ＦＣＶをトランジスタ＃１
，＃１’　，＃２，＃２’　が変更することが可能とな
る。

【００２９】トランジスタ＃１，＃１’　の動作により
、クロック信号ＣＬＫＢ，ＣＬＫＢＭ１の立ち上がりエ
ッジは同時に発生する。トランジスタ＃２，＃２’　の
動作により、クロック信号ＣＬＫＢ，ＣＬＫＢＭ１の立
ち上がりエッジも同時に発生することになる。第１図に
よると、信号ＣＬＫＢは信号ＣＬＫから１つのゲート４
４ａの遅延分だけ異なり、信号ＣＬＫＢＭ１は信号ＣＬ
ＫＭ１から１つのゲート２９ｄの遅延分だけ違う。結果
的に、それらの２つのゲート４４ａと２９ｄの遅延が丁
度等しいなら、クロック信号ＣＬＫＭ１の立ち上がりと
立ち下がりエッジはクロック信号ＣＬＫの立ち上がりと
立ち下がりエッジと同時に起こることになる。

【００３０】上述の第１図回路の主な特徴は、それを、
複数チップでクロック化されたロジックシステムをスキ
ューゼロでもって同期化することに使うことができるこ
とである。そのようなシステムでは、第１図回路をその
チップの各々に置くことができる。信号ＣＬＫは各々の
チップ上の第１図回路に分配される。各々のチップはそ
の自身の内部で使用するために、バッファ２９ａ〜２９
ｃからクロック信号を生成する。各々のチップ上では、
信号ＣＬＫは信号ＣＬＫＭ１から正確に１サイクルだけ
遅延しているので、全てのチップ上でＣＬＫＭ１信号の
立ち上がりと立ち下がりエッジが正確に同時に起こるよ
うになる。結果的に、チップ間のロジックのレース（ｒ
ａｃｅ）状態が防止される。

【００３１】第１図回路のもう１つの特徴は、たとえ遅
延モジュールのステージにインピーダンスを埋め込むこ
とでチップ間の変動があっても、または、第１図回路の
プロセスがチップ間で変動があっても、または、第１図
回路のマスクにチップ間で変動があったとしても、上記
結果を達成することができるということである。これは
、遅延モジュール１０と制御モジュール１１がともにモ
ジュール１１を通した遅延を正確に１サイクルに自己較
正する１つのフィードバックループを形成するためであ
る。

【００３２】第１図回路のもう１つの特徴は、入力クロ
ック信号ＣＬＫがもし意図的に停止されたならば、それ
で出力のクロック信号ＣＬＫＭ１もまた停止するという
ことである。その後、入力のクロック信号ＣＬＫが再開
したならば、そのとき、出力のクロック信号ＣＬＫＭ１
も再開する。クロックの停止及び／又は再開は、種々の
状況で、例えば、保守が行なわれているときに、または
外部からの応答がそのクロック化されたシステムが継続
される前に必要とされるとき等に、起こり得る。比較上
、システムクロックが電圧制御発振器（ＶＣＯ）により
発生させられる従来例では、そのシステムクロックはＶ
ＣＯなるものは常にある周波数で発振しているために、
停止することはできなかった。

【００３３】第１図回路の更にもう１つの特徴は、出力
のクロック信号ＣＬＫＭ１のデューティサイクルが入力
のクロック信号ＣＬＫのデューティサイクルに等しいと
いうことである。これは、信号ＣＬＫの立ち上がりと立
ち下がりのエッジが１サイクル遅延されるために起こる
ことである。クロックを特別なデューティサイクルとす
ることは多くのロジックシステムにおいて重要である。例えば、あるフリップフロップはクロックの立ち上がり
エッジでトリガされ、一方、他のフリップフロップは立
ち下がりエッジでトリガされる。従来例と比較すると、
ＶＣＯに対する制御電圧周波数を制御するものであり、
ＶＣＯからのクロック信号のデューティを制御するもの
ではない。

【００３４】第５図に戻って、同図は第１図回路の変形
例を示す。この第５図の変形例は立ち下がり制御電圧Ｆ
ＣＶを生成する第１図回路の全てを置き換える。即ち、
第５図回路は第１図のトランジスタ４２ａ乃至４２ｃと
４３ａ乃至４３ｄ並びにＮＡＮＤゲート４５を置き換え
る。第１図の他の全ての回路の不変である。

【００３５】第５図の変形例には、３つのＮチャネルト
ランジスタ６２ａ，６２ｂ，６２ｃと４つのＰチャネル
トランジスタ６３ａ，６３ｂ，６３ｃが含まれる。これ
らの全てのトランジスタは図示のように直列に接続され
ている。第５図の変形例には、更に、ＮＡＮＤゲート６
４，バッファ６５，インバータ６６とが含まれる。これ
らのゲートはクロック信号ＣＬＫＢＭ０．４とＣＬＫＢ
Ｍ０．５とＣＬＫＢＭ０．６を受ける。信号ＣＬＫＢＭ
０．５は、遅延モジュール１０の連続ステージ２３−１
〜２３−Ｎの中央に位置したステージにより生成される
。クロック信号ＣＬＫＢＭ０．４は、そのステージ２３
−１〜２３−Ｎの約１０分の４の位置に位置したモジュ
ールステージ１０により生成される。ＣＬＫＢＭ０．６
は、ステージ２３−１〜２３−Ｎの約１０分の６の位置
に位置したモジュール１０のステージにより生成される
。

【００３６】動作上、第５図の変形例は、クロック信号
ＣＬＫＢＭ１のデューティサイクルがクロックＣＬＫＢ
のそれの如何にかかわらず５０％となるように、立ち下
がり制御電圧ＦＣＶを発生する。この結果がどのように
得られるかが第６図の信号波形に示されている。ここで
、＃３とラベルされた信号の組は、信号ＣＬＫＢのデュ
ーティサイクルが５０％未満の状態をカバーする。また
、＃３の信号において、クロック信号ＣＬＫＢ，ＣＬＫ
ＢＭ１の立ち上がりエッジは、前述したように、その結
果が立ち上がり制御電圧トランジスタ＃１，＃１’　に
より得られるので、同時に起こる。そして、信号ＣＬＫ
ＢＭ０．５の立ち上がりエッジは、遅延モジュール１０
の、連続ステージ２３−１〜２３−Ｎの中途にあるステ
ージから取られるので、それはクロック信号ＣＬＫＢ，
ＣＬＫＢＭ１の立ち上がりエッジの中途で起こる。

【００３７】第５図回路が＃３の組の信号で動作すると
きに、その回路により実現されるべきことは、クロック
信号ＣＬＫＢＭ１の立ち下がりがクロック信号ＣＬＫＢ
Ｍ０．５の立ち上がりエッジと一致するまで、それが右
に移動するように、立ち下がり制御電圧ＦＣＶを生成す
ることである。これは、第６Ａ図に示すように、時間間
隔７１の間に立ち下がり制御電圧を増加することにより
なされる。立ち下がり制御電圧をそのように増加するこ
とは、第５図の＃３の組のトランジスタにより行なわれ
る。

【００３８】次に、第６図において、＃３’　とラベル
されたクロック信号の組について考察する。それらは、
クロック信号ＣＬＫＢのデューティサイクルが５０％以
上である場合をカバーする。クロック信号ＣＬＫＢＭ１
が５０％デューティサイクルとなるようにそれを制御す
るためには、その信号の立ち下がりエッジが信号ＣＬＫ
ＢＭ０．５の立ち下がりエッジと一致するまで、それが
左に移動される必要がある。これは、第６Ｂ図に示すよ
うに、時間間隔７２の間に立ち下がり制御電圧を減らす
ことによりなされる。制御電圧をそのように下げること
は、第５図の＃３’　の組のトランジスタにより行なわ
れる。

【００３９】種々の実施例についてこれまで詳細に説明
してきた。さらに、多くの変形が本発明の性質及び精神
から離れることなしになされることが可能である。

【００４０】たとえば、信号ＣＬＫＢＭ１とＣＬＫの立
ち下がりエッジ同士が一致することが必要であり、これ
ら２つの信号の立ち下がりエッジが互いに非同期である
と想定しよう。かかる場合には、第１図の制御モジュー
ル１１の全てのトランジスタ（これらは立ち下がり制御
電圧ＦＣＶを出力する）を取り除き、トランジスタ２５
ｂのゲートに印加されるべき固定バイアスでもって置き
換えが可能である。同様に、信号ＣＬＫＢＭ１とＣＬＫ
の立ち下がりエッジだけが一致する必要があるならば、
第１図の制御モジュール１１の全てのトランジスタ（こ
れらは立ち上がり制御電圧ＲＣＶを出力する）を取り除
き、トランジスタ２４ａのゲートに印加されるべき固定
バイアスでもって置き換えが可能である。

【００４１】他の変形例として、第１図のキャパシタ２
６，２７ａ，２７ｂは第１図回路が置かれるチップの別
々の部分を占める個別素子であってもよい。または、そ
れらは、トランジスタ２４ａ，２４ｃ，２５ａ，２５ｃ
のゲートを伴なう分配された寄生キャパシタであっても
よい。このようなトランジスタゲートの各々は凡そ５０
−１００フェムト・ファラッド（＝１０−１５　Ｆ）の
容量を有する。それは、ステージ２３−１〜２３−Ｎの
各々で、最小約２分の１ナノ秒から最大１．５ナノ秒の
可変遅延をうみだす。そして、キャパシタ２７ａ，２８
ａの大きさを（５０−１００）フェムトファラッドに設
定する。

【００４２】従って、本発明はこれらの実施例に限定さ
れるべきではなく、添付の請求の範囲により定義される
べきである。

【００４３】

【発明の効果】以上説明したように本発明によれば、本
発明のクロック・デスキュー回路は、可変遅延モジュー
ルと制御モジュールとを具備する。この可変遅延モジュ
ールはデジタルの入力クロック信号を受ける入力端子と
、アナログ制御信号を受ける制御端子と、前記入力クロ
ック信号を前記入力端子からバッファにまで伝播する遅
延回路とを有する。これにより、連続的な態様で変化す
るある時間間隔の間、あるタイプの信号エッジ（即ち、
立ち上がりエッジ若しくは立ち下がりエッジ）が前記制
御信号の大きさだけ遅延させられる。前記制御モジュー
ルは、その遅延モジュールのバッファからの遅延クロッ
ク信号を受けるフィードバック端子と入力クロック信号
を運ぶもう１つの端子と、制御信号発生回路とを有する
。この制御信号発生回路は、前記バッファからの遅延ク
ロックのエッジが対応する入力クロック信号のエッジよ
りも、１クロックよりも少なくあるいは大きく遅れたと
きに、遅延時間を増加させるような大きさを有した制御
信号を前記遅延モジュールの制御端子に送ることができ
るので、種々の要因に基づいたクロックのスキュウの発
生原因を除去した改良されたクロック・デスキュー回路
を提案するものである。

【図面の簡単な説明】

本発明の色々な特徴や利点が本明細書及び添付の図面に
説明されている。

【図１】本発明を適用した好適なクロック・デスキュー
回路の詳細な回路図。

【図２】第１図クロック・デスキュー回路内にある遅延
モジュールの動作を説明する回路図。

【図３】第２図回路内で発生する電圧波形を示す図。

【図４】第１図のクロック・デスキュー回路内にある制
御モジュールの動作を説明する４組の信号波形を示す図
。

【図５】第１図のクロック・デスキュー回路の変形例を
示す回路図。

【図６】第６図回路の動作を説明する２組の電圧波形を
示す図。

Claims

【特許請求の範囲】

【請求項１】　　デジタルの入力クロック信号を受ける
入力端子と、アナログの制御信号を受ける制御端子と、
前記入力クロック信号を前記入力端子からバッファにま
で伝播する遅延手段とを有し、連続的な態様で変化され
る時間間隔の間、あるタイプの信号エッジを前記制御信
号の大きさだけ遅延する可変遅延モジュールと；前記遅
延モジュールの前記バッファからの遅延クロック信号を
受けるフィードバック端子と前記入力クロック信号を運
ぶもう１つの端子とを有する制御モジュールとを具備し
、前記制御モジュールは、前記バッファからの遅延クロ
ックエッジが対応する入力クロック信号のエッジから１
クロックよりも少なくあるいは大きく遅れたときに、前
記遅延モジュールの前記制御端子に送られるべき前記制
御信号を、前記遅延時間を増加する大きさにして送る制
御信号発生手段を更に有することを特徴とする自己較正
型クロック・デスキュー回路。
【請求項２】　　前記あるタイプの信号エッジは立ち上
がりエッジであることを特徴とする請求項の第１項に記
載の自己較正型クロック・デスキュー回路。
【請求項３】　　前記あるタイプの信号エッジは立ち下
がりエッジであることを特徴とする請求項の第１項に記
載の自己較正型クロック・デスキュー回路。
【請求項４】　　前記可変遅延モジュールは、前記制御
信号発生手段からの立ち上がり制御信号と立ち下がり制
御信号とを夫々受ける立ち上がり制御端子と立ち下がり
制御端子とを有し、前記遅延手段は、クロック信号の立
ち上がりエッジの前記入力端子から前記バッファまでの
伝播を、連続的に変えられる時間間隔の間に前記立ち上
がり制御信号の大きさだけ遅延させ、そして、クロック
信号の立ち下がりエッジの伝播を連続的に変えられる時
間の間隔の間に前記立ち下がり制御信号の大きさだけ遅
延させることを特徴とする請求項の第１項に記載の自己
較正型クロック・デスキュー回路。
【請求項５】　　前記制御信号発生手段は、前記立ち上
がり制御信号の振幅を、前記バッファからのクロックの
立ち上がりエッジが前記入力端子上の対応するエッジよ
りも１クロックよりも少なくあるいは大きく遅れるとき
に、減らすように発生し、前記制御信号発生手段は、前
記立ち下がり制御信号の振幅を、前記バッファからのク
ロックの立ち下がりエッジが、前記入力端子上の対応す
るエッジよりも１クロックよりも少なくあるいは大きく
遅れるときに、増やすように発生することを特徴とする
請求項の第４項に記載の自己較正型クロック・デスキュ
ー回路。
【請求項６】　　前記制御信号発生手段は、前記立ち上
がり制御信号の振幅を、前記バッファからのクロックの
立ち上がりエッジが前記入力端子上の対応するエッジよ
りも１クロックよりも少なくあるいは大きく遅れるとき
に、減らすように発生し、前記制御信号発生手段は前記
立ち下がり制御信号の振幅を、前記バッファからのクロ
ックの立ち下がりエッジが、先行する立ち上がりエッジ
に１クロックよりも少なくあるいは大きく遅れて続くと
きに、増やすように発生することを特徴とする請求項の
第４項に記載の自己較正型クロック・デスキュー回路。
【請求項７】　　前記制御信号発生手段は、第１のキャ
パシタを充電し放電することにより、前記立ち上がり制
御信号を発生する直列に接続された複数の第１のトラン
ジスタと；第２のキャパシタを充電し放電することによ
り前記立ち下がり制御信号を発生する直列に接続された
複数の第２のトランジスタとを含むことを特徴とする請
求項の第４項に記載の自己較正型クロック・デスキュー
回路。
【請求項８】　　前記遅延手段は直列に接続された複数
のステージを含み、このステージの各々は前記立ち上が
り信号と立ち下がり信号に応答して夫々独立に前記クロ
ック信号立ち上がりエッジとクロック信号立ち下がりエ
ッジとを遅延させる手段を含むことを特徴とする請求項
の第４項に記載の自己較正型クロック・デスキュー回路
。
【請求項９】　　前記遅延手段は直列に接続された複数
のキャパシタとトランジスタを含み、このトランジスタ
は前記キャパシタを、前記立ち下がり制御信号の大きさ
に逆比例したレートで充電し、また前記立ち上がり制御
信号の大きさに比例したレートで放電することを特徴と
する請求項の第４項に記載の自己較正型クロック・デス
キュー回路。
【請求項１０】　　前記可変遅延モジュールと制御モジ
ュールとは１つの半導体チップに統合されていることを
特徴とする請求項の第４項に記載の自己較正型クロック
・デスキュー回路。
【請求項１１】　　デジタルの入力クロック信号を受け
る入力端子と、アナログの制御信号を受ける制御端子と
、前記入力クロック信号を前記入力端子からバッファに
まで伝播する遅延手段とを有した可変遅延モジュールで
あって、連続的な態様で変化する時間間隔の間、あるタ
イプの信号エッジを前記制御信号の大きさだけ遅延する
その可変遅延モジュールと；前記遅延モジュールの前記
バッファからの遅延クロック信号を受けるフィードバッ
ク端子と前記入力クロック信号を運ぶもう１つの端子と
を有する制御モジュールとを具備し、前記制御モジュー
ルは、前記入力クロック信号と遅延されたクロック信号
とに応答して前記制御信号を、前記遅延間隔が、遅延さ
れたクロック信号のエッジが対応する入力クロック信号
のエッジよりも、１クロックよりも少なくあるいは大き
く遅れるように、発生する手段を更に有することを特徴
とする請求項の第４項に記載の自己較正型クロック・デ
スキュー回路。
【請求項１２】　　入力クロック信号を受ける入力端子
と、立ち上がり制御信号を受ける立ち上がり制御端子と
、立ち下がり制御信号を受ける立ち下がり制御端子とを
有する可変遅延モジュールを具備した自己較正型クロッ
ク・デスキュー回路であって、前記可変遅延モジュール
は、前記入力クロック信号を前記入力端子から出力バッ
ファに伝播し、前記入力端子と出力バッファとの間でク
ロック信号の立ち上がりエッジが連続的に変わる時間間
隔の間、前記立ち上がり制御信号により遅延させられ、
クロック信号の立ち下がりエッジが連続的に変わる時間
間隔の間、前記立ち下がり制御信号により遅延させられ
ることを特徴とする自己較正型クロック・デスキュー回
路。