JPH04219021A - 複数個のピンを有する集積回路 - Google Patents

複数個のピンを有する集積回路

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JPH04219021A
JPH04219021A JP3042012A JP4201291A JPH04219021A JP H04219021 A JPH04219021 A JP H04219021A JP 3042012 A JP3042012 A JP 3042012A JP 4201291 A JP4201291 A JP 4201291A JP H04219021 A JPH04219021 A JP H04219021A
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ジェリー・ディー・メンシュ
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ケリー・エイ・イルゲンスタイン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【相互参照】この出願は、１９８８年９月１２日出願の
オム・アグラワル（ＯｍＡｇｒａｗａｌ）氏他の「プロ
グラマブルスイッチマトリックスにより相互接続された
フレキシブル、プログラマブルセルアレイ（Ｆｌｅｘｉ
ｂｌｅ，Ｐｒｏｇｒａｍｍａｂｌｅ　　Ｃｅｌｌ　　Ａ
ｒｒａｙ　　Ｉｎｔｅｒｃｏｎｎｅｃｔｅｄ　　Ｂｙ　
　ＡＰｒｏｇｒａｍｍａｂｌｅ　　Ｓｗｉｔｃｈ　　Ｍ
ａｔｒｉｘ，）」と題され同一の譲受人に譲渡された米
国特許出願連続番号第０７／２４３，５７４号の一部継
続出願であり、前記第０７／２４３，５７４号は１９９
０年ｘｘ月ｘｘ日に米国特許番号第ｘ，ｘｘｘ，ｘｘｘ
号として発行され、かつそれは１９８８年４月７日出願
のオム・アグラワル氏の「マルチプルアレイカストマイ
ズ可能論理アレイ（Ｍｕｌｔｉｐｌｅ　　Ａｒｒａｙ　
　Ｃｕｓｔｏｎｉｚａｂｌｅ　　ＬｏｇｉｃＡｒｒａｙ
）」と題された米国特許出願連続番号第０７／１７８，
７０７の一部継続出願であって、前記第０７／１７８，
７０７号は１９９０年ｘｘ月ｘｘ日に米国特許番号第ｘ
，ｘｘｘ，ｘｘｘ号として発行され、かつそれは１９８
５年３月２９日出願のオム・アグラワル氏の「マルチプ
ルアレイカストマイズ可能論理アレイ」と題され１９８
８年５月３日に米国特許番号第４，７４２，２５２号と
して発行された米国特許出願連続番号第０６／７１７，
６４０の継続出願であった。
【０００２】
【発明の背景】
【０００３】
【発明の分野】この発明は、論理コンポーネントの相互
に関係するグループまたはセルにおいて配列され、かつ
ユーザによりプログラム可能なスイッチマトリックスに
よって相互接続できるプログラム可能な集積回路論理装
置に関するものである。
【０００４】
【先行技術の説明】論理関数の代替の実現を許容するプ
ログラマブルチップを含むいくつかの集積回路パッケー
ジが利用可能である。これらの集積回路パッケージは、
複数個のピンと、ピンをプログラマブルチップ上の回路
の入力および出力リード線とインターフェイスするため
のアーキテクチュアと、ピンをプログラマブルチップを
ユーザに選択された回路の中に構成するために用いられ
るチップ上の補助回路とインターフェイスするための別
のアーキテクチュアとを含む。このように、これらのフ
ィールドプログラマブル論理装置はユーザが容易に入手
できる装置で集積回路チップ上の機能をプログラムする
かまたは修正することを許容して、チップによって行わ
れる論理関数をユーザにより所望されるものに構成する
。しかしながら、先行技術のプログラマブル論理アレイ
（ＰＬＡ）、プログラマブル論理装置（ＰＬＤ）および
プログラマブルゲートアレイは、フィールドプログラム
可能性と引換にユーザに束縛を課する。
【０００５】ランダム論理回路網、データ経路指定、コ
ードコンバータ、命令デコーダ、状態マシンおよび他の
機能のためにしばしば用いられるプログラマブル論理ア
レイにおいて、ユーザに特定された機能に対してプログ
ラムされ得る論理ＡＮＤゲートおよび論理ＯＲゲートの
アレイが与えられる。プログラマブル論理アレイの各出
力関数（出力信号）は選択された積（ＡＮＤゲート出力
信号）の和（ＯＲゲート出力信号）であり、かつ各積（
ＡＮＤゲート出力信号）は選択された入力信号の積であ
る。プログラミングは、それぞれ、回路入力ラインとＡ
ＮＤゲート入力ラインとの間およびＡＮＤゲートの出力
ラインとＯＲゲートの入力ラインとの間にプログラマブ
ルアレイまたはマトリックスを設けることにより達成さ
れる。ＰＬＡはアレイの導体を相互接続する可溶リンク
をとばすかまたはとばさないことによってプログラムさ
れる。
【０００６】別の実施例において、ＰＬＡのＡＮＤゲー
トのサブグループからの出力ラインはＯＲゲートの入力
ラインにプログラム不可能に接続される。これのような
プログラマブルアレイ論理（ＰＡＬ）装置は米国特許番
号第４，１２４，８９９号において開示され、かつここ
で参照することによって援用される。ＰＡＬ設計は、製
造歩留まりにおける増加および従来のＰＬＡに勝る製造
費用の低下を許容する集積回路チップの大きさにおける
縮小を与える。
【０００７】ＰＡＬ装置またはＰＬＡ装置の融通性をさ
らに高めるために、ＯＲゲートアレイからの各出力信号
は、ユーザに、登録された出力信号かまたは組合わせ出
力信号のいずれかを選択させるプログラマブル手段によ
って処理される。さらに、出力信号はアクティブハイま
たはアクティブロー信号のいずれかとして構成され得る
。ＰＬＡまたはＰＡＬ回路のいずれかの出力ライン１１
上で先行技術において用いられる出力マクロセル１０の
例が図１に示される。プログラマブル論理回路からの出
力ライン１１は、プログラマブルマルチプレクサ１９の
第１の入力ライン１３と同様にレジスタ１２のＤ入力端
子に接続される。レジスタ１２のＱ出力端子はマルチプ
レクサ１９の第２の入力ライン１４を駆動する。ライン
２１上のヒューズ２０の状態により決定されるマルチプ
レクサ１９からの出力信号は、排他的ＯＲゲート２５の
第１の入力端子を駆動する。電源電圧は抵抗器３１を介
してマルチプレクサ１９の入力選択ライン２１およびヒ
ューズ２０の第１の端部に与えられる。ヒューズ２０の
第２の端部は接地される。したがって、もしヒューズ２
０がそのままであれば、論理ゼロ信号が入力選択ライン
２１に与えられる。しかしながら、もしヒューズ２０が
とばされれば、入力選択ライン２１上の信号は論理１で
ある。それゆえに、マルチプレクサ１９はライン１３上
の信号またはライン１４上の信号のいずれかを出力ライ
ン２６に結合する。
【０００８】排他的ＯＲゲート２５からの出力信号はヒ
ューズ２３により決定される。もしヒューズ２３がその
ままであれば、論理ゼロが排他的ＯＲゲート２５の第２
の入力端子に与えられて、ライン２６上の信号はゲート
２５により反転されない。逆に、もしヒューズ２３がと
ばされれば、論理１が排他的ＯＲゲート２５の第２の入
力端子に与えられて排他的ＯＲゲート２５はライン２６
上の信号を反転する。ライン２７は排他的ＯＲゲート２
５をトライステートにするために用いられる。
【０００９】出力マクロセル１０はまた、論理回路への
フィードバック信号をプログラマブルマルチプレクサ１
８のライン１７上に与えるための手段を有する。プログ
ラマブルマルチプレクサ１８は、排他的ＯＲゲート２５
の出力ライン２８に接続された第１の入力ライン２２と
、レジスタ１２のＱバー（Ｑの反転記号を意味し、図面
では、Ｑの上に横棒（−）が付してある。）出力端子に
接続された第２の入力ライン１５とを有する。マルチプ
レクサ１９に対して先に説明されたように、マルチプレ
クサ１８の入力選択ライン１６上の信号はヒューズ２０
によって制御される。マルチプレクサ１８は、３つの信
号源、（１）レジスタ１２からの反転された登録された
出力信号、（２）ピン３０上の入力信号、または（３）
排他的ＯＲゲート２５からの信号、を有する。もしライ
ン２７上の信号が排他的ＯＲゲート２５をトライステー
トにすれば、ピン３０上の入力信号はライン２９、２２
を通り過ぎてマルチプレクサ１８の第１の入力端子まで
送られる。その代わりに、排他的ＯＲゲート２５の出力
信号はライン２８、２２を通り過ぎてマルチプレクサ１
８の第１の入力端子に送られる。マルチプレクサ１８の
出力ライン１７はこのように、反転されたもしくは反転
されない登録されたフィードバック信号、反転されたも
しくは反転されない組合せフィードバック信号または入
力信号のいずれかを出力マクロセル１０が接続される論
理回路に与える。出力マクロセル１０は米国特許４，７
１７，９１２においてさらに詳細に論議され、それはこ
こで参照することによって援用される。
【００１０】モノリシックＰＡＬ回路の不利益は、プロ
グラマブルＡＮＤ論理アレイへの入力ラインの数を増や
すために、入力ラインの数に対する割合でアレイの大き
さを増加する必要があるということである。したがって
、ＰＡＬ回路の大きさは、集積回路技術およびそのよう
な回路を製造するための費用の両方によって制限される
。また、バイポーラ論理アレイをプログラムするために
用いられるヒューズは一度だけプログラムされ得るので
、論理アレイはユーザによるプログラミングの前に完全
に検査され得ない。
【００１１】従来のＰＡＬ装置の機能性は、装置の入力
／出力能力、レジスタの数および積項の分布によって決
定される。アドレスデコード、多重化およびデマルチプ
レクシングのような広いゲート組合せ機能と、ワイドス
テートマシンおよびシフトレジスタ型機能のような連続
的な機能との両方に対して適切な従来のＰＡＬ装置は、
広い入力能力、すなわち多数の入力ライン、および適度
に大きいレジスタ能力の両方を必要とする。従来のモノ
リシックＰＡＬ装置の入力能力を増加することは、先に
説明されたようにより大きいアレイの大きさをもたらし
、それは順により大きいシリコンダイ、より高い費用、
より遅い性能および効果的でないアレイ利用をもたらす
。
【００１２】消去可能なプログラマブル論理装置（ＥＰ
ＬＤ）は、溶融論理アレイの一度のプログラム可能性限
界を克服し、かつ典型的には区分化された構造を用いて
性能を高める。１つの先行技術のＥＰＬＤがブロック図
として図２、図３および図４に示される。装置は、４８
個の入力／出力（Ｉ／Ｏ）ピン４０と、１２個の専用入
力ピン４１と、クロック入力ピンまたは付加的な専用入
力ピンのいずれかとして用いられてもよい４個のピン４
２とを有する。各Ｉ／Ｏピン４０上の信号は、入力信号
としてマクロセル４３に与えられるかまたは出力信号と
してマクロセル４３により発生されるかのどちらかであ
る。マクロセル４３は３つの一般的な型、一般的マクロ
セル４３、大域マクロセル６０および向上されたマクロ
セル６１に分けられる。
【００１３】図６に示されるような一般的なマクロセル
４３は、Ｉ／Ｏピン４０からの入力信号をフィードバッ
ク選択エレメント４７を介して局部バス４４およびプロ
グラマブルＡＮＤアレイ４６に与える。その代わりに、
Ｉ／Ｏアーキテクチュア制御セル４８によってプログラ
マブルＡＮＤアレイ４６からのライン４９ａ−４９ｈ上
の８つの積信号から発生された信号は、バッファ４９を
介してＩ／Ｏピン４０に通され、かつフィードバック選
択エレメント４７を介して局部バス４４およびプログラ
マブルＡＮＤアレイ４６に通される。このように、ＡＮ
Ｄアレイ４６は局部フィードバックまたはピン４０上の
入力信号のどちらかを与えられるが、両方は与えられな
い。さらに、プログラマブルＡＮＤアレイ４６は、（１
）局部象限バス４４上のマクロセルからの入力信号、（
２）マクロセル６０Ａ０　−６０Ａ３　、６０Ｂ０　−
６０Ｂ３　、６０Ｃ０　−６０Ｃ３　ならびに６０Ｄ０
　−６０Ｄ３　からの大域バス４５からのフィードバッ
ク信号、および（３）先に説明されたような１６個の専
用入力ピン４１、４２上の信号を受取る。局部マクロセ
ルプログラマブルＡＮＤアレイ４６は８つの積項に制限
され、かつＩ／Ｏアーキテクチュア制御セル４８は先に
説明されたように、組合せまたは登録出力信号を発生す
るための手段を設ける。
【００１４】大域マクロセル６０は図５に示される。大
域マクロセル６０のプログラマブルＡＮＤアレイ４６は
一般的なマクロセル４３のプログラマブルＡＮＤアレイ
４６と同じである。しかしながら、大域マクロセル６０
のプログラマブルＡＮＤアレイ４６への入力信号は、大
域バス４５に直接与えられるＩ／Ｏピン４０からの信号
と、局部バス４４に与えられるＩ／Ｏアーキテクチュア
制御セル４８からの信号との両方を含む。向上されたマ
クロセル６１（図示せず）は、これらのセルが論理アレ
イを介して増加された速度性能を有するので、臨界組合
せ論理遅延経路に対して利用される。
【００１５】別のＥＰＬＤ（図７および図８）において
、プログラマブル論理アレイ５０は、各半分が１４個の
マクロセル５１、３個のＩ／Ｏアーキテクチュア制御セ
ル５３および１個の埋込みマクロセル５２を有する状態
で、２つの対称的な部分５０Ａ、５０Ｂとして構成され
る。埋込みマクロセル５２は、埋込みマクロセル５２が
Ｉ／Ｏピン４０には接続されておらず、それゆえ２個の
マクロセルを大域バスおよび局部バスにインターフェイ
スするためだけに用いられることを除けば、グループＩ
／Ｏアーキテクチュア制御セル５１と類似している。
【００１６】この実施例において、マクロセルの選択さ
れたグループ、５１ｈ−５１ｋ、５１ｘ−５１ａａは、
論理アレイからの１６個の付加的な積項の合計を共用し
得る。しかしながら、共用は、付加的な積項が所与の時
間において装置の一方の側にだけ利用可能なように、マ
クロセルの隣接する組の間で起こらなければならない。
【００１７】電気的プログラマブル論理装置はＣＭＯＳ
技術を用いて実現される。また、ＥＰＬＤ技術は、工場
において一定の構成に対してだけ検査され得るヒューズ
がとんだプログラマブル装置と違って、ＥＰＬＤ内のす
べてのエレメントの工場試験を許容する。ＥＰＬＤにお
けるプログラマブル接続は典型的に、短い波長の紫外（
ＵＶ）光を用いて消去されるＣＭＯＳフローティングゲ
ートアーキテクチュアを利用する。
【００１８】ＥＰＬＤはヒューズプログラマブル装置を
超える利点を提供するが、ＵＶ　　ＥＰＬＤは、装置が
日光または蛍光性の照明のいずれかの下に置いておかれ
れば不注意に消去され得る。さらに、プログラマブルゲ
ートの数、装置におけるコンポーネントの利用および装
置の融通性は装置のアーキテクチュアにより制限される
。 特に、図２、図３、図４、図５および図６ならびに図７
および図８に示された装置は区分化されたＰＡＬアプロ
ーチを利用するが、ＰＡＬ構造の各々は比較的大きい。 構造の大きさはより小さい構造と比較してより低い性能
をもたらし、かつまたアレイの効率的でない利用をもた
らす。より大きいアレイにおいて、特定の積項の１つま
たは２つの入力ラインだけが用いられるか、または特定
の出力マクロセルの１個または２個の積項だけが用いら
れるのであれば、残余の入力ラインまたは残余の積項は
本質的に浪費されるかまたは使われない。
【００１９】図２、図３、図４、図５および図６におけ
るＥＰＬＤは６８ピンパッケージにおいて４８個のレジ
スタを有し、かつ図７および図８においてＥＰＬＤは４
０ピンパッケージにおいて２８個のレジスタを有する。 それゆえに、パッケージピンの数と比較したレジスタの
数は制限され、かつその結果登録された応用に対するこ
れらの装置の機能性は制限される。ゆえに、これらのＥ
ＰＬＤの速度および機能性は装置のアーキテクチュアに
より相互に折れ合って解決される。
【００２０】モノリシックまたは区分化されたプログラ
マブル論理アレイへの代替例はプログラマブルゲートア
レイであり、ここにおいて図９に示されるような構成可
能な論理ブロック７０は図１０に示されるようなスイッ
チマトリックスを介してインターフェイスされる。各構
成可能な論理ブロック７０は、４つの入力ライン７０Ａ
、７０Ｂ、７０Ｃ、７０Ｄならびに２つの出力ライン７
０Ｇ、７０Ｈ、クロック入力ライン７０Ｋ、記憶素子７
１および論理ブロック内での信号経路指定のためのいく
つかのプログラマブルマルチプレクサを有する組合せ論
理セル７３を有する。組合せ論理セル７３は、４つの変
数までのブーリアン論理関数を実現するために表検索メ
モリを用いる。プログラマブルマルチプレクサは、通過
トランジスタと関連する揮発性メモリセルを利用してマ
ルチプレクサのための構成信号を与える。各スイッチマ
トリックス７２は、４つの水平な金属セグメントと５つ
の垂直な金属セグメントとをインターフェイスする。 スイッチマトリックスにおけるスイッチは、揮発性メモ
リセルにおける構成ビットにより制御される通過トラン
ジスタである。
【００２１】プログラマブルゲートアレイ回路は、６８
ピンＰＬＣＣパッケージにおいて１１２のフリップフロ
ップを設け、かつ８４ピンＰＧＡパッケージにおいて１
７４のフリップフロップを設ける。このように、これら
の装置は上述されたＥＰＬＤを超えてレジスタの数を大
いに増加するが、各構成可能な論理ブロック７３は比較
的小さいので、装置は広いゲーティング応用に対して効
率的ではない。それゆえに、広いゲーティングを必要と
する応用は、直列の多重構成可能論理ブロックをカスケ
ードにすることを必要とし、それは順に減少された性能
をもたらす。
【００２２】半導体産業は、一様に駆り立てられてより
高い集積化、増加された性能のためのより高速のシリコ
ン装置、より低い費用のシステム応用を提供する。高密
度のＰＡＬ類似装置において、より高い速度を達成する
ことは極めて臨界的である。しかしながら、高速プログ
ラマブルアレイおよび大きいレジスタ能力を与える高密
度ＰＡＬ装置は現在入手不可能である。さらに、上述の
ように、入手可能な先行技術のプログラマブル論理装置
は、機能性、シリコンダイ大きさおよび性能の最適バラ
ンスを達成することがでない。
【００２３】
【発明の概要】この発明のプログラマブル論理装置（Ｐ
ＬＤ）は、機能性、シリコンダイ大きさおよび性能の間
の最適バランスを与える高密度の区分化されたＰＡＬ類
似装置である。高密度プログラマブル論理装置は、スイ
ッチマトリックスにより相互接続された２つまたはそれ
より多い同一のプログラマブル論理回路（ブロック）を
有する。一実施例において、単一集積回路に含まれる４
つの同一のプログラマブル論理ブロックがスイッチマト
リックスにより相互接続されるが、別の実施例において
は２つの同一のプログラマブル論理ブロックがスイッチ
マトリックスにより相互接続される。この区分化された
論理構造は、先行技術のプログラマブル論理装置におい
て入手できた機能性よりより大きい機能性を維持する一
方で、高速性能を提供する。
【００２４】スイッチマトリックスは、ＰＬＤにおける
各プログラマブル論理ブロックに対してプログラマブル
マルチプレクサのバンクを有する。各バンクにおけるマ
ルチプレクサへの入力信号は、この発明の集積回路を含
む集積回路パッケージのピン上の入力信号およびプログ
ラマブル論理ブロックからの出力信号から選択される。 ゆえに、スイッチマトリックスは、様々な論理回路への
入力手段およびフィードバック手段の両方として機能を
果たす。
【００２５】スイッチマトリックスにおけるマルチプレ
クサの各々は、入力選択信号をマルチプレクサに与える
構成アーキテクチュアセルを有する。入力選択信号は、
マルチプレクサへの入力ライン上の信号の１つがマルチ
プレクサの出力ラインまでマルチプレクサを通過し、か
つ残余の入力ライン上の他の信号が出力ラインから切り
離されるようにマルチプレクサを構成する。
【００２６】この発明のプログラマブル論理ブロックは
、スイッチマトリックスを介してのみ互いに通信する。 さらに、プログラマブル論理ブロックはすべての入力信
号をスイッチマトリックスから受取る。このように、プ
ログラマブル論理ブロックは、同じ集積回路チップ上の
独立したプログラマブル論理装置として眺められてもよ
い。
【００２７】一実施例において、この発明の各プログラ
マブル論理ブロックは、プログラマブル論理アレイ、プ
ログラマブル論理アロケータ、プログラマブル論理マク
ロセルおよびプログラマブルＩ／Ｏマクロセルを含む。 スイッチマトリックスからプログラマブル論理ブロック
への入力ラインはプログラマブル論理アレイを駆動する
。プログラマブル論理アレイからの信号がプログラマブ
ル論理装置のユーザにより要求されるように論理マクロ
セルに分布されるように、論理アロケータはプログラム
可能である。論理マクロセルは論理アロケータからの信
号を登録信号または組合せ信号のどちらかとして構成す
る。論理マクロセルからの出力信号は、Ｉ／Ｏマクロセ
ルに与えられ、かつスイッチマトリックスにフィードバ
ックされる。Ｉ／Ｏマクロセルは論理マクロセル信号を
Ｉ／Ｏピンに選択的に伝える。その代わりに、Ｉ／Ｏピ
ンが入力信号をスイッチマトリックスアレイに与え、か
つ論理マクロセルがＩ／Ｏピンから結合を外されるよう
に、Ｉ／Ｏマクロセルは出力イネーブル信号を用いて構
成され得る。
【００２８】論理アロケータは多数のプログラマブルル
ータエレメントを含む。各ルータエレメントはプログラ
マブル論理アレイからの選択された数の出力ラインに接
続される。これらの出力ラインは論理ゲートへの入力ラ
インである。論理ゲートからの出力ラインはプログラマ
ブルデマルチプレクサの入力端子を駆動する。プログラ
マブルデマルチプレクサは複数個の出力ラインを有し、
その各々はプログラマブル論理マクロセルのうちの１個
の入力ラインに接続される。入力選択信号に応答して、
プログラマブルデマルチプレクサは入力ライン上の信号
をそこを介して選択された出力ラインに通す。したがっ
て、プログラマブル論理アレイからの出力ラインはどれ
も永続的には論理マクロセルに接続されない。したがっ
て、Ｉ／Ｏピンが入力ピンに対して用いられるとき、そ
のピンに関連するプログラマブル論理マクロセルは埋込
レジスタとして用いられてもよく、またはその代わりに
、もしマクロセルが用いられなければ、プログラマブル
論理アレイからの信号は他の論理マクロセルに送られて
積項はどれも無駄にされない。
【００２９】Ｉ／Ｏピンから論理マクロセルの結合を外
すことは論理マクロセルの埋込みレジスタとしての使用
を復元するが、そのような結合を外すことはユーザ設計
のより高密度の装置への尺度決め可能性を解決しない。 尺度決め可能性に対するより重要な問題は、マクロセル
の数が増加するにつれて積項アレイの大きさが比例して
増加しないようにマクロセルから積項アレイの結合を外
すことである。
【００３０】論理アロケータは積項資源をプログラマブ
ル論理ブロックにおけるすべてのマクロセルの間で可変
分布に割当てる。このように、論理アロケータは、実質
的に積項アレイから使用されないマクロセルの結合を外
し、かつ一実施例においては、最小速度不利益で論理マ
クロセル当たり１２から１６までの積項を割当てる。
【００３１】この発明の高速スイッチマトリックスは、
スイッチマトリックスを介して通されるすべての信号に
対して、固定された、均一の、予測可能でかつ経路に関
係しない時間遅延を与える。さらに、プログラマブル論
理アレイはスイッチマトリックスからの信号のみを受け
るので、スイッチマトリックスは効果的に、論理マクロ
セル、Ｉ／Ｏマクロセルおよびアレイ大きさから積項ア
レイの結合を外す。
【００３２】このように、スイッチマトリックス内およ
び各プログラマブル論理ブロック内のプログラマブル相
互接続は、スイッチマトリックス、マクロセルおよびＩ
／Ｏピンから積項アレイの結合を外すために用いられる
。この結合を外すことは先行技術のプログラマブル論理
装置において入手できた融通性よりより大きな融通性を
与え、かつこの発明のＰＬＤがユーザの応用に対して効
率的にかつ早く構成されることを許容する。
【００３３】さらに、プログラマブル論理ブロック内の
内部資源の結合を完全に外すことは、先行技術のプログ
ラマブル論理装置群と明確な対照をなす。
【００３４】図面において、同様の項目は同じ番号を有
する。さらに、番号はいくつかの同様の素子を表わして
もよい。たとえば、基礎番号１４０はこの発明のマクロ
セルのグループを表わす。番号１４０Ａはマクロセル１
４０のグループ内のマクロセルの特定の組を表わし、か
つ番号１４０Ａ０　または１４０Ａ０はマクロセル１４
０Ａの組における特定のマクロセルを表わす。この発明
の異なる部分における同じコンポーネントは同じ基礎番
号、ダッシュ、それから部分を識別する番号を有する。 したがって、基礎番号はいくつかの同様の素子、ライン
、コンポーネントまたは他の関連する物体を表わす速記
表記である。
【００３５】
【好ましい実施例の説明】図１１は、この発明に従うマ
ルチプルアレイプログラマブル論理装置３１０のアーキ
テクチュアの図を示す。装置３１０は、複数個の第１の
入力項（信号）を受取りかつ複数個の第１の出力項（信
号）を発生するための第１のプログラマブルアレイ手段
３１１と、複数個の第２の入力項を受取りかつ複数個の
第２の出力項を発生するための第２のプログラマブルア
レイ手段３１２とを含む。
【００３６】第１のプログラマブルアレイ手段３１１は
、連続的な状態マシン機能のためにライン３１３をわた
る複数個の第１の入力項および好ましくはライン３１４
をわたる１つのクロック入力項を受取り、かつユーザに
よりプログラムされるように第１の入力項およびクロッ
ク項に応答してライン３１５をわたる複数個の第１の積
項を発生するＡＮＤアレイ３１６を含む。ＡＮＤアレイ
３１６は、プログラマブルアレイ論理ハンドブック（Ｐ
ｒｏｇｒａｍｍａｂｌｅ　　Ａｒｒａｙ　　Ｌｏｇｉｃ
　　Ｈａｎｄｂｏｏｋ）と題され、アドバンスト・マイ
クロ・ディバイシズ（Ａｄｖａｎｃｅｄ　　Ｍｉｃｒｏ
　　Ｄｅｖｉｃｅｓ），Ｉｎｃ．により出版され（１９
８８）、かつカリフォルニア、サニィベイル（Ｓｕｎｎ
ｙｖａｌｅ）、アドバンスト・マイクロ・ディバイシズ
，Ｉｎｃ．を介して入手できる出版物において説明され
るような、好ましくはフィールドプログラマブルＡＮＤ
アレイである。もちろん、固定ＡＮＤアレイを含むＡＮ
Ｄアレイの他の実施例が所望に応じて利用されてもよい
。
【００３７】第１のプログラマブルアレイ手段３１１に
おいて、ライン３１５上の第１の積項はＯＲアレイ３１
７に与えられる。ＯＲアレイ３１７は、ライン３１５上
の第１の積項に応答してライン３１８上に複数個の第１
の積和項を発生する。ＯＲアレイは、上述のプログラマ
ブルアレイ論理ハンドブックにおいて説明されるように
固定ＯＲアレイまたはプログラマブルＯＲアレイであっ
てもよい。
【００３８】ライン３１８上の第１の積和項は、第１の
プログラマブルアレイ手段３１１のためにライン３２０
上に出力論理項を発生する複数個の出力セル３１９に与
えられる。さらに、出力セル３１９はライン３２１上に
フィードバック項を発生してもよく、それはＡＮＤアレ
イ３１６にフィードバックされ、かつユーザによりプロ
グラムされるように第１の積項３１５の発生において利
用される。第２のプログラマブルアレイ手段３１２は、
第１のプログラマブルアレイ手段３１１と同様のコンポ
ーネントからなる。このように、第２のプログラマブル
アレイ手段３１２は、固定またはプログラマブルのどち
らであってもよいＡＮＤアレイ３２２と、固定かまたは
プログラマブルのどちらかであるＯＲアレイ３２３と、
複数個の出力セル３２４を含む。第２のプログラマブル
アレイ手段３１２は、連続的な状態マシン機能のために
、入力としてライン３２５上の複数個の第２の入力項と
、好ましくはライン３２６上の１つのクロック入力項と
を受取る。第２のプログラマブルアレイ手段３１２のＡ
ＮＤアレイ３２２の出力信号は複数個の第２の積項３２
７を含む。ＯＲアレイ３２３の出力信号はライン３２８
上で複数個の第２の積和項を含む。複数個の第２の積和
項は出力セル３２４を介して通され、かつライン３２９
上に複数個の第２の出力項として与えられる。出力セル
３２４は、ユーザによりプログラムされたようなライン
３２７上の第２の積項の発生の際に利用するために、Ａ
ＮＤアレイ３２２に逆戻りする供給のためのライン３３
０をわたるフィードバック項を発生してもよい。
【００３９】第１のプログラマブルアレイ手段３１１お
よび第２のプログラマブルアレイ手段３１２は、従来の
積和項論理設計を容易にするために、固定ＯＲアレイと
とものプログラマブルＡＮＤアレイ、プログラマブルＯ
Ｒアレイとともの固定ＡＮＤアレイ、プログラマブルＯ
ＲアレイととものプログラマブルＡＮＤアレイ、または
積和項を発生するための他のプログラマブルアレイ構成
を含むように好ましくはそれぞれ構成されてもよいとい
うことが認められるべきである。
【００４０】第１のプログラマブルアレイ手段３１１お
よび第２のプログラマブルアレイ手段３１２に対する出
力セル３１９および出力セル３２４はそれぞれ、好まし
くは、１９８４年９月２８日出願の「ダイナミックに制
御可能な出力論理回路（ＤＹＮＡＭＩＣＡＬＬＹ　　Ｃ
ＯＮＴＲＯＬＬＡＢＬＥ　　ＯＵＴＰＵＴ　　ＬＯＧＩ
ＣＣＩＲＣＵＩＴ）」と題された先行の米国特許連続番
号第６５６，１０９号において開示されたような出力セ
ルか、または上で参照されたプログラマブルアレイ論理
ハンドブックにおいて開示された出力構成のうちのいず
れかからなる。
【００４１】装置３１０は、少なくともライン３１３、
３１４からの複数個の第１の入力項、ライン３２０から
の複数個の第１の出力項、ライン３２５、３２６からの
複数個の第２の入力項およびライン３２９からの複数個
の第２の出力項のサブセットを選択的に相互接続するた
めの手段３５０を含む。選択的に相互接続するための手
段３５０は、第１のプログラマブルアレイ手段３１１が
第２のプログラマブルアレイ手段３１２と直列に接続さ
れるか、または第１のプログラマブルアレイ手段３１１
が第２のプログラマブルアレイ手段３１２と並列に接続
されるか、もしくは相互接続のいずれかの組合せで接続
されるように装置３１０が構成されることを許容する。 特定の実施例は、複数個の第１の入力項、複数個の第１
の出力項、複数個の第２の入力項および複数個の第２の
出力項のうちのすべてまたはいずれかの部分が製造業者
により所望される融通性を与えるために所望に応じて送
られてもよいように、入力項および出力項のサブセット
を相互接続してもよい。
【００４２】図１１に示される実施例において、選択的
に相互接続するための手段３５０は、ライン３５２、３
５３上の入力選択信号に応答し、複数個の信号から複数
個の第１の入力項としてまたは複数個の第２の入力項と
して１組の信号を選択しかつ与えるための入力多重化手
段３５１（ＭＵＸ　　Ｉ１　、ＭＵＸ　　Ｉ２　）を含
む。入力多重化手段３５１（図１１）は、入力ピン３５
４から与えられる第１組のクロック信号と、第１組の入
力／出力ピン３５５から外部的にチップに与えられる第
１組の入力信号と、第２組の入力／出力ピン３５６（こ
れらのＩ／Ｏピンは典型的には装置３１０に類似した別
の装置（図示せず）からの出力信号により駆動される）
から与えられる第２組の入力信号と、入力ピン３５７か
ら与えられる第２組のクロック信号と、少なくともライ
ン３２０からの複数個の第１の出力項およびライン３２
９からの複数個の第２の出力項のサブセットに応答して
発生されてそれぞれライン３５８および３５９を介して
与えられる１組出力信号とを含む複数個の信号から選択
する。
【００４３】好ましい実施例におけるライン３５２およ
び３５３上の入力選択信号は、少なくともそれぞれライ
ン３１５および３２７からの第１および第２の積項のサ
ブセット、もしくは少なくともそれぞれライン３１８お
よび３２８からの第１および第２の積和項のサブセット
、または第１のプログラマブルアレイ手段３１１および
第２のプログラマブルアレイ手段３１２により発生され
る積項および積和項のいずれかの組合せとして与えられ
る。
【００４４】また、図１１に示されるように、入力選択
信号はフィールドプログラマブルであってもよい。この
ように、図１１は、ヒューズプログラマブル信号発生器
３９１から入力マルチプレクサＭＵＸ　　Ｉ２　へライ
ン３９０上に与えられる入力選択信号を示す。ヒューズ
プログラマブル信号発生器３９１は、ライン３９０から
接地して接続されたヒューズ３９２と、ライン３９０か
ら電源電圧Ｖｃｃに接続された抵抗器３９３とを含む。 ヒューズ３９２は、上で参照されたプログラマブルアレ
イ論理ハンドブックの中で説明されるようなフィールド
プログラマブルヒューズである。
【００４５】好ましい実施例における入力多重化手段３
５１は、ライン３５２上の入力選択信号に応答し、ライ
ン３１３、３１４上の入力信号としての供給のために１
組の信号を選択するための第１の入力マルチプレクサＭ
ＵＸ　　Ｉ１　と、ライン３５３または３９０上の入力
選択信号に応答し、ライン３２５、３２６上の入力項信
号としての供給のために１組の信号を選択するための第
２の入力マルチプレクサＭＵＸ　　Ｉ２　とからなる。 示される実施例において、第１の入力マルチプレクサＭ
ＵＸ　　Ｉ１　および第２の入力マルチプレクサＭＵＸ
　　Ｉ２　の両方は、入力項として選択しかつ与えるた
めにピン３５４、３５５、３５６および３５７から同じ
組の信号を与えられる。第１の入力マルチプレクサＭＵ
Ｘ　　Ｉ１　はライン３１３、３１４上に複数個の第１
の入力項を与える。第２の入力マルチプレクサＭＵＸＩ
２　はライン３２５、３２６上に複数個の第２の入力項
を与える。
【００４６】選択的に相互接続するための手段３５０は
また、ライン３６１、３６２上の出力選択信号に応答し
、少なくともライン３２０からの複数個の第１の出力項
およびライン３２９からの複数個の第２の出力項のサブ
セットから選択された複数個の信号から選択された１組
の信号をそれぞれライン３６３および３６４上に出力信
号として選択しかつ与えるための出力多重化手段３６０
を含む。ライン３６３、３６４上の出力信号は、集積回
路装置３１０から出力ドライバ３６５、３６６を外部か
ら介してＩ／Ｏピンの組３６７、３６８に与えられる。
【００４７】ライン３６１および３６２上の出力選択信
号は、ライン３１５上の第１組の積項、ライン３２７上
の第２組の積項、ライン３１８上の第１組の積和項、ラ
イン３２８上の第２組の積和項またはユーザに適合する
ような積項および積和項のいずれかの組合せから発生さ
れ得る。
【００４８】また、図１１に示されるように、出力選択
信号はヒューズプログラマブルであってもよい。このよ
うに、図１１はライン３９６上に出力選択信号を与える
ヒューズプログラマブル信号発生器３９５を示す。ヒュ
ーズプログラマブル信号発生器３９５は、ライン３９６
から接地して接続されたヒューズ３９７と、ライン３９
６から電源電圧Ｖｃｃに接続された抵抗器３９８とを含
む。ヒューズ３９６は上述のプログラマブルアレイ論理
ハンドブックにおいて説明されるようにプログラム可能
である。
【００４９】図１１に示される実施例における出力多重
化手段３６０は、第１の出力マルチプレクサＭＵＸ　　
Ｏ１　および第２の出力マルチプレクサＭＵＸ　　Ｏ２
　からなる。第１の出力マルチプレクサＭＵＸ　　Ｏ１
　はライン３６１上の出力選択信号に応答し、ライン３
６３上の出力信号としての供給のために１組の信号を選
択するが、第２の出力マルチプレクサＭＵＸ　　Ｏ２　
はライン３６２または３９６上の出力選択信号に応答し
、ライン３６４上の出力信号としての供給のために１組
の信号を選択する。
【００５０】図１１の図は３５５、３５６、３６７およ
び３６８と示された４組のＩ／Ｏピンを示す。これらの
組のＩ／Ｏピンの各々は、所望に応じてライン３６３お
よび３６４上に発生された出力信号の数ならびにＩ／Ｏ
ピン３５５、３５６から与えられた入力信号の数に対応
するいかなる数のＩ／Ｏピンを含んでもよい。４組のＩ
／Ｏピン３５５、３５６、３６７および３６８は必ずし
も排他的ではないことに注目されるべきである。たとえ
ば、出力マルチプレクサＭＵＸ　　Ｏ１　からライン３
６３を介して出力信号を受取るＩ／Ｏピン３６７の組は
また、ライン３５８を介して入力マルチプレクサＭＵＸ
　　Ｉ１　およびＭＵＸ　　Ｉ２　に入力信号を与える
ように接続される。このように、この発明に従う装置３
１０に対するアーキテクチュアは、そこにおいてＩ／Ｏ
ピンのすべてまたはいずれかのサブセットが出力信号お
よび／または供給入力信号を受取るために構成されるよ
うに配置されてもよい。
【００５１】さらに、好ましい実施例において、クロッ
ク入力ピン３５４の組およびクロック入力ピン３５７の
組はいかなる数のクロック入力を含んでもよい。
【００５２】一実施例において、第１組のクロック入力
ピン３５４には２個のクロック入力ピンがあり、第２組
のクロック入力ピン３５７においては２個のクロック入
力ピンがあり、かつ３５５、３５６、３６７および３６
８と示されたようなＩ／Ｏピンの組を与えるために４０
個のＩ／Ｏピンが構成される。
【００５３】このように、装置３１０は入力項としてま
たは出力項として利用可能な信号および論理項の相互接
続性を提供する。これは、たとえば、第２の入力マルチ
プレクサＭＵＸ　　Ｉ２　により少なくともライン３２
５、３２６上の複数個の第２の入力項のサブセットとし
て選択可能なライン３５８を介する信号の組の１つとし
てライン３６３からの出力信号を与えることによって、
第１のプログラマブルアレイ手段３１１が第２のプログ
ラマブルアレイ手段３１２と直列に動作するように装置
３１０を構成する能力をユーザに与える。もちろん、第
２のプログラマブルアレイ手段３１２は第１のプログラ
マブルアレイ手段３１１に関して同じ態様で接続されて
もよい。その代わりに、第１のプログラマブルアレイ手
段３１１および第２のプログラマブルアレイ手段３１２
は、各々が入力ピン３５６の組により与えられる入力信
号のような同じ入力信号をそれぞれライン３１３、３１
４および３２５、３２６上の入力項として受取り、かつ
それぞれライン３２０および３２９を介して複数個の出
力項を発生し、それが選択的に１組のＩ／Ｏピン３６７
、３６８に与えられるように並列に接続されてもよい。
【００５４】広く様々な他の相互接続アーキテクチュア
がこの発明に従う選択的に相互接続するための手段３５
０を利用して作られ得る。たとえば、ライン３６３から
の出力信号のサブセットがライン３５８を介して第２の
入力マルチプレクサＭＵＸＩ２　により選択可能な入力
信号の組の一部として与えられてもよい。このように、
第２のプログラマブル論理アレイ手段３１２により発生
される論理項の一部は第１のプログラマブル論理アレイ
手段３１１および第２のプログラマブル論理アレイ手段
３１２の直列接続に応答して発生されるであろうが、第
２のプログラマブルアレイ手段３１２により発生される
論理項のうち他のものは第１のプログラマブルアレイ手
段３１１により発生される論理項と並列にまたは無関係
に発生されるであろう。この実施例において、たとえば
第１のプログラマブルアレイ手段３１１から出力項を受
取るＩ／Ｏピン３６７は、第２のプログラマブルアレイ
手段３１２からの出力信号を与えるＩ／Ｏピン３６８よ
り少ない数のピンを含んでもよい。見られるように、こ
の発明の融通性は極めて貴重である。
【００５５】この発明に従うカストマイズ可能な論理装
置１００の代替の好ましい実施例は、親の米国特許番号
第４，７４２，２５２（米国特許番号第４，７４２，２
５２の図２）において論じられ、かつここで参照するこ
とによって援用する。
【００５６】図１２において、４つのプログラマブル論
理象限（セル）１００Ａ、１００Ｂ、１００Ｃ、１００
Ｄおよび１つのプログラマブルスイッチマトリックス１
０１を有する集積回路チップを含む集積回路パッケージ
が概念で図示される。各論理象限１００Ａ、１００Ｂ、
１００Ｃ、１００Ｄは、プログラマブル論理回路１０６
Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄと、各論理回路を集
積回路パッケージピンに結合するための手段１０５Ａ、
１０５Ｂ、１０５Ｃ１　、１０５Ｃ２　、１０５Ｄ１　
、１０５Ｄ２　とを含む。ゆえに、この実施例において
、図１１においてのように、入力信号およびフィードバ
ック信号、プログラマブルスイッチマトリックス１０１
（図１２）をマルチプルプログラマブル論理回路と結合
するための手段が与えられる。
【００５７】特に、集積回路パッケージピン１０２ａの
第１の選択されたグループは、第１の結合手段１１１に
よりスイッチマトリックス１０１に結合された専用入力
ピン１０２である。結合手段１１１は、入力ピン１０２
ａからスイッチマトリックス１０１へのプログラム可能
な組合せおよび登録された／ラッチされた（登録）回路
経路を有する。パッケージピン１０３ａ、１０３ｂ、１
０３ｃの第２の選択されたグループは、第２の結合手段
１０５Ａ、１０５Ｂ、１０５Ｃ１　、１０５Ｃ２　、１
０５Ｄ１　、１０５Ｄ２　（１０５）により４つのプロ
グラマブル論理回路１０６Ａ、１０６Ｂ、１０６Ｃ、１
０６Ｄに結合された両方向のＩ／Ｏピン１０３である。 第２の結合手段の各々は、Ｉ／Ｏピン１０３が入力信号
を論理象限に与えるかまたは論理象限から出力信号を受
取るようにプログラム可能である。
【００５８】各第２の結合手段１０５は、組合せ入力経
路または登録された／ラッチされた入力経路がパッケー
ジピンと論理象限との間に確立され得るようにプログラ
マブル回路を有する。組合せ入力経路は入力信号を論理
象限の入力ラインに通すが、登録された／ラッチされた
入力経路は入力信号をプログラマブル記憶素子の入力端
子に通し、かつプログラマブル記憶素子はその後信号を
論理象限の入力ラインに通す。同様に、各結合手段１０
５は、論理回路からの選択された出力ラインが組合せ出
力経路または登録された／ラッチされた出力経路のどち
らかによりＩ／Ｏピンに結合されるようにプログラマブ
ル回路を含む。第３グループの集積回路パッケージピン
１０４ａ、１０４ｂは大域クロック入力ピンである。大
域クロック入力ピンは同期クロック信号を結合手段１０
５、１１１に与える。
【００５９】４つの論理回路１０６Ａ、１０６Ｂ、１０
６Ｃ、１０６Ｄの各々は、たとえばＰＬＡ回路、ＰＡＬ
回路、ＮＡＮＤ．ＮＡＮＤ回路またはＮＯＲ．ＮＯＲ回
路であってもよい。１つの実施例において、回路１０６
Ａ、１０６Ｂ、１０６Ｃ、１０６ＤはプログラマブルＡ
ＮＤ／ＯＲ論理アレイベースのＰＡＬ回路である。各プ
ログラマブルＡＮＤ／ＯＲアレイベースの回路は論理融
通性に対して３，２００（８０×４０）のプログラマブ
ルＥ２　セルを与える。各象限は８０積項を駆動する２
０の入力ラインを有する。以下でさらに完全に説明され
るように、積項のうち７６は論理機能のために用いられ
、かつ他の４つは制御機能のために用いられる。この区
分化された構造は、入力ラインの数に比例してアレイを
増やすことなく、広い入力デコード、多重化およびデマ
ルチプレクシング能力のような伝統的なＰＡＬの利点を
保持する。さらに、アレイの大きさおよび結合手段は、
この発明のプログラマブル論理装置が機能性、シリコン
ダイ大きさおよび性能の最適バランスを達成するように
選択された。
【００６０】この発明のプログラマブル論理装置の区分
化された構造および性能はスイッチマトリックス１０１
によりさらに向上される。スイッチマトリックス１０１
は論理回路１０６Ａ、１０６Ｂ、１０６Ｃおよび１０６
Ｄの各々に接続され、かつ手段１１１により専用入力ピ
ン１０２ａに結合される。以下でさらに完全に説明され
るスイッチマトリックス１０１は、入力信号を論理回路
１０６Ａ−１０６Ｄに選択的に与えるために、かつ信号
を論理回路に選択的にフィードバックするために、論理
回路１０６Ａ−１０６Ｄ間の信号を選択的に転送するた
めの高速プログラマブル手段を与える。ゆえに、スイッ
チマトリックス１０１（図１２）は入力マルチプレクサ
Ｉ１　、Ｉ２　（図１１）に類似した機能を達成する。 効果的に、この発明のプログラマブル論理装置はスイッ
チマトリックス１０１により相互接続された４つのプロ
グラマブル論理装置のアレイである。
【００６１】この発明のこの実施例は２５ｎｓｅｃの最
悪の場合の入力から出力への信号伝搬遅延時間を許容し
、かつ３３ＭＨｚの最大外部クロック周波数を許容する
。
【００６２】この発明の２つの実施例が図１３から図１
６および図１７から図２０に示される。これらの実施例
において、象限１００Ａおよび象限１００Ｃは同一であ
り、かつ象限１００Ｂおよび象限１００Ｄは同一である
。４個の大域入力ピン１０２および関連する回路が設け
られないことを除けば、図１７から図２０に示されるア
ーキテクチュアは図１３から図１６におけるそれと同一
である。図１３から図１６および図１７から図２０に示
されるブロック図はただ例示的なだけであり、かつこの
発明の範囲を制限することは意図されない。ここに開示
された原理の点から見て、入力マクロセル、出力マクロ
セル、スイッチマトリックス入力セルおよび論理回路の
他の構成は当業者には明らかであろう。たとえば、図２
１から図２４および図２５から図２８はそれぞれ図１３
から図１６および図１７から図２０のアーキテクチュア
に類似するアーキテクチュアを示す。図２１から図２４
および図２５から図２８において、各象限がその象限に
おける論理回路に直接結合されない２個の埋込マクロセ
ル１１９を含むこと、すなわち図１３から図１６および
図１７から図２０におけるライン１９５が削除されるこ
とを除いて、各象限におけるマクロセルの総数および型
は上で説明されたものと同じである。したがって、各象
限における論理回路は、図１３から図１６および図１７
から図２０に示された２０の入力ラインの代わりに１８
だけ入力ラインを有し、８つはフィードバックセル１２
７からであり、かつ１０はスイッチマトリックス１０１
からのものである。
【００６３】好ましい実施例において、図１３から図２
０および図２１から図２８に示されたような集積回路は
、高性能および論理構成可能性のために１．５ミクロン
ＣＭＯＳダブル金属Ｅ２　ＰＲＯＭ技術を利用する高密
度の、電気的に消去可能な（Ｅ２　）再プログラム可能
ＰＬＤである。その代わりに、この発明の集積回路は、
消去可能なプログラマブルＲＯＭ技術またはバイポーラ
溶融技術のどちらかを用いて実現され得る。図１７から
図２０および図２５から図２８における構造は１個の４
０ピンＤＩＰに含まれ、かつ図１３から図１６および図
２１から図２４における構造は４４ピンＰＬＣＣパッケ
ージに含まれる。２４個のＩ／Ｏピン、１４個の専用入
力ピンおよび２個の同期クロック／ラッチイネーブルピ
ンを有する４４ピンＰＬＣＣパッケージは少量のボード
空間を利用し、しかもなおかなりの量の融通性および高
速性能が小さいパッケージにおいて与えられる。
【００６４】図１３から図１６、図１７から図２０、図
２１から図２４および図２５から図２８に示されたよう
なプログラマブル論理装置の対角線の対称は、この発明
の重要な局面である。対称は、シリコンチップ設計者に
よるシリコンダイの開発と、システム設計者によるこの
発明のＰＬＤを用いるシステムの設計とを容易にする。 また、固有の対称がなければ、ＰＬＤに対するソフトウ
ェアツールの開発はさらに困難である。
【００６５】この発明はプログラマブルＡＮＤ／ＯＲア
レイに関して説明されるが、プログラマブルＡＮＤ／Ｏ
Ｒアレイは好ましい実施例において、ここで説明される
プログラマブルＡＮＤ／ＯＲアレイと機能上同等のＮＯ
Ｒ．ＮＯＲアレイとして実現される。以下でさらに完全
に論じられるように、論理回路１０６Ａはまた、たとえ
ば、プログラマブルＯＲアレイ／固定ＡＮＤアレイ、Ｐ
ＬＡ（プログラマブルＡＮＤアレイおよびプログラマブ
ルＯＲアレイ）、ＮＯＲ．ＮＯＲアレイまたはＮＡＮＤ
．ＮＡＮＤアレイであってもよい。したがって、プログ
ラマブルＡＮＤ／ＯＲ論理アレイの使用はただ例示的な
だけであり、かつこの発明の範囲を限定することは意図
されない。
【００６６】先行の実施例において、図１３から図１６
、図１７から図２０、図２１から図２４および図２５か
ら図２８において上で説明されたように、プログラマブ
ル論理象限１００Ａ、１００Ｂ、１００Ｃおよび１００
Ｄは対角線的に対称的であり、すなわち象限１００Ａお
よび１００Ｃは同一であり、かつ象限１００Ｂおよび１
００Ｄは同一であった。各プログラマブル論理象限１０
０Ａから１００Ｄは、プログラマブルアレイ１０６、埋
込セル１２０、出力セル１２１、入力セル１２３、フィ
ードバックセル１２７およびスイッチマトリックスセル
１２８を含んだ。
【００６７】このアーキテクチュアは、かなりの融通性
、高速性能および先行技術のプログラマブル論理装置構
造より良いシリコンダイ効率を提供する。セルアレイ１
００は、２５ナノ秒の最悪の場合の入力から出力への信
号伝搬遅延を有し、かつ３３ＭＨｚの最大外部クロック
周波数を許容する。
【００６８】上の実施例は先行技術の装置を超えるかな
りの利益を提供するが、上の実施例におけるようなただ
対角線的に対称的な象限を利用するよりもむしろ対称的
なプログラマブル論理ブロックを用いることにより、シ
リコンダイ効率、速度および融通性におけるさらなる向
上が達成される。下で説明される実施例において、積項
融通性はさらに向上される。
【００６９】この実施例において、電気的プログラマブ
ル論理装置４００（図２９）は、１つのアレイに配列さ
れた複数個の同一のプログラマブル論理ブロック４０２
を含む。プログラマブル論理ブロック４０２はプログラ
マブルスイッチマトリックス４０１を介して相互接続さ
れる。プログラマブル論理ブロック４０２はスイッチマ
トリックス４０１を介してのみ互いに通信する。さらに
、プログラマブル論理ブロック４０２はすべての入力信
号をスイッチマトリックス４０１から受取る。このよう
に、プログラマブル論理ブロック４０２は同じ集積回路
チップ上の独立したプログラマブル論理装置として眺め
られてもよい。
【００７０】各プログラマブル論理ブロック４０２は第
１複数個の入力信号をスイッチマトリックス４０１を介
して複数個の入力／出力（Ｉ／Ｏ）ピン４０３から受取
ってもよい。入力信号は、以下でさらに完全に説明され
るように、ブロック４０２を介してスイッチマトリック
ス４０１に通される。専用入力ピン４０４は複数個の入
力信号をスイッチマトリックス４０１に与える。いずれ
かの論理ブロック４０２により処理された入力信号はス
イッチマトリックス４０１からの入力ライン４２６上で
受取られる信号である。各プログラマブル論理ブロック
４０２はまたＩ／Ｏピン４０３に対して第１複数個の出
力信号を与えてもよい。
【００７１】プログラマブル論理ブロック４０２の各々
は、たとえばＰＬＡ回路、ＰＡＬ回路、プログラマブル
ＮＡＮＤ．ＮＡＮＤ回路またはプログラマブルＮＯＲ．
ＮＯＲ回路を含んでもよい。一実施例において、各プロ
グラマブル論理ブロック４０２はプログラマブルＡＮＤ
／ＯＲ論理アレイベースのＰＡＬ回路を含む。各プログ
ラマブル論理ブロック４０２は、８０ぐらいの積項を駆
動するスイッチマトリックス４０１からの２２の入力ラ
インを有する。
【００７２】この区分化された構造は、上で説明された
他の実施例のように、入力ラインの数に比例してアレイ
を増やすことなく、広い入力デコード、多重化およびデ
マルチプレクシング能力のような従来のＰＡＬ回路の利
点を保持する。さらに、アレイの大きさおよびスイッチ
マトリックス４０１は、この発明のプログラマブル論理
装置４００が機能性、シリコンダイ大きさおよび性能の
最適バランスを達成するように選択されている。
【００７３】この発明の重要な局面は、スイッチマトリ
ックス４０１から各プログラマブル論理ブロック４０２
への入力ラインの固定された数である。以下でさらに完
全に説明されるように、入力／出力能力は増加されるの
でこの特徴は装置の速度性能を維持し、かつこの特徴は
設計をプログラマブル論理装置４００の群の他の装置に
移す設計者の能力を高める。
【００７４】先行技術の装置は典型的にプログラマブル
論理アレイにプログラマブル論理ブロックにおける各論
理マクロセルに対して１つの入力ラインを与え、かつ各
専用入力ピンに対してプログラマブル論理アレイへの１
つの入力ラインを与える。プログラマブル論理アレイへ
の各入力ラインは典型的にアレイ内の２つラインを駆動
する。ゆえに、これらの先行技術の装置において、物理
的ピンの数が増加するにつれてマクロセルの数が増加し
、かつしたがってプログラマブル論理アレイへの入力ラ
インの数が増加する。入力ラインの数が増加するにつれ
てプログラマブル論理アレイの大きさが増加する。より
大きいアレイの大きさは、不十分な速度性能および不十
分なアレイの利用をもたらす。また、プログラマブル論
理アレイの大きさを増加することは、設計を、向上され
た入力／出力能力を有する他の装置に移すことを制限す
る。
【００７５】この発明の一実施例における別の重要な局
面はプログラマブル論理装置４００の完全な対称である
。装置４００におけるプログラマブル論理ブロック４０
２の各々は同一である。さらに、プログラマブル論理装
置４００におけるプログラマブル論理ブロック４０２は
スイッチマトリックス４０１のまわりに対称的に配列さ
れる（図２９）。対称は、シリコンチップ設計者による
シリコンダイの開発と、システム設計者によるこの発明
のＰＬＤを用いるシステムの設計とを容易にする。また
、固有の対称がなければ、ＰＬＤに対するソフトウェア
ツールの開発はより困難である。
【００７６】スイッチマトリックス４０１は、各プログ
ラマブル論理ブロック４０２における論理回路に対して
、２２の入力信号、すなわち情報のための２２の経路を
選択するための手段を与える。スイッチマトリックス４
０２は、１つのブロックからの信号を別のブロックに送
ることができ、専用入力ピンからの信号を１つのブロッ
クまたは複数のブロックに送ることができ、かつ１つの
ブロックからの信号をそのブロックに逆戻りして送るこ
とができる。このスイッチマトリックスを介する信号転
送は非常に急速であり、かつ各プログラマブル論理ブロ
ックに対する２２の経路融通性は装置の各プログラマブ
ル論理ブロックへの入力信号の多数の組合せを提供する
。
【００７７】１つの実施例において、スイッチマトリッ
クス４０１はプログラマブルマルチプレクサ用いて実現
される。以下でさらに完全に説明されるように、スイッ
チマトリックス４０１の多重構成はプログラマブルマル
チプレクサを用いて実行できる。マルチプレクサの数お
よび各マルチプレクサの大きさは、ダイの大きさおよび
シリコン利用間の兼合いである。好ましい実施例が以下
で説明され、かつこの論議に関して他の実施例が当業者
には明らかであろう。
【００７８】図３０においてより詳細に示されるように
、各プログラマブル論理ブロック４０２は、プログラマ
ブル論理アレイ、たとえば積項アレイ４１０、論理アロ
ケータ４１１、プログラマブル論理マクロセル４１２お
よびＩ／Ｏマクロセル４１３を含む。積項アレイ４１０
はスイッチマトリックス４０１によってのみ与えられる
信号を用いて基本論理を発生する。
【００７９】プログラマブル論理アレイ４１０はプログ
ラマブルＡＮＤ／ＯＲアレイに関して説明されるが、プ
ログラマブルＡＮＤ／ＯＲアレイは好ましい実施例にお
いて、ここで説明されるプログラマブルＡＮＤ／ＯＲア
レイに機能上同等なＮＯＲ．ＮＯＲアレイとして実現さ
れる。以下でより完全に論じられるように、積項アレイ
４１０はまた、たとえば、プログラマブルＯＲアレイ／
固定ＡＮＤアレイ、ＰＬＡ（プログラマブルＡＮＤアレ
イおよびプログラマブルＯＲアレイ）、ＮＯＲ．ＮＯＲ
アレイまたはＮＡＮＤ．ＮＡＮＤアレイであってもよい
。したがって、プログラマブルＡＮＤ／ＯＲ論理アレイ
の使用はただ例示的なだけであり、かつこの発明の範囲
を限定することは意図されない。
【００８０】論理アロケータ４１１はプログラム可能な
ので、アレイ４１０からの積項は装置４００のユーザに
より要求されるように論理マクロセル４１２に分布され
る。論理マクロセル４１２は論理アロケータ４１１から
の信号を以下でより完全に説明されるように構成する。 各論理マクロセルはプログラマブル記憶素子を含む。
【００８１】論理マクロセル４１２からの出力信号はＩ
／Ｏマクロセル４１３に与えられ、かつライン４２７を
越えてスイッチマトリックス４０１にフィードバックさ
れる。出力信号を発生するために用いられてもよい各論
理マクロセルはＩ／Ｏマクロセルに結合される。Ｉ／Ｏ
マクロセル４１３は出力信号をマクロセル４１３からＩ
／Ｏピン４０３に伝える。その代わりに、Ｉ／Ｏマクロ
セル４１３は入力信号をＩ／Ｏピン４０３からライン４
２８を越えてスイッチマトリックス４０１に与える。も
しＩ／ＯセルがＩ／Ｏピンを入力ピンとして構成するの
に用いられれば、そのＩ／Ｏセルと関連する論理マクロ
セルは埋込論理マクロセルとしての機能を果たし得る。 ゆえに、以下でより完全に説明されるように、プログラ
マブル論理装置４００ののアーキテクチュアは装置内の
すべての資源の効率的な利用のために設計される。
【００８２】各プログラマブル論理ブロック４０２は、
この実施例において、非同期リセット積項および非同期
プリセット積項をさらに含む。これらの積項はプログラ
マブル論理ブロック４０２内のすべてのフリップフロッ
プを初期設定するために用いられる。さらに、一実施例
において、各プログラマブル論理ブロック４０２はブロ
ックにおける８個のＩ／Ｏマクロセルごとに２つの出力
イネーブル積項を含む。各プログラマブル論理ブロック
４０２において、Ｉ／Ｏマクロセル４１３はバンクに分
けられ、ここでの実施例において各バンクは８個のＩ／
Ｏマクロセルを含む。Ｉ／Ｏマクロセル４１３の各バン
クは出力イネーブル積項のうち２つを受取る。
【００８３】このように、各プログラマブル論理ブロッ
ク４０２はこの実施例において、積項アレイ４１０に多
数の積項を有し、それはブロック４０２におけるすべて
のマクロセルに制御機能を与える。対照的に、ほとんど
の先行技術のＥＰＬＤは各マクロセルと関連する複数個
の制御積項を有した。ほとんどの同期登録応用において
、先行技術の複数個の制御積項は完全には利用されなか
った。このように、マクロセル当たり複数個の制御積項
を有する先行技術の装置は、典型的にはたいして効率的
ではなかった。その結果、先行技術の装置のダイ大きさ
および費用は必要とされるより大きかった。対照的に、
この発明の制御積項は、装置内の資源の非効率的な利用
を除去する一方で、先行技術の装置で典型的に実現され
る機能性に等しい機能性を提供する。
【００８４】以下でより完全に説明されるように、各プ
ログラマブル論理ブロック４０２内のプログラマブル相
互接続は、スイッチマトリックス４０１、マクロセル４
１２、４１３およびＩ／Ｏピン４０３から積項アレイ４
１０の結合を外すために用いられる。この結合を外すこ
とは、先行技術のプログラマブル論理装置において入手
可能であったものよりより大きい融通性を提供し、かつ
装置４００がユーザの応用に対して効率的にかつ迅速に
構成されることを許容する。このアーキテクチュアの別
の重要な利点は、スイッチマトリックス４０１がスイッ
チマトリックス４０１を介して通されるすべての信号に
対して固定された、均一の、予測可能でかつ経路に関係
しない時間遅延を与えるということである。ゆえに、多
くの環境において、設計の性能は設計に関係せず、かつ
設計がまだ始められる前に知られる。
【００８５】さらに、スイッチマトリックス４０１は大
域接続性および高いシリコン効率を許容する。この実施
例において、１つのプログラマブル論理ブロックを別の
プログラマブル論理ブロックに接続するためにスイッチ
マトリックス４０１を介する遅延時間は、約１ナノ秒か
ら２ナノ秒の範囲にある。対照的に、先行技術の集中型
プログラマブル相互接続アレイベースのアーキテクチュ
アは１３ナノ秒から１６ナノ秒の範囲のブロック間遅延
時間を有した。この発明のスイッチマトリックス４０１
の高い内部速度は、１つのプログラマブル論理ブロック
が通常出力バッファ遅延なしに他のプログラマブル論理
ブロックと通信することを許容する。
【００８６】プログラマブル論理ブロック４０２内の内
部資源の結合を外すことは、先行技術のプログラマブル
論理装置群と明確な対照をなす。歴史的に、最も普及し
ている同期プログラマブル論理装置群のうちの２つは、
産業基準の低い複雑さの１６Ｒ８／１６Ｖ８アーキテク
チュアプログラマブル論理装置および中位の複雑さの２
２Ｖ１０アーキテクチュアプログラマブル論理装置であ
った。これらの装置アーキテクチュアの各々はプログラ
マブルＡＮＤ−ＯＲアレイを含む。
【００８７】これらの３つの産業基準の同期プログラマ
ブル論理装置、すなわち１６Ｒ８、１６Ｖ８および２２
Ｖ１０装置の各々において、ＡＮＤ−ＯＲアレイはマク
ロセルと強く結合されており、すなわち、マクロセルの
各々と関連する積項はその特定のマクロセルにだけ属す
る。マクロセルはまたＩ／Ｏピンとも強く結合される。 もしＩ／Ｏピンが入力ピンとして用いられればそのＩ／
Ｏピンと関連するレジスタは失われる。これらの装置は
記憶素子を埋込レジスタとして作動する能力は提供しな
い。また、Ｉ／Ｏピンの各々に対する専用出力イネーブ
ル積項は非効率な積項アレイ利用をもたらす。
【００８８】現存する同期プログラマブル論理装置の主
な欠点は、（ｉ）マクロセルのＡＮＤ−ＯＲアレイおよ
びＩ／Ｏピンとの完全な結合、（ｉｉ）マクロセルにつ
いての積項の静的割当、（ｉｉｉ）カウンタを構築する
ためのマクロセル内のＴ型フリップフロップの不在、（
ｉｖ）フレキシブルクロック源選択の不足、（ｖ）各Ｉ
／Ｏピンに対する個々の出力イネーブル積項の専用、（
ｖｉ）Ｉ／Ｏピンの制限された数、および（ｖｉｉ）マ
クロセルの制限された数、であった。
【００８９】さらに、論理および制御機能のための、マ
クロセルの、プログラマブルアレイおよび積項の固定さ
れた静的割当を有するＩ／Ｏピンへの完全な結合は、不
十分なシリコン効率および速度劣化をもたらす。また、
高密度構造へのアーキテクチュアの移送は極めて難しく
なる。特に、増加された数のＩ／Ｏピンおよびマクロセ
ルを有する先行技術の装置は典型的に不十分な速度性能
を有し、かつ先に説明されたように積項アレイはマクロ
セルの数が増加するにつれてさらに大きくなるので、そ
のアーキテクチュアは増加された密度に従わない。
【００９０】対照的に、この実施例のプログラマブル論
理ブロック４０２（図３０）は純然たる高性能を提供し
、さらに融通がきき、密度が高くかつ尺度決めできるア
ーキテクチュアを提供する。プログラマブル論理ブロッ
ク４０２は、先に説明されたような普及されている産業
基準のプログラマブル論理装置の最も好ましい特徴を含
み、それは固定された高速予測可能遅延を有する最適化
された大域接続性および結合を外されたエレメントを伴
ない、１つのプログラマブル論理アレイおよびマクロセ
ル構造を有するアーキテクチュアの簡単さのようなもの
である。プログラマブル論理ブロック４０２は先行技術
の装置の不十分なシリコン効率を除去する。
【００９１】一実施例において、この発明のプログラマ
ブル論理装置４００は、０．８ミクロンのダブル金属で
、電気的に消去可能なＣＭＯＳ技術で実現される。さら
に、装置４００は、５０ＭＨｚ外部システムクロックを
有する約１５ナノ秒のより悪い場合のピンからピンへの
信号伝搬遅延時間を有する。さらに、この発明の原理に
従えば、出力および埋込の両方の論理マクロセルは、ス
イッチマトリックスおよび論理アロケータにより積項ア
レイから結合を外される。マクロセルの数が増加される
につれて、積項アレイは比例的に影響されない。それゆ
えに、先行技術の装置と違って、この発明の積項アレイ
はマクロセルの密度が増加されるにつれて速度性能を劣
化させない。
【００９２】実際、論理マクロセル密度が増加されるに
つれて、スイッチマトリックスは固定公知遅延を与える
のでピンからピンへの信号伝搬遅延時間はほぼ一定のま
まであり、かつ積項アレイ大きさは維持される。このよ
うに、この発明の１つの装置で実現される設計は、さら
なるマクロセル能力を有する装置に簡単に移される。以
下でさらに完全に説明されるように、このアーキテクチ
ュアでは、もはや装置の速度をマクロセル密度と交換す
る必要はない。
【００９３】この実施例におけるプログラマブルスイッ
チ相互接続マトリックス４０１を有する対称プログラマ
ブル論理装置４００は、２つの群にさらに細分される。 第１群４００Ａ（図３１、表１）は、それぞれ３２、４
８および６４の論理マクロセルを有する４４、６８およ
び８４のピンの装置を含む。高いピン対論理比を有する
この群は、Ｉ／Ｏ集中的応用に対処することを目標に定
められる。
【００９４】逆に、高い論理対ピン比を有する第２群４
００Ｂ（図３７および図３８、表１）は、論理集中的応
用に対処することを目標に定められる。第２群は、同じ
パッケージにおける第１群の２倍の論理能力を提供する
。２つの群の利用は、ほとんど困難なく設計を上下に移
すための都合のよい方法を提供する。群のＩ／Ｏおよび
論理の強い本質は、システム設計者により広い選択を提
供し、彼等が彼等の設計を適切な装置に適合させること
を許容する。
【００９５】各群のいくつかの実施例のための特徴が表
１において与えられる。
【００９６】
【表１】 表１における列“ピン”は、プログラマブル論理装置４
００を含むパッケージに対するピンの総数である。列“
最大入力”および“最大出力”は、それぞれ入力信号お
よび出力信号に対して利用可能なピンの総数に対応する
。この実施例において、装置の各々は６個かまたは１０
個の専用入力ピンを有する。さらに、以下で説明される
ように、専用入力ピンのうちの２個はクロック源または
入力源のどちらかとして機能してもよい。列“最大Ｆ／
Ｆｓ”は装置４００におけるフリップフロップの最大数
を表わし、かつ以下でより完全に説明されるように、こ
の実施例において両方の群における各論理マクロセルは
１つのフリップフロップを含む。
【００９７】図３１、図３２、図３３から図３４および
図３５から図３６は、この発明の原理に従う第１群のプ
ログラマブル論理装置４００Ａを示す図である。図３１
および図３２は３２個のＩ／Ｏピン４０３Ａ−１、４０
３Ａ−２および６個の専用直接入力ピン４０４Ａを有す
る４４ピン装置を示す。先に説明されたように、プログ
ラマブル論理ブロック４０２Ａ−１、４０２Ａ−２の各
々は同一であり、かつプログラマブル論理積項アレイ４
１０Ａ−１、４１０Ａ−２、プログラマブル論理アロケ
ータ４１１Ａ−１、４１１Ａ−２、１６個のプログラマ
ブル論理マクロセル４１２Ａ−１、４１２Ａ−２および
１６個のプログラマブルＩ／Ｏマクロセル４１３Ａ−１
、４１３Ａ−２を含む。
【００９８】図において、ラインに掛かる斜線および番
号Ｎを有するラインは、そのラインがＮラインを表わす
ことを示すために用いられる。ゆえに、スイッチマトリ
ックス４０１Ａは２２の入力信号を２２の入力ライン４
２６Ａ−１を越えて積項アレイ４１０Ａ−１に与える。 同様に、論理マクロセル４１２Ａ−１はフィードバック
信号を１６のライン４２７Ａ−１を越えてスイッチマト
リックス４０１Ａに与え、かつＩ／Ｏマクロセル４１３
Ａ−１はＩ／Ｏピンフィードバック信号を１６のライン
４２８Ａ−１を越えてスイッチマトリックス４０１Ａに
与える。
【００９９】図３２ならびに図３５および図３６は、よ
り詳細に示された専用入力ピン４０４Ａの接続を有する
装置４００Ａ（図３１）の２つの異なる実施例を示す。 図３２ならびに図３５および図３６において、２個の専
用入力ピン４０４Ａ５、４０４Ａ６は、専用入力ピン、
専用クロックピンまたはクロック／入力ピンのいずれか
である。ピン４０４Ａ５、４０４Ａ６はスイッチマトリ
ックス４０１Ａおよび論理マクロセル４１２Ａに結合さ
れる。図３２ならびに図３５および図３６において積項
アレイ４１０Ａおよび論理アロケータ４１１Ａが組合わ
されて１つのボックス４１０Ａ−４１１Ａにより表わさ
れることに注目されたい。
【０１００】図３３および図３４は図３１および図３２
に類似しているが、この実施例のプログラマブル論理装
置４００Ａ１は４つの同一のプログラマブル論理ブロッ
ク４０２Ａ１を含み、かつそのうちの２個が専用クロッ
ク信号入力ピンとして用いられてもよい１０個の専用入
力ピンを有する。各プログラマブル論理ブロック４０２
Ａ１は１２個の論理マクロセル４１２Ａ１、１２個のＩ
／Ｏマクロセル４１３Ａ１および１２個のＩ／Ｏピン４
０３Ａ１を有する。
【０１０１】図３７から図３８、図３９から図４０、図
４１から図４３および図４４から図４７はこの発明の原
理に従う第２群のプログラマブル論理装置４００Ｂのブ
ロック図である。先に説明されたように、論理装置４０
０Ｂのこの群は第１群４００Ａより高い論理対ピン比を
有する。このように、この実施例において、各プログラ
マブル論理ブロック４０２Ｂ（図３７および図３８）は
ただ８個のＩ／Ｏピン４０３Ｂを有する。プログラマブ
ル論理ブロック４０２Ｂにおける積項アレイ４１０Ｂ、
論理アロケータ４１１Ｂおよび論理マクロセル４１２Ｂ
はプログラマブル論理ブロック４０２Ａ（図３１）にお
ける対応する装置と同様である。しかしながら、以下で
より完全に説明されるように、論理マクロセル４１２Ｂ
（図３７および図３８）は出力論理マクロセル４１２Ｂ
Ａ（図３９および図４０）および埋込論理マクロセル４
１２ＢＢを含む。
【０１０２】第２群４００Ｂの一実施例において、各プ
ログラマブル論理ブロック４０２Ｂ（図３７および図３
８）は８個のＩ／Ｏピン４０３Ｂににだけ接続される。 このように、論理マクロセル４１２Ｂのうちただ８個だ
けが８個のＩ／Ｏマクロセル４１３Ｂに結合され、それ
は順に８個のＩ／Ｏピン４０３Ｂに結合される（図３９
および図４０）。他の８個の論理マクロセルは、ライン
４２７Ｂ上のフィードバック信号をスイッチマトリック
ス４０１Ｂに与える埋込論理セル４１２ＢＢである。
【０１０３】図３９および図４０、図４１から図４３な
らびに図４４から図４７は論理マクロセル４１２Ｂの２
つのグループへの分割をより明らかに示す。第１グルー
プの論理マクロセル４１２ＢＡはフィードバック信号を
スイッチマトリックス４０１Ｂに与え、かつ信号をＩ／
Ｏマクロセル４１３Ｂに与える。第２グループの論理マ
クロセル４１２ＢＢはＩ／Ｏピン４０３Ｂから信号を受
取り、かつフィードバック信号または入力信号のどちら
かをスイッチマトリックス４０１に与え、かつそれゆえ
先に説明されたように埋込論理マクロセルとしての機能
を果たす。また、第１群４００Ａの装置においてのよう
に、第２群の装置４００Ｂは、そのうちの２個が直接入
力ピンまたはクロック信号入力ピンのどちらかとして構
成されてもよい６個または１０個の専用入力ピン４０４
Ｂを有する。第２群のプログラマブル論理装置４００の
原理の、他の論理マクロセル対ピン比、たとえば３：１
または４：１への拡張は、この開示に関して当業者には
明らかであろう。
【０１０４】この発明の第１群のプログラマブル論理装
置４００に対するプログラマブル論理ブロック４０２Ａ
は図４８から図５１においてより詳細に示される。特に
、スイッチマトリックス４０１Ａ、積項アレイ４１０Ａ
、論理アロケータ４１１Ａ、１６個の論理マクロセル４
１２Ａの列、１６個のＩ／Ｏマクロセル４１３Ａの列お
よび１６個のＩ／Ｏピン４０３Ａの列の相互接続が図示
される。積項アレイ４１０Ａは４４に７０のプログラマ
ブルＡＮＤ論理アレイを含む。積項ラインのうち６４は
論理アロケータ４１１Ａに与えられる。さらに、この実
施例における積項アレイ４１０Ａは４１０Ａ６４から４
１０Ａ６９までの６つの付加的な積項ラインを有する。 （しかしながら、積項アレイ４１０Ａ１（図３３および
図３４）は４４×５４だけのプログラマブルＡＮＤ論理
アレイである。５４の積項は４８の論理積項および６個
の制御積項を含む。次の説明において、この装置はさら
には考慮されない。しかしながら、この開示に関して、
この装置のアーキテクチュアは当業者には明らかであろ
う。）図４８から図５１において、１つのラインは論理
アロケータ４１１Ａを各論理マクロセル４１２Ａｎ（ｎ
＝１，・・・，１６）に接続して示される。しかしなが
ら、以下でより完全に説明されるように、論理アロケー
タ４１１Ａと各マクロセル４１２Ａｎとの間のラインは
多数のライン、たとえば３つから４つのラインを表わす
。
【０１０５】この実施例においてＩ／Ｏマクロセル４１
３Ａは２つのバンクに分けられる。第１バンクのＩ／Ｏ
マクロセル４１３Ａは、出力イネーブル積項ライン４１
０Ａ６４および４１０Ａ６５上で信号を受取るＩ／Ｏマ
クロセル４１３Ａ１から４１３Ａ８によって規定される
。同様に、第２バンクのＩ／Ｏマクロセル４１３Ａは、
出力イネーブル積項ライン４１０Ａ６６および４１０Ａ
６７上で信号を受取るＩ／Ｏマクロセル４１３Ａ９から
４１３Ａ１６によって規定される。専用入力ピン４０４
Ａ５、４０４Ａ６（図３２）からのラインＣＬＫ０、Ｃ
ＬＫ１上の信号は各論理マクロセル４１２Ａ（図４８か
ら図５１）に与えられる。同様に、非同期リセットライ
ン４１０Ａ６８上の積項および非同期プリセットライン
４１０Ａ６９上の積項は論理マクロセル４１２Ａの各々
に与えられる。
【０１０６】普及されている先行技術のＰＡＬ装置の使
用のパターンの広範囲にわたる研究は、約２２より多い
入力ラインを有する積項アレイがシリコン非効率であり
かつ性能が遅いということを示した。結果として、この
実施例における各積項アレイ４１０Ａはスイッチマトリ
ックス４０１Ａからの２２の入力ラインを有する。スイ
ッチマトリックス４０１からの各入力ラインは、入力ラ
イン上の信号および入力ライン上の信号の補数の両方を
積項アレイ４１０Ａに与えるドライバに接続され、それ
は順にプログラマブル論理ブロック４０２Ａのためのす
べての論理および制御積項を発生する。
【０１０７】この発明の４４×７０積項アレイは、先に
説明された１６Ｖ８アーキテクチュアおよび２２Ｖ１０
アーキテクチュアにおける積項アレイの間で大きさを調
整される。このように、積項アレイは１６Ｖ８または２
２Ｖ１０アーキテクチュアのどちらよりも高いシリコン
効率を有する１６Ｖ８アーキテクチュアの性能および費
用構造を有するように最適化される。実際、積項アレイ
４１０Ａは２２Ｖ１６アーキテクチュアと同等の論理機
能性を有するが、この機能性は２２Ｖ１０アーキテクチ
ュアのほぼ半分の大きさの積項アレイを有するプログラ
マブル論理装置において与えられる。
【０１０８】この発明の第２群のプログラマブル論理装
置４００に対するプログラマブル論理ブロック４０２Ｂ
が図５２から図５５においてより詳細に示される。特に
、スイッチマトリックス４０１Ｂ、積項アレイ４１０Ｂ
、論理アロケータ４１１Ｂ、８個の出力論理マクロセル
４１２ＢＡおよび８個の埋込論理マクロセル４１２ＢＢ
を有する１６個の論理マクロセル４１２Ｂの列、８個の
Ｉ／Ｏマクロセル４１３Ｂの列および８個のＩ／Ｏピン
４０３Ｂの列の相互接続が図示される。積項アレイ４１
０Ｂは４４に６８のプログラマブルＡＮＤ論理アレイを
含む。積項ラインのうち６４は論理アロケータ４１１Ｂ
に与えられる。さらに、この実施例における積項アレイ
４１０Ｂは５つの付加的な積項ライン４１０Ｂ６４から
４１０Ｂ６７を有する。
【０１０９】この実施例においてＩ／Ｏマクロセル４１
３Ｂは出力イネーブル積項ライン４１０Ｂ６４および４
１０Ｂ６５上で信号を受取る。専用入力ピン４０４Ｂ５
、４０４Ｂ６（図３９および図４０）からのラインＣＬ
Ｋ０、ＣＬＫ１上の信号は、各出力論理マクロセル４１
２ＢＡおよび埋込論理マクロセル４１２ＢＢに与えられ
る（図５２から図５５）。同様に、非同期リセットライ
ン４１０Ｂ６６上の積項および非同期プリセットライン
４１０Ｂ６７上の積項は各出力論理マクロセル４１２Ｂ
Ａおよび埋込論理マクロセル４１２ＢＢに与えられる。
【０１１０】以下でより完全に説明されるように、各Ｉ
／Ｏピンは埋込論理マクロセルに接続されるので、Ｉ／
Ｏピンが入力ピンとして構成されるとき入力信号は埋込
論理マクロセルおよびスイッチマトリックス４０１Ｂの
両方に与えられる。このように、入力信号は、埋込論理
マクロセルにより処理されるか、すなわち登録された入
力信号であって、その後スイッチマトリックス４０１Ｂ
に与えられるか、または純然たる組合わせ入力信号とし
て直接スイッチマトリックス４０１Ｂに与えられるかの
どちらかであってもよい。
【０１１１】スイッチマトリックス４０１Ｂは２２の入
力ラインによりプログラマブル積項アレイ４１０Ｂに結
合される。装置４１０Ａに対して先に説明されたように
、各入力ラインは、入力ライン上の信号および入力ライ
ン上の信号の補数を発生するドライバに接続される。
【０１１２】論理アロケータ４１１、すなわち論理アロ
ケータ４１１Ａ（図４８から図５１）および論理アロケ
ータ４１１Ｂ（図５２から図５５）は多数のルータエレ
メントを含み、ここにおいて各ルータエレメントは選択
された数の積和項の和を積項アレイ４１０から選択され
たマクロセルに進める。ルータエレメント当たりの積項
の数は多数の方法で選択されてもよい。この実施例にお
いて、積項の選択された数は４つであり、かつ各論理マ
クロセル４１２に対して１つのルータエレメントがある
。
【０１１３】ゆえに、上で説明されたように、もしプロ
グラマブル論理ブロックが１６個の論理マクロセルを有
すれば、積項アレイは論理アロケータ４１１に６４の積
項を与える。同様に、プログラマブル論理ブロック当た
り１２個の論理マクロセルを有する実施例において、積
項アレイは論理アロケータに４８の積項を与える。ルー
タエレメントの構成は、各ルータエレメントが固定され
た数の積項を選択されたマクロセルに進める状態で複数
個のルータエレメントをただ説明するだけであり、かつ
この発明をこの特定の構成に限定することは意図されな
い。
【０１１４】論理装置４００の第１群４００Ａにおいて
、論理アロケータ４１１Ａは１６のルータエレメント５
２０Ａを含む（図５６から図５８）。各ルータエレメン
ト５２０Ａは、積項アレイ４１０Ａにおける４つの積項
ラインからの信号により駆動されるＯＲゲート５２１Ａ
と、１つの入力端子および３つの出力端子を有するプロ
グラマブル１−３デマルチプレクサ５２２Ａとを含む。 アーキテクチュア構成セル５２３Ａ、５２４Ａは、以下
でより完全に説明されるように、入力端子と出力端子の
うちのただ１つとの間の接続を形成するために利用され
る。セル５２３Ａ、５２４Ａは、入力ライン上の信号が
そこを介して選択された出力ラインに通されるように出
力選択信号をデマルチプレクサに与える。この実施例に
おいて、ＯＲゲート５２１Ａはルータエレメント５２０
Ａ内に含まれるが、その代わりにＯＲゲートはプログラ
マブルＡＮＤ−ＯＲアレイが論理アロケータ４１１Ａに
対して信号を発生するようにＡＮＤアレイとともに含ま
れることができる。
【０１１５】論理アロケータ４１１Ａの２つのルータエ
レメント５２０Ａ１、５２０Ａ９（図５６）は信号を２
個のマクロセルにだけ与えてもよく、たとえば、ルータ
エレメント５２０Ａ１は論理マクロセル４１２Ａ１また
は論理マクロセル４１２Ａ２のどちらかを駆動し、かつ
ルータエレメント５２０Ａ９は論理マクロセル４１２Ａ
９または論理マクロセル４１２Ａ１０のどちらかを駆動
する（図４８から図５１）。同様に、論理アロケータ４
１１Ａにおけるルータエレメント５２０Ａ８、５２０Ａ
１６（図５８）は信号を２個のマクロセルにだけ与えて
もよく、エレメント５２０Ａ１６は論理マクロセル４１
２Ａ１５または論理マクロセル４１２Ａ１６に、かつエ
レメント５２０Ａ８は論理マクロセル４１２Ａ７または
論理マクロセル４１２Ａ８に信号を与えてもよい（図４
８から図５１）。論理アロケータ４１１Ａにおける他の
１２のルータエレメント５２０Ａｎ（図５７）の各々は
、信号をマクロセル４１２Ａ（ｎ−１）もしくはマクロ
セル４１２Ａｎまたはマクロセル４１２Ａ（ｎ＋１）に
与えてもよく、ここでｎ＝２，３，・・・，７，１０，
・・・，１５である。
【０１１６】このように、この実施例において、論理マ
クロセル４１２Ａ２から４１２Ａ７および４１２Ａ９か
ら４１２Ａ１５は最高で１２の積項の和を受取ってもよ
いが、論理マクロセル４１２Ａ１、４１２Ａ８、４１２
Ａ９および４１２Ａ１６は最高でただ８つの積項の和を
受取ってもよい。プログラマブル論理ブロック４０２Ａ
の終りにおける完全なラップアラウンド、たとえばマル
チプレクサ５２２Ａ１６から論理マクロセル４１２Ａ１
にラインを設けることはサポートされないので、論理マ
クロセル４１２Ａ１、４１２Ａ８、４１２Ａ９および４
１２Ａ１６はただ最高で８つの積項の和だけを受取る。 完全なラップアラウンドは、入力ピンからプログラマブ
ル論理装置４００Ａを介して出力ピンへの信号伝搬に対
して約１ナノ秒から２ナノ秒の速度性能における劣化を
引起こすことが推定される。
【０１１７】論理アロケータ４１１Ａの動作は図５９に
示される。その各々が数字“４”を含む図の左手側のボ
ックスＬ０からＬ１５は、その各々が４つの積項を有す
る積項アレイ４１０Ａにおける積項群を表わす。図５９
の右手側には、それぞれ論理マクロセル４１２Ａ１から
４１２Ａ１６を表わす１６のボックスＲ０からＲ１５が
ある。ボックスＲ０からＲ１５内の数字は、その論理ア
ロケータ４１１Ａがその論理マクロセルに送り得る積項
の最大数である。論理アロケータ４１１Ａ内の数字は図
の左手側で数えられるような積項を表わす。したがって
、図５９はこの発明の論理アロケータ４１１Ａの積項ス
テアリング能力を明らかに示す。
【０１１８】積項資源はどれも論理アロケータ４１１Ａ
によって特定のマクロセルに永久的には割当てられない
ということに注目することが重要である。したがって、
もし１個のマクロセル、たとえば図５９においてＲ７と
表示されたマクロセルに結合されたＩ／Ｏピンが入力ピ
ンとして利用されかつマクロセルＲ７の埋込レジスタ能
力が必要とされないならば、積項アレイにおけるセルＬ
６およびＬ７からの積項はマクロセルＲ６によって利用
されてもよい。このように、マクロセルが利用されない
ときマクロセルＬ７に関連して無駄にされる積項はない
。
【０１１９】ＯＲゲート５２１Ａの出力端子から通され
る信号はデマルチプレクサ５２２Ａの入力端子に与えら
れ、かつ入力信号を受取るデマルチプレクサ５２２Ａの
出力端子はアーキテクチュアセル５２３Ａおよび５２４
Ａの構成によって決定される。アーキテクチュアセル５
２３Ａおよび５２４Ａの起こり得る値は、アーキテクチ
ュアセルがそれらの値を有するときに積和項を受取る論
理マクロセルとともに表２に示される。表２における数
字ｎ、ｎ−１およびｎ＋１は図５７で規定されるような
ものである。ここにおける他の表と同様に表２における
アーキテクチュアセルの構成はただ例示的なだけであり
、かつこの発明を表２または他の表において与えられた
特定の構成に制限することは意図されない。
【０１２０】
【表２】 表２において、ゼロは論理ゼロに対応しかつプログラム
された状態と同等であり、かつ１は論理１に対応しかつ
プログラムされないまたは消去された状態と同等である
。論理マクロセル５２０Ａ１、５２０Ａ８、５２０Ａ９
および５２０Ａ１６に対するプログラミングがまた表２
により与えられ、ここでそれぞれｎ＝１、８、９および
１６であり、ここで（ｉ）論理マクロセル４１２Ａ（ｎ
−１）はマクロセル５２０Ａ１および５２０Ａ９に対し
て確保され、かつ（ｉｉ）論理マクロセル４１２（ｎ＋
１）は論理マクロセル５２０Ａ８および５２０Ａ１６に
対して確保される。
【０１２１】論理装置４００の第２群４００Ｂにおいて
、論理アロケータ４１１Ｂはまた１６のルータエレメン
ト５２０Ｂを含む（図６０から図６３）。各ルータエレ
メント５２０Ｂは、４つの積項ラインからの信号により
駆動されるＯＲゲート５２１Ｂと、１つの入力端子およ
び４つの出力端子を有するプログラマブル１−４デマル
チプレクサ５２２Ｂとを含む。アーキテクチュア構成セ
ル５２３Ｂ、５２４Ｂは、以下でより完全に説明される
ように、入力端子および出力端子のうちのただ１つの間
の接続を形成するために用いられる。
【０１２２】論理アロケータ４１１Ｂの第１のルータエ
レメント５２０Ｂ１（図６０）は、信号を出力論理マク
ロセル４１２ＢＡ１（図５２から図５５）または埋込論
理マクロセル４１２ＢＢ１のどちらに与えてもよい。第
２のルータエレメント５２０Ｂ１（図６１）は信号を出
力論理マクロセル４１２ＢＡ１（図５２から図５５）、
埋込論理マクロセル４１２ＢＢ１または出力論理マクロ
セル４１２ＢＡ２のいずれに与えてもよい。同様に、論
理アロケータ４１１Ｂにおける最後のルータエレメント
５２０Ｂ１６（図６３）は信号を埋込論理マクロセル４
１２ＢＢ７（図５２から図５５）、出力論理マクロセル
４１２ＢＡ８、または埋込論理マクロセル４１２ＢＢ８
に与えてもよい。
【０１２３】論理アロケータ４１１Ｂにおける他の１３
のルータエレメント５２０Ｂｎ（図６２）は、信号を４
個の論理マクロセルのうちの１個に与えてもよい。図６
２において、デマルチプレクサ５２２Ｂｎからの４つの
出力ラインはマクロセル（ｎ−２）、（ｎ−１）、（ｎ
）および（ｎ＋１）へのラインとして与えられ、ここで
ｎ＝３，４，・・・，１５である。ここで、ｎは論理ア
ロケータ４１１Ｂ内のルータエレメントの列におけるル
ータエレメント５２０Ｂｎの位置を表わす。プログラマ
ブルマルチプレクサ５２２Ｂｎからの出力ラインｎ−２
、・・・、ｎ＋１が接続される出力論理マクロセルおよ
び埋込論理マクロセル（ｎ−２）、・・・、（ｎ＋１）
の位置を突止めるために、出力論理マクロセル４１２Ｂ
Ａおよび埋込論理論理マクロセル４１２ＢＢの列４１２
Ｂ（図５２から図５５）が１から１６まで連続して数え
られ、ここで出力論理マクロセル４１２ＢＡ１は１であ
り、かつ埋込論理マクロセル４１２ＢＢ８は１６であり
、すなわち、ｎ＝１・・・１６である。ラインｎはそれ
から列４１２Ｂにおける第ｎの論理マクロセルに接続さ
れる。
【０１２４】たとえば、ｎ＝７、すなわちルータエレメ
ント５２０Ｂ７を考える。列４１２Ｂ（図５２から図５
５）における第７のマクロセルは出力論理マクロセル４
１２ＢＡ４である。このように、ルータエレメント５２
０Ｂ７からのラインｎは出力論理マクロセル４１２ＢＡ
４に接続される。ラインｎ−１は埋込論理マクロセル４
１２ＢＢ３に接続され、かつラインｎ−２は出力論理マ
クロセル４１２ＢＡ２に接続される。ラインｎ＋１は埋
込論理マクロセル４１２ＢＢ４に接続される。
【０１２５】このように、この実施例において、論理マ
クロセル４１２Ｂ３から４１２Ｂ１４は最高１６の積項
の和を受取ってもよいが、論理マクロセル４１２Ｂ１お
よび４１２Ｂ１５は最高１２の積項の和を受取ってもよ
い。マクロセル４１２Ｂ１６はただ８つの積項の和のみ
受取ってもよい。再び、プログラマブル論理ブロック４
０２Ｂの終りにおける完全なラップアラウンドはサポー
トされない。
【０１２６】論理アロケータ４１１Ｂの動作が図６４に
示される。その各々が数字“４”を含む図の左手側のボ
ックスＬ０からＬ１５は、その各々が積項アレイ４１０
Ｂにおいて４つの積項を有する積項群を表わす。図６４
の右手側にはＲ０からＲ１５までの１６のボックスがあ
り、ここでボックスＲ０、Ｒ２、・・・、Ｒ１４は出力
論理マクロセルを表わし、かつボックスＲ１、Ｒ３、・
・・、Ｒ１５は埋込論理マクロセルを表わす。ボックス
Ｒ０からＲ１５内の数字は論理アロケータ４１１Ｂがそ
の論理マクロセルに送り得る積項の最大数である。論理
アロケータ４１１Ｂ内の数字は図の左手側で数えられる
ような積項を表わす。したがって、図６４はこの発明の
論理アロケータ４１１Ｂの積項ステアリング能力を明ら
かに示す。
【０１２７】いかなる積項資源も論理アロケータ４１１
Ｂによって永久的には特定のマクロセルに割当てられな
いことに注目することは重要である。このように、この
実施例において、論理アロケータ４１１Ａに対して先に
説明されたように、マクロセルが利用されないときにマ
クロセルに関連して無駄にされる積項はない。
【０１２８】出力端子ＯＲゲート５２１Ｂから通される
信号はデマルチプレクサ５２２Ｂの入力端子に与えられ
、かつ入力信号を受取る出力端子はアーキテクチュアセ
ル５２３Ｂおよび５２４Ｂの構成によって決定される。 アーキテクチュアセル５２３Ｂおよび５２４Ｂの起こり
得る値は表３において示され、かつ数字ｎ、ｎ−１、ｎ
−２およびｎ＋１は図６２において規定されたものと同
じである。再び、表３におけるアーキテクチュアセル値
は表２に対して先に説明されたようにただ例示的なだけ
であり、かつこの発明を示される特定の値に制限するこ
とは意図されない。
【０１２９】
【表３】 表３において、ゼロは論理ゼロに対応しかつプログラム
された状態と同等であり、かつ１は論理１に対応しかつ
プログラムされないまたは消去された状態と同等である
。セル５２０Ｂ１、５２０Ｂ２および５２０Ｂ１６に対
するプログラミングはまた表３により与えられ、ここで
それぞれｎ＝１，２および１６である。
【０１３０】このように、この発明の原理に従って、プ
ログラマブル論理ブロック４０２における各マクロセル
４１２に対する論理積項の和の数は可変であり、かつ４
つの積項の和から４つの積項の４つの和の範囲にわたっ
てもよく、すなわち各論理マクロセルに対して１６積項
である。積項が前もって割当てられ、かつ１６Ｒ８／１
６Ｖ８アーキテクチュアにおいてのような等しい固定分
布パターンか、または２２Ｖ１０アーキテクチュアのよ
うな可変だが固定の分布パターンのいずれかで各マクロ
セルに固定される従来の産業基準のプログラマブル論理
装置のほとんどと違って、この発明の原理に従って、積
項資源は要求に応じて特定のマクロセルに割当てられる
。積項のマクロセルへの割当の際のこの融通性は、プロ
グラマブルＡＮＤアレイ能力の大いに増加された利用を
もたらす。さらに、論理装置４００は先行技術の装置に
勝るより高い速度およびより低い費用を提供する。
【０１３１】先行技術のＰＡＬ構造のシリコン非効率と
関連する主な理由の１つは各マクロセルに対する固定さ
れた積項割当であった。ほとんどの同期ＰＡＬ装置は各
出力ピンに対して７つまたはそれより多い論理積項およ
び１つまたは２つより少ない制御積項の固定オーバヘッ
ドを有する。積項の固定割当は必要とされたときに利用
可能な積項を有する融通性を許容するが、装置が利用さ
れる応用が固定して割当てられた資源より少なく要求す
れば積項は無駄にされる。先に説明されたように、マク
ロセルのＩ／ＯピンまたはＩ／Ｏセルへの固定結合を伴
なう、積項のマクロセルへの固定割当は、著しいシリコ
ン非効率と、アーキテクチュアをより高い密度に移す際
の困難をもたらす。
【０１３２】最も普及しているＰＡＬ装置用法パターン
の広範囲にわたる研究は、ＤまたはＴ型フリップフロッ
プのどちらかを含むマクロセルにつき４つから１６の積
項を有する装置が高密度プログラマブル論理要求の９０
％から９５％を解決するであろうことを示している。マ
クロセル当たり積項のいかなる固定割当も、１個のマク
ロセルにつき２つから３つの積項でさえも無駄である。 このように、プログラマブル論理装置４００は論理マク
ロセル当たりの積項の固定割当を有さないことによりこ
れらの制限を克服し、しかもなお装置４００は論理アロ
ケータ４１１を介して各論理マクロセル４１２に対して
プログラム可能に利用できる４つから１６の積項を有す
る。
【０１３３】また、我々はＰＡＬ装置構造の同期論理応
用の８５％から９５％が、各論理マクロセルに対してＲ
ＥＳＥＴ、ＰＲＥＳＥＴ、出力イネーブルまたはクロッ
クのような個々の制御積項を必要としないということを
発見した。ゆえに、各マクロセルに対して複数個の制御
積項を有する先行技術の装置は、多数の制御積項が無駄
にされるので同期応用に用いられるときシリコンの効率
がよくない。さらに、先に説明されたように、最大シリ
コン効率のために、論理マクロセルは積項アレイおよび
Ｉ／Ｏピンの両方から結合を外されなければならない。
【０１３４】しかしながら、単にＩ／Ｏピンから論理マ
クロセルの結合を外すことは最大シリコン効率のために
は十分ではない。Ｉ／Ｏピンから論理マクロセルの結合
を外すことは埋込レジスタとして論理マクロセルの用法
を復元するが、そのような結合を外すことは尺度決め可
能性の問題を解決しない。より重要な問題は、マクロセ
ルの数が増加されるにつれて積項アレイ大きさが一定ま
たはほぼ一定、すなわち約１つから５つの入力ラインに
よる変化、のまま残るようにマクロセルから積項アレイ
の結合を外すことである。
【０１３５】論理アロケータ４１１は、先に説明された
ように、積項資源をプログラマブル論理ブロック４０２
におけるすべてのマクロセル４１２の間で可変分布に割
当てる。このように、論理アロケータ４１１は積項アレ
イ４１０から使用されないマクロセル４１２の結合を実
質的に外し、かつ最小速度不利益、すなわち論理アロケ
ータ４１１の信号遅延時間を含むピンからピンへの信号
遅延時間が同等の密度の先行技術の装置より小さい状態
で、使用される論理マクロセル４１２につき最高１２か
ら１６の積項を割当てる。
【０１３６】論理アロケータ４１１は第２世代のＥＰＬ
Ｄ群のエクスパンダアレイ概念と明確な対照をなす。固
定割当積項非効率問題を解決するためにより特定的に、
いくらかの第２世代の中間密度のＥＰＬＤはエクスパン
ダ積項アレイの概念を選択する。折返しＮＡＮＤアレイ
概念の変形であるエクスパンダアレイ概念は、１個の出
力ピンにつき少なくとも７つから８つの積項の固定され
たオーバヘッドの基本的な問題を解決するための１つの
試みである。エクスパンダ積項アレイはプログラマブル
論理装置の論理能力を拡張するために利用可能な割当て
られない積項の集合である。
【０１３７】しかしながら、エクスパンダアレイオーバ
ヘッドは１個のマクロセルにつき８つの積項の固定オー
バヘッドへの付加なので（３つから４つの論理積項プラ
ス４つの制御積項）、この試みは問題を解決するよりも
むしろ積項オーバヘッド問題を劣化させるように見える
。さらに、信号がアレイを通過するための時間は３つの
積項より多くを必要とする論理に対して約１３ナノ秒か
ら１６ナノ秒であったので、エクスパンダアレイは重要
な速度遅延をもたらす。
【０１３８】このように、エクスパンダアレイ概念は３
つの積項より多い論理集中応用に著しい性能不利益を課
するだけでなく、その概念はエクスパンダアレイと関連
する固定オーバヘッドにおいて著しい費用不利益を課し
、かつその結果より小さい論理集中的機能に対してより
大きいダイ大きさを課する。ゆえに、エクスパンダアレ
イと異なり、この発明の論理アロケータ４１１は論理マ
クロセル４１２から積項アレイ４１０の結合を外すだけ
でなく、シリコンダイ効率を提供する一方で論理集中的
応用に対して大きい速度劣化の排除をもたらす。特に、
固定資源は特定の応用に対する装置４００の構成におい
ては無駄にされない。
【０１３９】群４００Ａにおけるこの発明の各論理マク
ロセル４１２Ａは同一なので図６５に示された論理出力
マクロセル４１２Ａ１はこの実施例におけるいずれかの
論理マクロセル４１２Ａを表わす。論理マクロセル４１
２Ａ１において、論理アロケータ４１１Ａからの複数個
の論理項はＯＲゲート５００へのｎ入力ライン上に与え
られる。ＯＲゲート５００の出力ラインは２−１プログ
ラマブル出力経路選択マルチプレクサ５０５の第１の入
力端子に接続され、かつ非同期リセット入力端子および
非同期プリセット入力端子を有する立上り縁がトリガさ
れたプログラマブルＤ型またはＰ型フリップフロップ５
０３、すなわちプログラマブル記憶素子、の入力端子に
接続される。非同期プリセットライン４１０Ａ６９はフ
リップフロップ５０３の非同期プリセット端子に接続さ
れ、かつ非同期リセット積項ライン４１０Ａ６８はフリ
ップフロップ５０３の非同期リセット端子に接続される
。
【０１４０】先に説明されかつ図４８から図５１および
図５２から図５５において示されたように、この発明の
プログラマブル論理装置の各々において、装置内の各プ
ログラマブル論理ブロック４０２は、以下でより完全に
説明されるように、埋込論理マクロセルを含む論理マク
ロセルにおいて各フリップフロップ５０３の適切な端子
に接続される非同期リセット積項ラインおよび非同期プ
リセット積項ラインを有する。専用入力ピン４０４Ａ５
、４０４Ａ６からのラインＣＬＫ０およびＣＬＫ１はそ
れぞれプログラマブル２−１クロック選択マルチプレク
サ５０１の第１および第２の入力端子に接続される。 プログラマブルマルチプレクサ５０１の状態はアーキテ
クチュアセル５０２によって決定される。セル５０２が
論理ゼロにプログラムされるとき、ラインＣＬＫ０上の
信号はマルチプレクサ５０１の出力ラインに与えられ、
それはフリップフロップ５０３のクロック入力端子に接
続される。逆に、セル５０２が論理１に設定されるとき
、ラインＣＬＫ１上の信号がフリップフロップ５０３の
クロック入力端子に与えられる。
【０１４１】アーキテクチュア構成セル５０４はフリッ
プフロップ５０３をＤ型フリップフロップまたはＴ型フ
リップフロップのどちらかとして構成するために用いら
れる。フリップフロップ５０３の出力端子Ｑはプログラ
マブル出力経路選択マルチプレクサ５０５の第２の入力
端子に接続される。アーキテクチュアセル５０６は、第
１の入力端子上の信号、組合せ信号、または第２の入力
端子上の信号、登録信号のうちのどちらかがマルチプレ
クサ５０５の出力端子に与えられるようにマルチプレク
サ５０５を構成する。
【０１４２】図６６および図６７に示されるように、ア
ーキテクチュアセル５０６が論理１にプログラムされる
と、ＯＲゲート５００からの第１の入力端子上の信号が
マルチプレクサ５０５の出力端子に与えられて論理マク
ロセル４１２Ａ１は組合せ出力を与える。逆に、アーキ
テクチュアセル５０６が論理ゼロにプログラムされると
き、フリップフロップ５０３からの出力信号がマルチプ
レクサ５０５の出力端子上に与えられるので論理マクロ
セル４１２Ａ−１は登録セルとしての機能を果たす（図
６８から図７１）。マルチプレクサ５０５の出力端子上
の信号（図６５）は、前もって説明されたようにスイッ
チマトリックス４０１へのフィードバックラインの１つ
であるライン４２７Ａ１に与えられる。
【０１４３】論理マクロセル４１２Ａ１（図６５）にお
ける最後の構造は、その第１の入力端子がマルチプレク
サ５０５の出力端子に接続されかつインバータを含む第
２の入力端子がまたマルチプレクサ５０５の出力端子に
接続されたプログラマブル２−１極性選択マルチプレク
サ５０７である。アーキテクチュアセル５０８はマルチ
プレクサ５０７の動作を制御する。
【０１４４】セル５０８が論理１にプログラムされると
き、マルチプレクサ５０７はマルチプレクサ５０５から
の信号をＩ／Ｏセルに与える。逆に、アーキテクチュア
セル５０８が論理ゼロにプログラムされるとき、インバ
ータはマルチプレクサ５０５の出力端子からの信号を反
転するのでマルチプレクサ５０５からの信号の補数がＩ
／Ｏセルに与えられる。それゆえに、マルチプレクサ５
０５は論理マクロセル４１２Ａ１からの出力信号の極性
を決定する。
【０１４５】別の実施例（図示せず）においてマルチプ
レクサ５０７は論理マクロセル内に含まれない。むしろ
、マルチプレクサ５０５への入力ラインの接続の直前で
記憶素子５０３への入力ラインにおいて配置される排他
的ＯＲゲートが出力信号極性を制御するために用いられ
る。ゆえに、重要な局面は、論理マクロセル４１２Ａ１
が論理信号極性を制御するための手段を含むということ
である。
【０１４６】このように、この発明に従う論理マクロセ
ルは、出力信号がアクティブハイまたはアクティブロー
極性を有する登録または組合わせのどちらかであるよう
に構成されてもよい。論理マクロセルがレジスタとして
用いられるとき、論理マクロセルはＤ型またはＴ型フリ
ップフロップとしてさらに構成され得る。組込みＴ型フ
リップフロップ能力を伴なうプログラマブル極性はいく
つかの論理機能を実現するために必要とされる積項の数
を最小化する。
【０１４７】論理マクロセル４１２Ａ１の起こり得る構
成は図６６から図７１にさらに詳細に示される。図６６
はアクティブハイ極性を有する組合せセルとして構成さ
れたセルを示し、図６７はアクティブロー極性を有する
組合せセルとして構成されたセルを示す。図６８および
図６９はＤ型フリップフロップならびにアクティブハイ
およびアクティブロー極性を有する登録セルとして構成
されたセルを示し、図７０および図７１はそれぞれアク
ティブハイおよびアクティブロー極性を有するＴ型フリ
ップフロップとしてのセルを示す。
【０１４８】図６８から図７１において、ラインＣＬＫ
０またはラインＣＬＫ１上の信号はこれらの図の各々が
実際２つの起こり得る構成を表わすようにマルチプレク
サ５０１により選択されてもよい。このように、この実
施例において、論理マクロセル４１２Ａ１における４個
のプログラマブル構成セルで得られる合計１０の可能な
構成があるが、４個のプログラマブル構成セルは合計１
６の可能な構成をサポートし得る。
【０１４９】各出力論理マクロセル４１２Ａ１は出力信
号をＩ／Ｏセルに与え、かつまた出力信号を専用内部フ
ィードバックライン４２７Ａ１を経てスイッチマトリッ
クス４０１に送る。フィードバック信号は登録または組
合せ信号のうちのどちらかに対して与えられ、かつ以下
でより完全に説明されるようにＩ／Ｏセル構成にかかわ
らず常に利用可能である。フィードバック信号は登録ま
たは組合せのどちらであってもよいので、フィードバッ
ク信号は埋込連続的または組合せ機能を許容しかつその
結果としてＩ／Ｏピンをただ入力ピンとしてだけ使用す
るために開放する。先に説明されたように、各論理マク
ロセルはＩ／ＯマクロセルによりＩ／Ｏピンから結合を
外される。
【０１５０】別の実施例において（図示せず）、プログ
ラマブルフリップフロップ５０３は、Ｄ型フリップフロ
ップ、Ｔ型フリップフロップまたはラッチのうちのどの
１つとして構成されてもよいプログラマブル記憶素子に
よって置換される。アーキテクチュアセル５０４および
５０６は、マルチプレクサ５０５の出力端子上の信号が
（ｉ）Ｄ型フリップフロップ出力信号、（ｉｉ）Ｔ型フ
リップフロップ出力信号、（ｉｉｉ）ラッチ出力信号、
または（ｉｖ）組合せ出力信号、のうちの１つであるよ
うにマルチプレクサ５０５およびプログラマブル記憶素
子を構成するのに用いられる。
【０１５１】さらに別の実施例において（図示せず）、
プログラマブルフリップフロップ５０３は、Ｔ型フリッ
プフロップ、Ｄ型フリップフロップ、ＪＫフリップフロ
ップ、ＲＳフリップフロップまたはトランスペアレント
ラッチのうちの１つとして機能を果たすプログラマブル
記憶素子で置換される。この実施例において記憶素子は
４つのモードのうちの１つにおいて機能を果たすので、
２個のアーキテクチュアセルは記憶素子に対して必要と
される。また、１つの付加的な入力ラインまたは複数の
ラインがＪＫフリップフロップまたはＲＳフリップフロ
ップの機能をサポートするために必要とされてもよい。 記憶素子は、両方のセルが論理ゼロを与えるときＴ型フ
リップフロップとして、第１のセルが論理１を与えかつ
第２のセルが論理ゼロを与えるときＤ型フリップフロッ
プとして、第１のセルが論理ゼロを与えかつ第２のセル
が論理１を与えるときＪＫフリップフロップとして、か
つ両方のセルが論理１を与えるときＲＳフリップフロッ
プとして動作する。
【０１５２】先に説明されたように、この発明のプログ
ラマブル論理装置４００の第２群４００Ｂのプログラマ
ブル論理ブロックは複数個の論理出力マクロセル４１２
ＢＡおよび複数個の埋込論理マクロセル４１２ＢＢを含
む。ときどき出力論理マクロセルとして参照される論理
マクロセル４１２ＢＡは論理マクロセル４１２Ａ１に類
似しており、かつマクロセル４１２Ａ１の説明がここで
参照することによって援用される。
【０１５３】埋込論理マクロセル４１２ＢＢ（図７２）
もまた、埋込論理マクロセル４１２ＢＢが極性制御マル
チプレクサ５０５を有しないことを除いて出力論理マク
ロセル４１２Ａ、４１２ＢＡ（図６５）と類似する。埋
込論理マクロセル４１２ＢＢ（図７２）からの出力信号
は、スイッチマトリックス４０１Ｂへのライン４２７Ｂ
２上の内部フィードバック信号である。この発明の埋込
論理マクロセル４１２ＢＢはプログラマブル論理装置４
００Ｂの論理能力を増加させ、かつセルなしに得られる
であろうものよりもより高いシリコン効率を与える。
【０１５４】埋込論理マクロセル４１２ＢＢにおいて、
ＯＲゲート５００はプログラマブル入力信号選択２−１
マルチプレクサ５０９の第１の端子に接続された出力ラ
インを有する。Ｉ／Ｏピンからの入力ラインはプログラ
マブルマルチプレクサ５０９の第２の入力端子に接続さ
れる。アーキテクチュア構成セル５１０はＩ／Ｏピンま
たはＯＲゲート５００からの信号がマルチプレクサ５０
９の出力端子に与えられるようにマルチプレクサ５０９
を構成するのに用いられる。
【０１５５】マルチプレクサ５０９の出力端子はプログ
ラマブルフリップフロップ５０３の入力端子Ｄ／Ｔおよ
びマルチプレクサ５０５の第２の入力端子に接続される
。埋込論理マクロセル４１２ＢＢの残余は出力論理マク
ロセル４１２Ａ１に対して先に説明されたように構成さ
れる。
【０１５６】埋込論理マクロセル４１２Ｂはまた１０の
異なる構成を有する。埋込論理マクロセル４１２ＢＢは
、（ｉ）論理アロケータ４１１からスイッチマトリック
ス４０１への組合せ出力（図７３）、（ｉｉ）論理アロ
ケータ４１１からスイッチマトリックス４０１への登録
Ｄ型フリップフロップ信号（図７４）、または（ｉｉｉ
）論理アロケータ４１１からスイッチマトリックス４０
１への登録Ｔ型フリップフロップ信号（図７５）、を与
え得る。
【０１５７】同様に、Ｉ／Ｏピン上の信号は、埋込論理
マクロセルが（ｉ）スイッチマトリックス４０１への組
合せ入力信号（図７６）、（ｉｉ）Ｄ型フリップフロッ
プからスイッチマトリックス４０１への登録入力信号（
図７７）、または（ｉｉｉ）Ｔ型フリップフロップから
スイッチマトリックス４０１への登録入力信号（図７８
）、を与えるようにマルチプレクサ５０９によって選択
され得る。登録信号の各々はラインＣＬＫ０上の信号、
ラインＣＬＫ１上の信号のいずれかでクロック動作され
得る。その代わりに、埋込論理マクロセル４１２ＢＢは
論理出力マクロセル４１２Ａ１におけるフリップフロッ
プ５０３に対して上述された代替の記憶素子を含み得る
。その説明はここで参照することによって援用される。
【０１５８】埋込論理マクロセル４１２ＢＢの重要な特
徴は動作の二重モード、すなわちスイッチマトリックス
４０１へのフィードバックを有する出力セルとしてまた
は登録入力セルとして機能を果たす埋込論理マクロセル
の能力である。バイパスできる登録入力を伴なう埋込論
理マクロセル４１２ＢＢはプログラマブル論理装置４０
０Ｂの利用およびシリコン効率を大いに増加させる。専
用入力ピン信号および埋込論理マクロセルフィードバッ
ク信号の両方はスイッチマトリックス４０１Ｂにいつで
も利用できる。これは、埋込論理マクロセルからの専用
入力ピン信号および登録入力信号、または専用入力ピン
信号プラス埋込登録フィードバック信号のいずれかの同
時使用を許容する。
【０１５９】出力論理マクロセル４１２Ａ、４１２ＢＡ
および埋込論理マクロセル４１２ＢＢの両方は２個の同
期クロック入力ピンのうちの１個からの信号によって個
々のマクロセル基準に基づいてクロック動作される。こ
のクロッキングはユーザが１つの装置においてフレキシ
ブルでかつ多状態マシンを実現することを許容する。さ
らに、クロック入力ピンのうちのいずれかがクロック信
号源として用いられても、ピンはスイッチマトリックス
への入力ピンとしてなお利用可能である。
【０１６０】先に説明されたように、プログラマブル論
理ブロックにおいていずれかの埋込論理マクロセルを含
むすべての論理マクロセルは共通非同期リセット積項お
よび共通非同期プリセット積項によって制御される。こ
のように、各プログラマブル論理ブロックに対して、出
力論理マクロセルにおいてであれ埋込論理マクロセルに
おいてであれ論理マクロセルにおけるすべてのフリップ
フロップは同時に初期設定される。
【０１６１】この実施例において、アーキテクチュアに
おける主要なファクタは最適シリコン効率構造における
性能および費用である。たとえば、多くのプログラマブ
ル論理装置は１つのチップ上で同期論理応用および非同
期論理応用の両方をサポートする。しかしながら、同期
および非同期論理応用の要求は異なる。この構成はより
フレキシブルな構造をもたらすが、構成は常に妥協を必
要とし、それは順に利用、速度およびシリコン効率に関
して効率的でない構造をもたらす。
【０１６２】１つの特定の例がマクロセル１個について
の個々のリセット、プリセット、クロックおよび出力イ
ネーブル積項の固定割当である。積項のそのような割当
はかなりな融通性を提供するが、マクロセル当たり４積
項の固定割当−−同期論理応用に対して非常に費用のか
かる命題−−が必要とされる。制御積項は同期論理応用
のために実質的に無駄にされる。また、マクロセルは外
部同期クロックピンからのただ１つのクロック信号にだ
け限定され、それは順に装置を１つの同期状態マシンに
限定するので、個々の積項割当は論理マクロセルのため
のクロック選択を必要とする。
【０１６３】この発明のＩ／Ｏマクロセル４１３は図７
９に示される。Ｉ／Ｏマクロセル４１３はＩ／Ｏピン５
４１に結合された１つのトライステートバッファ５４０
を有する。トライステートバッファの入力端子は出力論
理マクロセル、たとえば論理論理マクロセル４１２Ａ１
または論理マクロセル４１２ＢＡからの出力ラインに接
続される。バッファ５４０の制御端子は４−１プログラ
マブルマルチプレクサ５４２の出力ラインに接続される
。バッファ５４０の出力端子はまた装置の第１群４００
Ａにおけるスイッチマトリックス４０１Ａに結合され、
かつ装置の第２群４００Ｂにおけるスイッチマトリック
ス４０１Ｂおよび埋込プログラマブルマルチプレクサ５
０９に結合される。
【０１６４】２つの出力イネーブル積項は４−１マルチ
プレクサ５４２の第１の２つの入力に接続される。第３
の入力端子は電源電圧Ｖｃｃ接続され、かつ第４の端子
は接地される。マルチプレクサ５４２は選択的に出力イ
ネーブル信号をバッファ５４０に与える。
【０１６５】４−１マルチプレクサ５４２は２個のアー
キテクチュアセル５４３、５４４を有する。第１のセル
５４３が論理０にプログラムされ、かつ第２のセル５４
４が論理１にプログラムされるとき、第１の出力イネー
ブル積項はトライステートバッファ５４０の制御端子に
与えられる。アーキテクチュアセル５４３、５４４の両
方が論理１にプログラムされるとき、第２の出力イネー
ブル積項はトライステートバッファ５４０の出力制御端
子に与えられる。アーキテクチュアセル５４３が論理１
にプログラムされ、かつセル５４４が論理０にプログラ
ムされるとき、電源電圧Ｖｃｃがバッファ５４０の端子
に与えられ、アーキテクチュアセル５４３、５４４の両
方が論理０にプログラムされるとき、トライステートバ
ッファ５４０の端子は接地される。
【０１６６】電源電圧Ｖｃｃがトライステートバッファ
５４０に与えられるとき、バッファ５４０は出力バッフ
ァとして使用することが永久的に可能になり、逆に制御
端子が接地されるときバッファ５４０はトライステート
にされてＩ／Ｏピン５４１は入力ピンとして永久的に機
能を果たす。出力イネーブル項のうちのいずれかが制御
端子に与えられるとき、Ｉ／Ｏピンは積項により制御さ
れる両方向Ｉ／Ｏピンとして機能を果たす。
【０１６７】先に説明されたように、２つの積項は８個
のＩ／Ｏセルに共通する。２つの積項は、８個のＩ／Ｏ
セルのバンクが８Ｉ／Ｏマクロセル内の２つの別個の部
分的バンクとして構成されることを許容する。積項のう
ちの一方がＩ／Ｏマクロセルの第１の部分的バンクを制
御し、他方の積項がＩ／Ｏマクロセルの第２の部分的バ
ンクを制御する。このように、各Ｉ／Ｏマクロセルに対
する２つの積項の利用はＰＬＤ４００の能力を大いに高
める。
【０１６８】この発明のＩ／Ｏセル構造の重要な特徴は
、この構造がＩ／Ｏピン４０３から論理マクロセル４１
２の結合を外すということである。Ｉ／Ｏピン４０３か
ら論理マクロセル４１２の結合を外すことは２つの主要
な利点を有する。まず、結合を外すことはプログラマブ
ルスイッチマトリックス４０１に対して二重フィードバ
ック能力を提供し、かつ次に結合を外すことは、接続性
問題を、ピンにおいて前もって決めるよりもむしろ、そ
れが属するスイッチマトリックス４０１に移す。二重フ
ィードバック能力は、カウンタ、シフトレジスタおよび
複雑な状態マシンのような大量の埋込論理を必要とする
応用に対して有益であり、かつ大量のピンを必要とする
Ｉ／Ｏ集中的応用は埋込論理に対してマクロセル機能を
確保する。
【０１６９】スイッチ相互接続マトリックス４０１はこ
のマトリックスを介して通る各信号がスイッチマトリッ
クス内の同じ数のコンポーネントを介して通るように配
列される。このことは、スイッチマトリックス４０１を
通過するすべての信号に対する時間遅延が実質的に同じ
であることを確実にし、かつ所望されればスイッチマト
リックス４０１を通過する同時発生信号のグループの再
同期化を許容する。
【０１７０】スイッチマトリックス４０１を介する最大
速度を達成するために、マトリックスは完全叉点スイッ
チとして故意に実現されないでいた。スイッチマトリッ
クスは向上された機能性を達成するために完全叉点スイ
ッチとして実現され得る。しかしながら、完全叉点スイ
ッチマトリックスの向上された機能性は減少された速度
性能および増加されたダイ大きさをもたらす。
【０１７１】スイッチマトリックス４０１は機能性、速
度性能およびダイ大きさ間のバランスを提供するように
選択された。スイッチマトリックス４０１は、上述のよ
うに、スイッチマトリックス４０１を通過するすべての
信号に対して均一で、固定された遅延時間を達成するた
めに単一の、集中型スイッチとして組立てられる。しか
しながら、スイッチマトリックス４０１はまた多分散型
スイッチとして実現されてもよい。この発明のスイッチ
マトリックス４０１および完全叉点スイッチマトリック
スの説明を考慮して、異なる程度の機能性、速度および
ダイ大きさを有する他のスイッチマトリックスが当業者
により設計されかつ実現され得る。
【０１７２】この発明のプログラマブル論理装置４００
の第１群４００Ａのためのスイッチマトリックス４０１
Ａは図８０に示される。図８０において、水平なライン
はスイッチマトリックス４０１Ａへの信号入力ラインを
表わす。垂直ラインはプログラマブル論理ブロック４０
２Ａ−１、４０２Ａ−２への入力ラインを表わす。水平
ラインおよび垂直ラインの交点における円はプログラマ
ブル接続を表わす。特に、以下でより完全に説明される
ように、スイッチマトリックス４０１Ａは多数の４−１
プログラマブルマルチプレクサと、多数の５−１プログ
ラマブルマルチプレクサを含む。
【０１７３】１６の水平ラインのうちの一番上のグルー
プは、Ｉ／Ｏピン４０３Ａ−１（図３２）からの入力信
号を与えるライン４２８Ａ−１（図８０）である。１６
の水平ラインの次のグループは論理マクロセル４１２Ａ
−１（図３２）からのライン４２７Ａ−１（図８０）で
ある。したがって、これらのラインはフィードバック信
号を論理マクロセル４１２Ａ−１からスイッチマトリッ
クス４０１Ａに与える。１６の水平ラインの第３グルー
プはＩ／Ｏピン４０３Ａ−２（図３２）からのライン４
２８Ａ−２（図８０）であり、かつ１６の水平ラインの
第４グループは論理マクロセル４１２Ａ−２からのライ
ン４２７Ａ−２（図８０）である。次の１組のラインは
専用入力ピン４０４Ａ−１および４０４Ａ−２からの専
用入力ラインである。最下位の６つの水平ラインは４個
の専用入力ピン４０４Ａ−３、４０４Ａ−４ならびに２
個のクロック／入力ピン４０４Ａ−５および４０４Ａ−
６に接続される。
【０１７４】スイッチマトリックス４０１Ａの左手側か
らの第１の２２の垂直ライン４２６Ａ１−１から４２６
Ａ２２−１はプログラマブル論理ブロック４０２Ａ−１
への入力ライン４２６Ａ−１に接続される。スイッチマ
トリックス４０１Ａの右手側の残りの２２垂直ライン４
２６Ａ１−２から４２６Ａ２２−２はプログラマブル論
理ブロック４０２Ａ−２の入力ライン４２６Ａ−２であ
る。
【０１７５】スイッチマトリックス４０１Ａのプログラ
マブル論理ブロックと関連する部分は、選択されたスイ
ッチマトリックス入力ライン、図８０における水平ライ
ンを、選択されたスイッチマトリックス出力ライン、順
にプログラマブル論理ブロックへの入力ラインである図
８０における垂直ラインにプログラム可能に結合する合
計２０のプログラマブルマルチプレクサを有する。この
ように、スイッチマトリックス４０１Ａは合計４０のプ
ログラマブルマルチプレクサからなる。
【０１７６】プログラマブル論理ブロックの入力ライン
と関連する２０のプログラマブルマルチプレクサの各グ
ループにおいて、マルチプレクサのうち１６は４−１マ
ルチプレクサであり、かつ４つは５−１マルチプレクサ
である。各プログラマブル論理ブロックのための入力ラ
インのうちの２つはスイッチマトリックス４０１Ａによ
って専用入力ピンに直接接続される。図８０において、
各垂直ラインは、マルチプレクサのうちの１つからの出
力ラインかまたは２つの固定ラインのうちの１つかのど
ちらかである。垂直ライン上の円は、特定のマルチプレ
クサの入力ラインおよび出力ライン間のプログラマブル
接続を表わす。
【０１７７】たとえば、マトリックスの左手側から９番
目の垂直ラインはプログラマブル論理ブロック４０２Ａ
−１への入力ライン４２６Ａ９−１であり、かつプログ
ラマブル４−１マルチプレクサの出力ラインである。こ
のマルチプレクサへの入力ラインはプログラマブル論理
ブロック４０２Ａの第９Ｉ／Ｏピンからのライン４２８
Ａ９−１、第１論理マクロセル４１２Ａ１−１からのラ
イン４２７Ａ１−１および第２プログラマブル論理ブロ
ック４０２Ａ−２からの対応するラインである。
【０１７８】このように、両方のプログラマブル論理ブ
ロック４０２Ａ−１、４０２Ａ−２に対する１６の入力
信号は、４つの異なる源、すなわち２つのＩ／Ｏピン源
および二重フィードバック能力を許容するために回転さ
れる２つのマクロセルフィードバック源、から抽出され
る。
【０１７９】より特定的に、各４−１プログラマブルマ
ルチプレクサは、入力ラインのうちのただ１つが出力ラ
インに接続されるようにマルチプレクサを構成するため
に用いられる２個のアーキテクチュアセルを有する。ア
ーキテクチュアセルは入力選択信号をマルチプレクサに
与える。各グループのマルチプレクサに対する資源選択
は表４および表５において表わされる。表５において、
マルチプレクサは入力信号をただ１つのプログラマブル
論理ブロックからだけ受けとるので、ブロック４０２Ａ
−１と関連するマルチプレクサのみが表５に与えられる
ということに注目されたい。ブロック４０２Ａ−２に対
するアーキテクチュアセル構成は源がブロック４０２Ａ
−２からのものであるという以外はブロック４０２Ａ−
１に対して示されたものと同じである。
【０１８０】
【表４】
【０１８１】
【表５】 スイッチマトリックス４０１Ａにおいて専用入力ピン信
号以外の各入力信号がプログラマブル論理ブロックへの
少なくとも２つの異なる入口点を有することに注目され
たい。このように、スイッチマトリックス４０１Ａへの
入力信号源は適切に回転されるので、いかなる論理マク
ロセルおよびその論理マクロセルと関連するＩ／Ｏピン
に対しても、論理マクロセルフィードバック信号および
対応するＩ／Ｏピン上の信号の両方が装置４００Ａにお
ける各プログラマブル論理ブロックに利用できる。
【０１８２】たとえば、第１のＩ／Ｏピン上の信号は第
１の４−１マルチプレクサへの入力であるが、フィード
バック信号は第９の４−１マルチプレクサへの入力であ
る。このように、この回転は積項アレイの大きさを増加
することなく埋込登録能力を許容する。ゆえに、先行技
術の装置と異なり、積項アレイの大きさは論理マクロセ
ルの数に関係しない。
【０１８３】各プログラマブル論理ブロックは同じ入力
信号または異なる入力信号を受取ってもよいということ
にも注目されたい。これは構造が各アレイに共通な最大
２２の入力を有するモノリシックアレイとしてか、また
は総最大数４２の入力信号を有する２つの別個の比較的
無関係な分割アレイとして機能を果たすことを許容する
。
【０１８４】スイッチマトリックス４０１Ａの代替の表
現が図８１および図８２において示される。表示を簡単
にするために、ブロック４０２Ａ−１および４０２Ａ−
２はそれぞれブロック“Ａ”および“Ｂ”として表わさ
れる。同様に、論理マクロセル４１２Ａ１−１はＡ１と
なり、かつ論理マクロセル４１２Ａ１−２はＢ１となる
ので、ブロック４２０Ａ−１におけるマクロセルはマク
ロセルＡ１からＡ１６の範囲にわたり、かつブロック４
０２Ａ−２ではマクロセルＢ１からＢ２の範囲にわたる
。フィードバックラインはマクロセル番号で表わされる
。１個のマクロセルと関連するＩ／Ｏピンは脱字記号“
＾”が後に続くマクロセル番号によって表わされる。 専用入力ピン４０４ＡはＩ１からＩ６まで番号を付けら
れる。
【０１８５】この発明のプログラマブル論理装置の第１
群４００Ｂに対するスイッチマトリックス４０１Ｂは図
８３および図８４に示される。スイッチマトリックス４
０１Ｂは連続的な装置であるが、スイッチマトリックス
４０１Ｂは表示を簡単にするために図において２つの部
分に分けられる。水平ラインはスイッチマトリックス４
０１Ｂへの信号入力ラインを表わす。垂直ラインはプロ
グラマブル論理ブロック４０２Ｂ−１から４０２Ｂ−４
への入力ラインを表わす。水平ラインおよび垂直ライン
の交点における円はプログラマブル接続を表わす。特に
、以下でより完全に説明されるように、スイッチマトリ
ックス４０１Ｂは多数の１２−１プログラマブルマルチ
プレクサと、多数の４−１プログラマブルマルチプレク
サを含む。
【０１８６】１６の水平ラインのうちの１番上のグルー
プはＩ／Ｏピン４０３Ｂ−１（図３９および図４０）か
らの入力信号を与えるライン４２８Ｂ−１（図８３、図
８４）である（プログラマブル論理ブロック４０２Ｂ−
１と関連する）。１６の水平ラインのうちの次のグルー
プは論理マクロセル４１２Ｂ−１（図３９および図４０
）からのライン４２７Ｂ−１（図８３、図８４）である
。ライン４２７Ｂ−１における第１グループの８つのラ
イン４２７ＢＡ−１は出力論理マクロセル４１２ＢＡ−
１からのものであり、かつライン４２７Ｂ−１における
第２グループの８つのラインはプログラマブル論理ブロ
ック４０２Ｂ−１の埋込論理マクロセル４１２ＢＢ−１
からのものである。したがって、ライン４２７Ｂ−１は
論理マクロセル４１２Ｂ−１からのフィードバック信号
を与える。
【０１８７】水平ライン４２８Ｂ−２、４２７Ｂ−２、
４２８Ｂ−３、４２７Ｂ−３、４２８Ｂ−４、４２７Ｂ
−４は、プログラマブル論理ブロック４０２Ｂ−１に対
するライン４２８Ｂ−１、４２７Ｂ−１のように、それ
ぞれプログラマブル論理ブロック４０２Ｂ−２、４０２
Ｂ−３および４０２Ｂ−４に対する同等のラインである
。次の１組のライン４２９Ｂ１、４２９Ｂ２は専用入力
ライン４０４Ｂ−１および４０４Ｂ−２からの専用入力
ラインである。最下位の４つの水平ラインは専用入力ピ
ン４０４Ｂ−３、４０４Ｂ−４ならびに２個のクロック
／入力ピン４０４Ｂ−５および４０４Ｂ−６に接続され
る。
【０１８８】図８３および図８４における垂直ラインは
４グループの２２のラインに配列される。２２ラインの
各グループは装置４００Ｂにおけるプログラマブル論理
ブロック４０２Ｂのうちの１つに対する入力ラインの１
組である。さらに、４グループのラインの各々における
１６の垂直ライン４２６Ｂ１−ｎから４２６Ｂ１６−ｎ
、ここでｎ＝１，２，３，４、のグループは同一の態様
で水平入力ラインにプログラム可能に結合される。４グ
ループの２２ラインの各々における２つのライン４２６
Ｂ１７−ｎおよび４２６Ｂ１８−ｎのグループはそれぞ
れ専用入力ライン４２９Ｂ１、４２９Ｂ２に接続される
。
【０１８９】４グループの２２ラインの各々における残
りの４つの垂直ラインは （ｉ）　　専用入力ライン４２９Ｂ３から４２９Ｂ６、
および （ｉｉ）　　４つの垂直ラインがそこへの入力ラインで
あるプログラマブル論理ブロックからの選択された入力
ラインにプログラム可能に結合される。
【０１９０】スイッチマトリックス４０１Ｂの左手側か
らの第１の２２垂直ライン４２６Ｂ１−１から４２６Ｂ
２２−１（図８３）は、プログラマブル論理ブロック４
０２Ｂ−１への入力ライン４２６Ｂ−１である。スイッ
チマトリックス４０１Ｂの右手側の残りの２２垂直ライ
ン４２６Ｂ１−２から４２６Ｂ２２−２はプログラマブ
ル論理ブロック４０２Ｂ−２への入力ライン４２６Ｂ−
２である。同様に、２組の２２ライン、４２６Ｂ１−３
から４２６Ｂ２２−３および４２６Ｂ１−４から４２６
Ｂ２２−４はそれぞれプログラマブル論理ブロック４０
２Ｂ−３および４０２Ｂ−４への入力ラインである。
【０１９１】スイッチマトリックス４０１Ｂのプログラ
マブル論理ブロックと関連する部分は、スイッチマトリ
ックス入力ライン、図８３、図８４における水平ライン
を、スイッチマトリックス出力ライン、プログラマブル
論理ブロックへの入力ラインである図８３、図８４にお
ける垂直ラインにプログラム可能に結合する合計２０の
プログラマブルマルチプレクサを有する。このように、
スイッチマトリックス４０１Ｂは合計８０のプログラマ
ブルマルチプレクサから成る。
【０１９２】プログラマブル論理ブロックの入力ライン
と関連する２０のプログラマブルマルチプレクサの各グ
ループにおいて、マルチプレクサのうち１６は１２−１
マルチプレクサであり、４つは４−１マルチプレクサで
ある。各プログラマブル論理ブロックに対する入力ライ
ンの２つはスイッチマトリックス４０１Ｂによって専用
入力ピンに直接接続される。図８３および図８４におい
て、各垂直ラインはマルチプレクサの１つからの出力ラ
インかまたは２つの固定ラインのうちの１つである。垂
直ライン上の円は特定のマルチプレクサの入力ラインお
よび出力ライン間のプログラマブルコネクタを表わす。
【０１９３】各プログラマブル論理ブロック４０２Ｂ−
１、４０２Ｂ−２、４０２Ｂ−３、４０２Ｂ−４に対す
る１６の入力信号は、二重フィードバック能力を許容す
るために回転される、１２の異なる源、すなわち４つの
Ｉ／Ｏピン源、４つの埋込論理マクロセルフィードバッ
ク源および４つの出力論理マクロセルフィードバック源
、から抽出される。
【０１９４】より特定的に、各１２−１プログラマブル
マルチプレクサは、入力ラインのうちのただ１つが出力
ラインに接続されるようにマルチプレクサを構成するた
めに用いられる４個のアーキテクチュアセルを有する。 マルチプレクサの各グループに対する資源選択は表６お
よび表７に表わされる。
【０１９５】
【表６】
【０１９６】
【表７】 スイッチマトリックス４０１Ｂにおいて専用入力ピン信
号以外の各入力信号がプログラマブル論理ブロックへの
少なくとも２つの異なる入口点を有することに注目され
たい。このように、スイッチマトリックス４０１Ｂへの
入力信号源は適切に回転されるので、いかなる出力論理
マクロセルおよびその出力論理マクロセルに関連するＩ
／Ｏピンに対しても出力論理マクロセルフィードバック
信号および対応するＩ／Ｏピン上の信号の両方が装置４
００Ｂにおける各プログラマブル論理ブロックに利用で
きる。このように、この回転は積項アレイの大きさを増
加させることなく出力論理マクロセルに対する埋込登録
能力を許容する。各プログラマブル論理ブロックが同じ
入力信号または異なる入力信号を受取ってもよいことに
も注目されたい。このことは構造が最大２２の入力を有
するモノリシックアレイとしてか、または総最大数８２
の入力信号を有する４つの別個の比較的関係のない分割
アレイとして、機能を果たすことを許容する。
【０１９７】スイッチマトリックス４０１Ｂの代替の表
示は図８５から図８８に示される。表示を簡単にするた
めに、プログラマブル論理ブロック４０２Ｂ−１から４
０２Ｂ−４はそれぞれブロック“Ａ”、“Ｂ”、“Ｃ”
および“Ｄ”として表わされる。同様に、出力マクロセ
ルおよび埋込論理マクロセルはブロック文字および列４
１２Ｂにおけるマクロセルの位置の番号によって表わさ
れる。したがって、プログラマブル論理ブロックＡに対
する出力論理マクロセルおよび埋込マクロセルはＡ１か
らＡ１６まで番号を付けられ、ここでＡ１、Ａ３、・・
・、Ａ１５は出力マクロセルであり、かつ番号Ａ２、Ａ
４、・・・、Ａ１６は埋込マクロセルである。他のプロ
グラマブル論理ブロックにおけるマクロセルは同様に番
号を付直される。スイッチマトリックス４０１Ａに対し
て先に示されたように、フィードバックラインはマクロ
セル番号によって表わされる。１個のマクロセルと関連
するＩ／Ｏピンは脱字記号“＾”が後に続くマクロセル
番号によって表わされる。専用入力ピン４０４Ｂはそれ
ぞれＩ１からＩ６まで番号を付けられる。図８５から図
８８は図８３および図８４と完全に等しく、ただ、スイ
ッチマトリックス４０１Ｂを含むプログラマブルマルチ
プレクサ入力ラインおよび出力ラインを示す別の方法な
のである。
【０１９８】プログラマブル論理装置４００Ａ、４００
Ｂの先の実施例において、スイッチマトリックス４０１
は装置における各プログラマブル論理ブロックに対して
２２の入力ラインを駆動した。先に説明されたように重
要な局面は、入力ラインの数が固定されており、かつ論
理マクロセルまたは専用入力ピンの数における変化とと
もに変化しないということである。別の実施例において
（図示せず）、プログラマブル論理装置のアーキテクチ
ュアは装置４００Ａと類似する。しかしながら、この実
施例において装置は４つの同一のプログラマブル論理ブ
ロックを有し、先に説明されたように各々がプログラマ
ブル論理ブロック４０２Ａと実質的に同一である。しか
しながら、この実施例において、積項アレイへの入力ラ
インの数は２４である。この実施例に対するスイッチマ
トリックスは図８９から図９２に示される。
【０１９９】再び、４つのプログラマブル論理ブロック
は文字“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”によって識別さ
れる。論理マクロセルは１から１６まで番号を付けられ
るので、論理マクロセルＡ１０は第１のプログラマブル
論理ブロックにおける第１０の論理マクロセルである。 １個の論理マクロセルと関連するＩ／Ｏピンは脱字記号
“＾”によって示される。図８９から図９２に示される
ように、スイッチマトリックスは各プログラマブル論理
ブロックに対して２４の１３−１プログラマブルマルチ
プレクサから成る。したがって、スイッチマトリックス
は５２のプログラマブルマルチプレクサを有する。
【０２００】図８９から図９２において、１番左の列は
プログラマブル論理ブロックへの入力ラインを表わし、
その入力ラインと並ぶ他の番号は１３−１プログラマブ
ルマルチプレクサへの入力ラインを表わす。したがって
、この発明のスイッチマトリックス４０１は様々に異な
って尺度決めされたプログラマブルマルチプレクサを用
いて実現されてもよく、それぞれの場合においてスイッ
チマトリックスは固定された予測可能な遅延時間を有し
、かつ各入力信号がスイッチマトリックスを介してプロ
グラマブル論理ブロックの入力ラインに通じるための多
数の経路を提供する。
【０２０１】このように、上述されたように、この発明
のプログラマブル論理装置４００Ａ、４００Ｂは複数個
のプログラマブル接続を有する。プログラマブル接続は
多数の電気的に消去可能なセルによって制御される。セ
ルの数は特定の実現に依存するが、装置４００Ａ（図３
２）および装置４００Ｂ（図３９および図４０）に対す
るセルの数はそれぞれ表８および表９に与えられる。
【０２０２】
【表８】
【０２０３】
【表９】 先の論議において、表現を簡単にするために、プログラ
マブルアーキテクチュアセルだけが説明された。これら
の応用におけるセルはこの発明に従うヒューズ、ＥＰＲ
ＯＭセルまたはＥＥＰＲＯＭセルであってもよい。アー
キテクチュアセルは、装置が所望の信号をそこを介して
通すように、入力選択信号または出力選択信号をプログ
ラマブル装置に与えるための手段である。
【０２０４】先の論議はプログラマブルＡＮＤ／ＯＲア
レイを、そのような積項の和を形成するためにＯＲゲー
トのアセンブリが後に続く、論理変数の積を形成するた
めに用いられるＡＮＤゲートのアセンブリとして説明し
た。しかしながら、当業者に公知の論理変換を用いて、
好ましい実施例においてプログラマブルＡＮＤ、固定Ｏ
Ｒアレイ（ＡＮＤ／ＯＲアレイ）はプログラマブルＮＯ
Ｒ、固定ＮＯＲアレイによって置換えられる。ＮＯＲ論
理を用いることは同等のプログラマブルＡＮＤ／ＯＲア
レイを超える向上された速度を提供するが、２つのアレ
イの論理機能は同等である。
【０２０５】ＡＮＤ／ＯＲアレイはまた入力信号（Ａ）
の補数（数１）を形成するインバータを含んでもよい。
【０２０６】
【数１】 ＡＮＤ／ＯＲアレイはまた、通常の当業者に周知の態様
でドモルガンの定理
【０２０７】
【数２】 を用いて、そのような和の積を形成するためにＡＮＤゲ
ートのアセンブリが後に続く、論理変数の和を形成する
ためのＯＲゲートのアセンブリとして配列されてもよい
。たとえば、論理積項の和Ａ・Ｂ＋Ｃ・Ｄ＋Ｅ・Ｆ・Ｇ
は補数をとられた変数の和の積の補数、すなわち
【０２
０８】
【数３】 として書かれてもよい。参照することを簡単にするため
に、論理積の論理和および論理和の論理積はここで“論
理和／積項”として集合的に参照される。
【０２０９】図４８から図５１に示されたゲート構成は
たとえばＰＡＬモードで表わされ、ここでＡＮＤゲート
は通常プログラム可能であり、かつＯＲゲートは通常固
定されている。上で与えられたドモルガンの定理を用い
かつ信号インバータを信号経路に組込むことにより、ゲ
ート構成をプログラマブルＯＲゲートおよび固定ＡＮＤ
ゲートに関して表わすことができる。より一般的に、ゲ
ートをＰＬＡモードで構成してもよく、ここにおいてＡ
ＮＤゲートおよびＯＲゲートの両方はプログラム可能で
ある。
【０２１０】この発明のプログラマブル論理装置４００
のスイッチング特性は表１０に与えられる。そのパラメ
ータ記号およびパラメータ規定はＰＡＬ装置データブッ
ク（ＰＡＬ　　Ｄｅｖｉｃｅ　　Ｄａｔａ　　Ｂｏｏｋ
）、アドバンスト・マイクロ・ディバイシズ、サニィベ
イル、ＣＡ、ＰＰ．５−５３３から５−５３５（１９８
８）においてより完全に説明され、それはここで参照す
ることにより援用される。
【０２１１】
【表１０】 パラメータｆＭＡＸ　はそこにおいて装置が動作すると
保証される最大クロック速度である。プログラマブル論
理装置に固有の融通性はクロック動作されたフリップフ
ロップ設計の選択を提供するので、パラメータｆＭＡＸ
　は３つの形式の同期設計に特定される。
【０２１２】設計の第１の形式はオフチップで送られた
フィードバック信号を有する状態マシンである。この外
部フィードバックは装置入力ピン、または多チップ状態
マシンにおける第２の装置に戻ることができる。期間を
規定する一番遅い経路は、外部信号に対するクロック−
出力時間および入力セットアップ時間の和（ｔＳ　＋ｔ
ＣＯ）である。逆数、ｆＭＡＸ　は外部フィードバック
での、または同等の速度装置に関する最大周波数である
。 このｆＭＡＸ　は“ｆＭＡＸ　外部”と呼ばれる。
【０２１３】設計の第２の形式は内部フィードバックの
みを有する単一チップ状態マシンである。この場合、フ
リップフロップ入力は装置入力およびフリップフロップ
出力により規定される。これらの条件の下で、期間は内
部フィードバックおよび論理を介してフリップフロップ
出力からフリップフロップ入力への内部遅延（ｔＳ　＋
ｔＣＦ）によって制限される。このｆＭＡＸは“ｆＭＡ
Ｘ　内部”と呼ばれる。
【０２１４】設計の第３の形式は単純データ経路応用で
ある。この場合、入力データがフリップフロップに提供
されかつクロックで通され、フィードバックは用いられ
ない。これらの条件の下で期間はデータセットアップ時
間およびデータ保持時間の和（ｔＳ　＋ｔＨ　）によっ
て制限される。しかしながら、各ｆＭＡＸ　形式の期間
に対する下限は最小クロック期間（ｔＷＨ＋ｔＷＬ）で
ある。通常、この最小クロック期間は“ｆＭＡＸ　フィ
ードバックなし”と呼ばれる第３のｆＭＡＸ　に対する
期間を決定する。
【０２１５】プログラマブル論理装置４００の群は現れ
る高速ＲＩＳＣおよびＣＩＳＣマイクロプロセッサ応用
の５０ＭＨｚシステムクロックをサポートする。先に説
明されたように、群４００に対する外部ｆＭＡＸ　は５
０ＭＨｚである。この５０ＭＨｚの周波数は、クロック
−外部ピン遅延時間およびフリップフロップのセットア
ップ時間を含む。ゆえに、状態マシンは５０ＭＨｚシス
テムクロック周波数で実行する装置４００において実現
され得る。データ信号は、第２の装置に通信するためか
、またはことによると５０ＭＨｚクロック速度で外部か
ら装置４００にフィードバックするためにオフチップで
送られ得る。
【０２１６】５０ＭＨｚの外部クロック周波数をサポー
トすることに加えて、装置４００の群は６２．５ＭＨｚ
の内部クロック周波数および最大８３ＭＨｚのパイプラ
イン化された周波数をサポートする。
【０２１７】本来、この発明のアーキテクチュアは２つ
の単純な時間遅延パラメータ、すなわちアレイ遅延およ
びスイッチマトリックス遅延、を有する。スイッチマト
リックス４０１およびプログラマブルアレイ時間遅延を
含む、１つのプログラマブル論理ブロック４０２に対す
る入力−出力、ピン−ピン遅延は、最悪の場合で約１５
ｎｓである（温度、電圧を含む）。外部からマルチプル
プログラマブル論理ブロックを通過する信号に対して、
遅延時間は１５ｎｓの単純倍数である。たとえば、スイ
ッチマトリックス４０１を経て２つのプログラマブル論
理ブロックを通過する信号に対する時間遅延は約３０ｎ
ｓであり、３ブロック時間遅延は約４５ｎｓである。こ
の発明の装置に対する遅延計算は単純で、早く、予測可
能でかつ内部経路に関係しない。これは、遅延が遅く、
変わりやすく、内部経路に依存し、かつ計算するのがか
なり長たらしい、複雑な、中位密度ＰＬＤのいくつかと
は異なる。装置４００の群は伝統的ＰＡＬ装置の固有な
単純さおよび固定時間予測可能性を維持し、設計を実現
する前に設計者にかなり単純で、予測可能な性能を提供
する。
【０２１８】装置４００の高性能アーキテクチュアは高
速度でゲート集中機能およびレジスタ集中機能の両方を
サポートする。たとえば、１６ビットアドレスデコーダ
、１６ビットマルチプレクサもしくは４−１６デマルチ
プレクサ（ゲート集中的機能）または１６ビットロード
可能なアップダウンカウンタおよび１６ビット２進同期
カウンタ（レジスタ集中的機能）が５０ＭＨｚの最大周
波数で実現され得、装置４００が最大５０ＭＨｚのＲＩ
ＳＣおよびＣＩＳＣマイクロプロセッサで作動されるこ
とを可能にする。
【０２１９】さらに、高速スイッチマトリックス４０１
を有するプログラマブル論理ブロック４０２構造は、３
０ｎｓの固定された最悪の場合の時間遅延の２つのレベ
ルを経て極めて論理集中的論理機能をサポートする。４
つのプログラマブル論理ブロック４０２を有する、装置
４００Ｂのようなプログラマブル論理装置４００におい
て、１９２より多い積項論理関数が３０ｎｓ時間遅延で
組入れられ得る。
【０２２０】この発明の単純なプログラマブルアーキテ
クチュアは、装置のプログラミングのために単純で、使
用するのが容易なソフトウェアを必要とし、かつ費用が
かかり、複雑なソフトウェアパッケージの必要を不要に
する。
【０２２１】装置４００に対するユーザ設計は、様々な
設計入力機構、たとえばブールの等式および状態マシン
、を経て入力される。臨界ピン上に置かれることを必要
とする信号はユーザによって特定され得る。ソフトウェ
ア適合手段はプログラマブル論理装置４００の資源をユ
ーザ設計において論理式の各々に割当てる。
【０２２２】適合手段の進歩した合成および最適化技術
の結果として、この発明のアーキテクチュアへの設計は
すぐに構成される。適合手段は、いかなる手操作介入も
ない、最適ブロック区分（ユーザ論理式を１つのプログ
ラマブル論理ブロックに適合させること）と、信号をス
イッチマトリックスを経て適切なブロックに送ることと
についての知能および知識を有する。ゆえに、設計者は
いかなる手操作の経路指定または論理の適合についても
心配する必要はない。
【０２２３】ソフトウェアはプログラミング装置４００
に対してＪＥＤＥＣファイルを発生する。装置４００は
適切な個性およびソケットアダプタモジュールを有する
従来の産業基準のＰＡＬプログラマに基づいてプログラ
ムされ得る。適合手段の一実施例は、係属の、共通して
出願されかつ同一の譲受人に譲渡され、Ｎ．シュミーツ
（Ｓｃｈｍｉｔｚ）の「プログラマブル論理装置におけ
る資源の割当てのための装置および方法」と題された米
国特許連続番号第　　　　／　　　　　　，号において
説明され、それはここでそっくりそのまま参照すること
によって援用される。
【０２２４】すべてのプログラマブル論理マクロセル４
１２はパワーアップの間にリセットされるように設計さ
れている。パワーアップに続いて、すべてのプログラマ
ブル論理マクロセル４１２はクリアされ、出力信号を論
理ゼロにセットする。この特徴は状態マシン初期設定を
単純化する際に特に役立つ。
【０２２５】ユーザ専有の論理設計の許可されない複写
を防ぐために、各装置上にセキュリティセルが設けられ
る。一度プログラムされると、セキュリティセルはプロ
グラミングおよびベリフィケーションモードを割込禁止
にする。保護セルを消去するためのただ１つの方法はア
レイアーキテクチュアセル全体を充電することによる。 このセルは好ましくは装置の残りが完全にプログラムさ
れた後にだけプログラムされるべきである。
【０２２６】プログラマブル論理装置４００は、論理機
能性を検査するための簡単な方法を提供する超電圧能動
化プリロードで設計される。
【０２２７】プリロード機能はマクロセル４１２へロー
ドされるべきいかなる任意の状態値をも許容する。典型
的な機能テストシーケンスはテストされている装置に対
するすべての起こり得る状態移行を確かめるはずであろ
う。これは、状態レジスタを任意の“現在の状態”にセ
ットし、かつ装置を任意の“現在の入力”値にセットす
るための能力を必要とする。一度このことがなされると
、状態マシンは“現在の状態”からの移行を確認するた
めに検査され得る新しい状態、または次の状態にクロッ
ク動作される。この方法で、いかなる特定の状態移行も
検査され得る。
【０２２８】プリロード機能は装置がいかなる所望の状
態にも直接進めるようにするので、テストシーケンスは
かなり短くされてもよい。また、すべての起こり得る値
がテストされ得、こうしてテスト時間および開発費用の
両方を大いに削減し、かつ適切なインシステム動作を保
証する。
【０２２９】可観測性モードはテスト可能性のために内
部状態または対応するＩ／Ｏピン上の出力レジスタの内
容を観測するための能力を許容する。この可観測性モー
ドは超電圧を特定のピンに印加することによって入力さ
れる。一度このモードが入力されると、それは組合せ出
力データがＩ／Ｏピン上に現われることを抑制し、かつ
プログラマブル論理マクロセルに対応する出力ピン上の
出力レジスタの内容の観測を許容する。このことは埋込
レジスタの容易なデバッギングおよび追跡を許容する。
【０２３０】この発明は特定数の入力ラインおよび特定
数のアーキテクチュア構成セルを有するプログラマブル
マルチプレクサを有する実施例に関して説明されたので
あり、これらの実施例はただ例示的なだけであり、かつ
この発明の範囲を制限することは意図されない。この発
明の原理に従って、当業者はマルチプレクサへのライン
の様々な構成を実現することができ、かつ先行技術のプ
ログラマブル装置には存在しない融通性を達成するため
に先に説明されたように構成セルを加えるかまたは減ら
すことができる。
【０２３１】さらに、ＰＬＤ４００は同期応用に関して
説明された。しかしながら、金属マスクオプションを介
するＰＬＤ４００Ｂは非同期応用のために構成され得る
。特に、１つの実施例において、図５２から図５５にお
いては埋込論理マクロセルと向かい合う各積項群への接
続は、この積項群が積制御項を隣接する出力論理マクロ
セルに与えるように再分布される。埋込論理マクロセル
はこの実施例においては利用されず、かつ実際シリコン
ダイ上に含まれなくてもよい。
【０２３２】このように、この発明の原理、特にプログ
ラマブル論理ブロックにおける様々なコンポーネントの
結合を外すこと、対称配置および高速スイッチマトリッ
クス、は様々なプログラマブル論理装置において実現さ
れてもよい。したがって、上述の実施例はただこの発明
の原理を例示するだけであり、かつこの発明を開示され
た特定の実施例に制限することは意図されない。
【図面の簡単な説明】
【図１】ＰＬＡまたはＰＡＬ回路とともに使用するため
の先行技術の入力／出力マクロセルのブロック図である
。
【図２】先行技術の消去可能なプログラマブル論理装置
の一部を示す。
【図３】先行技術の消去可能なプログラマブル論理装置
の一部を示す。
【図４】先行技術の消去可能なプログラマブル論理装置
の一部を示す。
【図５】先行技術の消去可能なプログラマブル論理装置
を示す。
【図６】先行技術の消去可能なプログラマブル論理装置
を示す。
【図７】別の先行技術の消去可能なプログラマブル論理
装置のブロック図の一部である。
【図８】別の先行技術の消去可能なプログラマブル論理
装置のブロック図の一部を示す。
【図９】先行技術の構成可能な論理ブロックのブロック
図である。
【図１０】先行技術のスイッチマトリックスのブロック
図である。
【図１１】この発明の一実施例に従う集積回路の概略図
である。
【図１２】この発明の原理に従うプログラマブル論理装
置の別の実施例の概念ブロック図である。
【図１３】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図１４】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図１５】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図１６】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図１７】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図１８】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図１９】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図２０】この発明の原理に従うプログラマブル論理装
置の実施例の概略ブロック図の一部である。
【図２１】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２２】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２３】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２４】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２５】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２６】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２７】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２８】この発明の原理に従うプログラマブル論理装
置の他の実施例の概略ブロック図の一部である。
【図２９】この発明の原理に従う完全な対称を有するプ
ログラマブル論理装置の実施例の概念ブロック図である
。
【図３０】この発明の対称的なプログラマブル論理ブロ
ックのより詳細なブロック図である。
【図３１】この発明の原理に従うプログラマブル論理装
置の１つの群のより詳細なブロック図である。
【図３２】この発明の原理に従う第１群のプログラマブ
ル論理装置の実施例を示すより詳細なブロック図である
。
【図３３】この発明の原理に従う第１群のプログラマブ
ル論理装置の実施例を示すより詳細なブロック図の一部
である。
【図３４】この発明の原理に従う第１群のプログラマブ
ル論理装置の実施例を示すより詳細なブロック図の一部
である。
【図３５】この発明の原理に従う第１群のプログラマブ
ル論理装置の実施例を示すより詳細なブロック図の一部
である。
【図３６】この発明の原理に従う第１群のプログラマブ
ル論理装置の実施例を示すより詳細なブロック図の一部
である。
【図３７】この発明の原理に従う第２群のプログラマブ
ル論理装置のブロック図の一部である。
【図３８】この発明の原理に従う第２群のプログラマブ
ル論理装置のブロック図の一部である。
【図３９】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４０】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４１】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４２】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４３】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４４】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４５】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４６】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４７】この発明の原理に従う第２群のプログラマブ
ル論理装置の実施例のより詳細なブロック図の一部であ
る。
【図４８】この発明の原理に従う第１群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図４９】この発明の原理に従う第１群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図５０】この発明の原理に従う第１群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図５１】この発明の原理に従う第１群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図５２】この発明の原理に従う第２群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図５３】この発明の原理に従う第２群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図５４】この発明の原理に従う第２群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図５５】この発明の原理に従う第２群のプログラマブ
ル論理装置におけるプログラマブル論理ブロックの概略
図の一部である。
【図５６】この発明の第１群のプログラマブル論理装置
の論理アロケータにおけるルータエレメントを示す。
【図５７】この発明の第１群のプログラマブル論理装置
の論理アロケータにおけるルータエレメントを示す。
【図５８】この発明の第１群のプログラマブル論理装置
の論理アロケータにおけるルータエレメントを示す。
【図５９】論理アロケータ４１１Ａの積項ステアリング
を示す。
【図６０】この発明の第２群のプログラマブル論理装置
の論理アロケータにおけるルータエレメントを示す。
【図６１】この発明の第２群のプログラマブル論理装置
の論理アロケータにおけるルータエレメントを示す。
【図６２】この発明の第２群のプログラマブル論理装置
の論理アロケータにおけるルータエレメントを示す。
【図６３】この発明の第２群のプログラマブル論理装置
の論理アロケータにおけるルータエレメントを示す。
【図６４】論理アロケータ４１１Ｂの積項ステアリング
を示す。
【図６５】この発明の原理に従うプログラマブル論理マ
クロセルの概略図である。
【図６６】図６５におけるプログラマブル論理マクロセ
ルの可能な構成を示す。
【図６７】図６５におけるプログラマブル論理マクロセ
ルの可能な構成を示す。
【図６８】図６５におけるプログラマブル論理マクロセ
ルの可能な構成を示す。
【図６９】図６５におけるプログラマブル論理マクロセ
ルの可能な構成を示す。
【図７０】図６５におけるプログラマブル論理マクロセ
ルの可能な構成を示す。
【図７１】図６５におけるプログラマブル論理マクロセ
ルの可能な構成を示す。
【図７２】この発明の原理に従うプログラマブル埋込論
理マクロセルの概略図である。
【図７３】図７２における埋込論理マクロセルに対する
構成を示す。
【図７４】図７２における埋込論理マクロセルに対する
構成を示す。
【図７５】図７２における埋込論理マクロセルに対する
構成を示す。
【図７６】図７２における埋込論理マクロセルに対する
構成を示す。
【図７７】図７２における埋込論理マクロセルに対する
構成を示す。
【図７８】図７２における埋込論理マクロセルに対する
構成を示す。
【図７９】この発明の原理に従うＩ／Ｏマクロセルの概
略図である。
【図８０】スイッチマトリックス４０１Ａにおけるプロ
グラマブルマルチプレクサの図である。
【図８１】この発明の原理に従うスイッチマトリックス
４０１Ａにおけるプログラマブルマルチプレクサへの入
力ラインおよび出力ラインの代替の表示である。
【図８２】この発明の原理に従うスイッチマトリックス
４０１Ａにおけるプログラマブルマルチプレクサへの入
力ラインおよび出力ラインの代替の表示である。
【図８３】この発明に従うスイッチマトリックス４０１
Ｂのプログラマブルマルチプレクサの概略図である。
【図８４】この発明に従うスイッチマトリックス４０１
Ｂのプログラマブルマルチプレクサの概略図である。
【図８５】この発明に従うスイッチマトリックス４０１
Ｂにおけるプログラマブルマルチプレクサの入力ライン
および出力ラインの代替の表示である。
【図８６】この発明に従うスイッチマトリックス４０１
Ｂにおけるプログラマブルマルチプレクサの入力ライン
および出力ラインの代替の表示である。
【図８７】この発明に従うスイッチマトリックス４０１
Ｂにおけるプログラマブルマルチプレクサの入力ライン
および出力ラインの代替の表示である。
【図８８】この発明に従うスイッチマトリックス４０１
Ｂにおけるプログラマブルマルチプレクサの入力ライン
および出力ラインの代替の表示である。
【図８９】この発明のスイッチマトリックスにおけるプ
ログラマブルマルチプレクサの別の実施例を示す。
【図９０】この発明のスイッチマトリックスにおけるプ
ログラマブルマルチプレクサの別の実施例を示す。
【図９１】この発明のスイッチマトリックスにおけるプ
ログラマブルマルチプレクサの別の実施例を示す。
【図９２】この発明のスイッチマトリックスにおけるプ
ログラマブルマルチプレクサの別の実施例を示す。
【符号の説明】
１０１はプログラマブルスイッチマトリックス、３１０
は集積回路、３１１および３１２はプログラマブルアレ
イ手段、３５１および３６０は多重化手段、４００はプ
ログラマブル論理装置、４０１はプログラマブルスイッ
チ相互接続マトリックス、４０２はプログラマブル論理
ブロック、４０３はＩ／Ｏピン、４１０はプログラマブ
ル積項アレイ、４１１はプログラマブル論理アロケータ
、４１２はプログラマブル論理マクロセル、４１３はプ
ログラマブルＩ／Ｏマクロセル、５０１、５０５、５０
７、５０９および５４２はマルチプレクサ、５０３は記
憶素子、５２０はルータエレメント、５２２はデマルチ
プレクサ、５４０はトライステートバッファである。

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】　　複数個のピンを有する集積回路であっ
    て、複数個のプログラマブル論理ブロックを含み、各プ
    ログラマブル論理ブロックは複数個の入力ラインおよび
    複数個の出力ラインを有し、作動的に前記プログラマブ
    ル論理ブロックの各々に結合され、前記複数個のプログ
    ラマブル論理ブロックからの前記複数個の出力ライン上
    の信号を受取るための、かつ、入力信号を前記複数個の
    プログラマブル論理ブロックの前記複数個の入力ライン
    に与えるためのプログラマブルスイッチ相互接続手段を
    含み、ここにおいて各プログラマブル論理ブロックは、
    プログラマブルスイッチ相互接続手段に作動的に結合さ
    れ、前記複数個のプログラマブル論理ブロック入力ライ
    ンだけから複数個の入力信号を受取るための、かつ複数
    個の出力信号を発生するためのプログラマブルアレイ手
    段と、複数個のプログラマブル論理マクロセル手段とを
    含み、各プログラマブル論理マクロセル手段は前記プロ
    グラマブルスイッチ相互接続手段に作動的に結合され、
    少なくとも１つの入力ラインおよび１つの出力ラインを
    有し、前記プログラマブルアレイ手段に作動的に結合さ
    れ、かつ選択的に作動的に前記複数個のプログラマブル
    論理マクロセルの各々に結合されかつその各々から結合
    を外され、前記プログラマブルアレイ手段の前記複数個
    の出力信号を前記複数個のプログラマブル論理マクロセ
    ルの選択された入力ラインに進めるための、かつ前記プ
    ログラマブルアレイ手段から前記複数個のプログラマブ
    ル論理マクロセルの前記選択されない入力ラインの結合
    を外すための論理アロケータ手段をさらに含み、かつ複
    数個のプログラマブル入力／出力（Ｉ／Ｏ）マクロセル
    手段をさらに含み、各Ｉ／Ｏマクロセル手段は前記ピン
    のうちの１個に接続されかつ前記プログラマブル論理マ
    クロセル手段のうちの１つの出力ラインに接続されて前
    記ピンへの前記プログラマブル論理マクロセル出力ライ
    ンを選択的に接続しかつ切離す、集積回路。
  2. 【請求項２】　　前記プログラマブルスイッチ相互接続
    手段は、多数の多重化手段を含み、前記多重化手段の各
    々は多数の入力ラインおよび１つの出力ラインを有し、
    かつ前記多重化手段の各々は入力選択信号に応答して選
    択された入力ライン上の信号をそこを介して出力ライン
    に通し、かつ入力選択信号を多数の多重化手段の各々に
    与えるための手段とをさらに含む、請求項１に記載の集
    積回路。
  3. 【請求項３】　　前記プログラマブル論理マクロセル手
    段の各々は、前記論理マクロセル入力ラインに作動的に
    結合され、入力端子および出力端子を有するプログラマ
    ブル記憶手段と、第１のプログラマブル手段とを含み、
    前記第１のプログラマブル手段は、前記マクロセル入力
    ラインおよび前記プログラマブル記憶手段の前記出力端
    子に作動的に結合され、かつ出力ラインを有し、そこを
    介して前記入力ライン上の信号により駆動される信号ま
    たは前記プログラマブル記憶手段からの信号を前記第１
    のプログラマブル手段の出力ラインに結合し、ここにお
    いて前記第１のプログラマブル手段出力ラインは前記プ
    ログラマブルスイッチ相互接続手段に接続され、かつ前
    記プログラマブル記憶手段および前記論理マクロセル入
    力ラインに作動的に結合され、論理信号の極性を制御す
    るための手段をさらに含み、ここで動作の第１モードに
    おいて、前記極性制御手段は入力信号に応答して第１の
    出力信号を発生し、かつ動作の第２モードにおいて前記
    極性制御手段は前記入力信号に応答して第２の出力信号
    を発生し、かつ前記第２の出力信号は前記第１の出力信
    号の反転である、請求項１に記載の集積回路。
  4. 【請求項４】　　前記プログラマブルＩ／Ｏマクロセル
    手段は、イネーブル信号を選択的に与えるための手段と
    、プログラマブル論理マクロセルの出力ライン、前記ピ
    ンのうちの１個およびイネーブル信号付与手段に作動的
    に接続され、前記極性制御手段からの前記信号を前記ピ
    ンに選択的に与えるための手段とをさらに含み、ここに
    おいて前記付与手段は前記極性制御手段からの前記信号
    を前記イネーブル信号を受取るときのみそこを介して通
    す、請求項３に記載の集積回路。
  5. 【請求項５】　　前記複数個のプログラマブル論理マク
    ロセル手段は第１複数個のプログラマブル出力論理マク
    ロセル手段および第２複数個の埋込論理マクロセル手段
    を含む、請求項１に記載の集積回路。
  6. 【請求項６】　　前記プログラマブル出力論理マクロセ
    ル手段の各々は、前記マクロセル入力ラインに作動的に
    結合され、入力端子および出力端子を有するプログラマ
    ブル記憶手段と、第１のプログラマブル手段とを含み、
    前記第１のプログラマブル手段は、前記マクロセル入力
    ラインおよび前記プログラマブル記憶手段の前記出力端
    子に作動的に結合され、かつ出力ラインを有し、そこを
    介して前記入力ライン上の信号により駆動される信号ま
    たは前記プログラマブル記憶手段からの信号を前記第１
    のプログラマブル手段の出力ラインに結合し、ここにお
    いて前記プログラマブル手段出力ラインは前記プログラ
    マブルスイッチ相互接続手段に接続され、かつ前記プロ
    グラマブル記憶手段および前記論理マクロセル入力ライ
    ンに作動的に結合され、論理信号の極性を制御するため
    の手段をさらに含み、ここで動作の第１モードにおいて
    、前記極性制御手段は入力信号に応答して第１の出力信
    号を発生し、かつ動作の第２モードにおいて前記極性制
    御手段は前記入力信号に応答して第２の出力信号を発生
    し、かつ前記第２の出力信号は前記第１の出力信号の反
    転である、請求項５に記載の集積回路。
  7. 【請求項７】　　前記プログラマブルＩ／Ｏマクロセル
    手段は、イネーブル信号を選択的に与えるための手段と
    、プログラマブル出力論理マクロセルの出力ライン、前
    記ピンのうちの１個およびイネーブル信号付与手段に作
    動的に接続され、前記極性制御手段からの前記信号を前
    記ピンに選択的に与えるための手段とをさらに含み、こ
    こにおいて前記付与手段は前記極性制御手段からの前記
    信号を前記イネーブル信号を受取るときのみそこを介し
    て通す、請求項６に記載の集積回路。
  8. 【請求項８】　　前記プログラマブル埋込論理マクロセ
    ル手段の各々は、第１のプログラマブル手段を含み、前
    記第１のプログラマブル手段は、前記マクロセル入力ラ
    インおよび前記ピンのうちの１個に作動的に結合され、
    かつ出力ラインを有し、そこを介して前記マクロセル入
    力ライン上の信号または前記ピンからの信号に応答して
    信号を前記第１のプログラマブル手段の出力ラインに結
    合し、前記第１のプログラマブル手段出力ラインに作動
    的に結合され、出力ラインを有するプログラマブル記憶
    手段と、第２のプログラマブル手段とを含み、前記第２
    のプログラマブル手段は、（ｉ）　　前記第１のプログ
    ラマブル手段出力ラインに接続された第１の入力端子と
    、（ｉｉ）　　前記プログラマブル記憶手段出力ライン
    に接続された第２の入力端子と、（ｉｉｉ）　　前記ス
    イッチマトリックスに接続された出力ラインとを有し、
    そこを介して前記第１のプログラマブル手段の出力ライ
    ン上の信号およびプログラマブル記憶手段の出力ライン
    上の信号のうちの１つを前記第２のプログラマブル手段
    の出力ラインに結合し、ここにおいて前記第２のプログ
    ラマブル手段出力ラインは前記プログラマブル埋込論理
    マクロセルの前記出力ラインである、請求項５に記載の
    集積回路。
  9. 【請求項９】　　前記論理アロケータ手段は、その各々
    が多数の出力ラインおよび多数の入力ラインを有し、前
    記多数の入力ライン上の信号をそこを介して前記多数の
    出力ラインの中の選択された出力ラインに結合するため
    の多数のルータ手段を含み、ここにおいて各ルータ入力
    ラインは前記プログラマブル論理アレイからの出力ライ
    ンに接続され、かつ各ルータ出力ラインは前記プログラ
    マブル論理マクロセル手段のうちの１つの入力ラインに
    接続される、請求項１に記載の集積回路。
  10. 【請求項１０】　　前記ルータ手段の各々は、前記多数
    のルータ入力ラインに接続されかつ出力ラインを有する
    論理ゲート手段と、前記論理ゲート手段の前記出力ライ
    ンおよび多数の出力ラインに接続された入力端子を有す
    るデマルチプレクシング手段とをさらに含み、ここにお
    いて前記デマルチプレクシング手段は入力選択信号に応
    答してそこを介して入力端子上の信号を前記多数の出力
    ラインのうちの選択された出力ラインに送り、かつ前記
    デマルチプレクシング手段の多数の出力ラインは前記ル
    ータ手段の多数の出力ラインであり、かつ前記デマルチ
    プレクシング手段に作動的に結合され、入力選択信号を
    与えるための手段をさらに含む、請求項９に記載の集積
    回路。
  11. 【請求項１１】　　前記極性制御手段は、第２のプログ
    ラマブル手段をさらに含み、前記第２のプログラマブル
    手段は、（ｉ）　　前記第１のプログラマブル手段出力
    ラインに接続された入力端子と、（ｉｉ）　　前記第１
    のプログラマブル手段出力ラインに接続された信号反転
    入力端子と、（ｉｉｉ）　　出力ラインとを有し、そこ
    を介して前記第１のプログラマブル手段の出力ライン上
    の信号および前記第１のプログラマブル手段の出力ライ
    ン上の信号の反転のうちの１つを前記第２のプログラマ
    ブル手段の出力ラインに結合し、ここにおいて前記第２
    のプログラマブル手段出力ラインは前記プログラマブル
    出力論理マクロセルの前記出力ラインである、請求項３
    または請求項６のいずれかに記載の集積回路。
  12. 【請求項１２】　　各マクロセルは、前記少なくとも１
    つの入力ラインを含む多数の入力ラインと、前記多数の
    入力ラインに作動的に接続され、前記第１のプログラマ
    ブル記憶手段の入力端子に接続された出力ラインを有す
    る論理ゲート手段とをさらに含む、請求項３、請求項６
    または請求項８のうちのいずれかに記載の集積回路。
  13. 【請求項１３】　　前記プログラマブル記憶手段は、Ｄ
    型フリップフロップ、Ｔ型フリップフロップおよびラッ
    チからなるグループのうちのいずれかとして構成できる
    プログラマブル記憶素子を含む、請求項３、請求項６ま
    たは請求項８のいずれかに記載の集積回路。
  14. 【請求項１４】　　前記プログラマブル記憶素子はクロ
    ック端子を有する、請求項３、請求項６または請求項８
    のいずれかに記載の集積回路。
  15. 【請求項１５】　　前記マクロセルは、多数の入力端子
    および前記プログラマブル記憶素子クロック端子に接続
    された１つの出力端子を有するプログラマブルクロック
    マルチプレクサ手段をさらに含み、前記クロックマルチ
    プレクサ手段は入力選択信号に応答してそこを介して選
    択された入力端子上の信号を前記出力端子に通し、かつ
    前記プログラマブルクロックマルチプレクサ手段に作動
    的に結合され、入力選択信号を与えるための手段をさら
    に含む、請求項１４に記載の集積回路。
  16. 【請求項１６】　　前記多数のクロックマルチプレクサ
    手段入力端子の第１の端子は前記ピンのうちの１つに接
    続され、かつ前記多数のクロックマルチプレクサ手段入
    力端子の第２の端子は前記ピンのうちの別の１つに接続
    される、請求項１５に記載の集積回路。
  17. 【請求項１７】　　イネーブル信号を選択的に与えるた
    めの前記手段は、入力選択信号を与えるための手段と、
    前記入力選択信号手段に作動的に接続され、多数の入力
    端子および１つの出力端子を有するプログラマブルマル
    チプレクサ手段とをさらに含み、ここにおいて前記マル
    チプレクサ手段は前記入力選択信号に応答してそこを介
    して選択された入力端子上の信号を前記出力端子に通し
    、前記出力端子上の前記信号は前記イネーブル信号であ
    る、請求項４または請求項７のいずれかに記載の集積回
    路。
  18. 【請求項１８】　　前記プログラマブルアレイ手段から
    の第１の積項ラインは前記複数個のＩ／Ｏマクロセルの
    うちの多数のＩ／Ｏマクロセルにおける前記Ｉ／Ｏマク
    ロセルプログラマブルマルチプレクサ手段の第１の入力
    端子に接続され、かつ前記プログラマブルアレイ手段か
    らの第２の積項ラインは前記複数個のＩ／Ｏマクロセル
    のうちの前記多数のＩ／Ｏマクロセルにおける前記Ｉ／
    Ｏマクロセルプログラマブルマルチプレクサの第２の入
    力端子に接続される、請求項１７に記載の集積回路。
  19. 【請求項１９】　　前記プログラマブル論理ブロックの
    各々は同一である、請求項１に記載の集積回路。
  20. 【請求項２０】　　前記同一のプログラマブル論理ブロ
    ックは前記スイッチマトリックス手段のまわりに対称的
    に配列される、請求項１９に記載の集積回路。
  21. 【請求項２１】　　前記スイッチ相互接続手段は前記ス
    イッチ相互接続手段の入力端子および出力端子間のいか
    なる経路に対しても固定された経路に関係しない遅延時
    間を有する、請求項１に記載の集積回路。
  22. 【請求項２２】前記プログラマブル論理ブロックのうち
    の１つを前記プログラマブル論理ブロックのうちの別の
    ものに接続するための前記スイッチ相互接続手段を介す
    る前記遅延時間は約１ナノ秒から２ナノ秒の範囲内にあ
    る、請求項２１に記載の集積回路。
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