JPH04219045A - 大規模集積回路装置及び大規模集積回路装置用エミュレータ装置 - Google Patents
大規模集積回路装置及び大規模集積回路装置用エミュレータ装置Info
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- JPH04219045A JPH04219045A JP3078827A JP7882791A JPH04219045A JP H04219045 A JPH04219045 A JP H04219045A JP 3078827 A JP3078827 A JP 3078827A JP 7882791 A JP7882791 A JP 7882791A JP H04219045 A JPH04219045 A JP H04219045A
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- emulator
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高速、高精度な制御を
必要とする、例えばファクシミリ装置等に使用可能な大
規模集積回路装置（以下ＬＳＩと記す）及び当該ＬＳＩ
用エミュレータ装置に関する。
必要とする、例えばファクシミリ装置等に使用可能な大
規模集積回路装置（以下ＬＳＩと記す）及び当該ＬＳＩ
用エミュレータ装置に関する。
【０００２】
【従来の技術とその課題】従来、例えばファクシミリ装
置に使用されるＬＳＩについて、デジタル・シグナル・
プロセッサ（以下ＤＳＰと記す）の処理能力やチップサ
イズの制限により、ファクシミリ装置の制御を行う制御
部とその他の制御を行うＤＳＰとは別個のチップにて構
成されていた。ところがＬＳＩにおける最近のプロセス
技術の向上によりＬＳＩ構成素子の微細化、ＤＳＰの性
能が向上し、上記ファクシミリ装置の制御部とともにフ
ァクシミリ装置における変復調装置（以下モデムと記す
）のデジタル信号処理部をＤＳＰ１チップで実現しても
、まだプログラムに余裕がある状態になってきている。 そこで本発明は、例えばファクシミリ装置に備わるＬＳ
Ｉにおける従来の制御部にモデム機能をＤＳＰ＋ソフト
ウエアの形で付加し、これらすべてを１チップのＩＣと
するＬＳＩを提供することを第１の目的とする。
置に使用されるＬＳＩについて、デジタル・シグナル・
プロセッサ（以下ＤＳＰと記す）の処理能力やチップサ
イズの制限により、ファクシミリ装置の制御を行う制御
部とその他の制御を行うＤＳＰとは別個のチップにて構
成されていた。ところがＬＳＩにおける最近のプロセス
技術の向上によりＬＳＩ構成素子の微細化、ＤＳＰの性
能が向上し、上記ファクシミリ装置の制御部とともにフ
ァクシミリ装置における変復調装置（以下モデムと記す
）のデジタル信号処理部をＤＳＰ１チップで実現しても
、まだプログラムに余裕がある状態になってきている。 そこで本発明は、例えばファクシミリ装置に備わるＬＳ
Ｉにおける従来の制御部にモデム機能をＤＳＰ＋ソフト
ウエアの形で付加し、これらすべてを１チップのＩＣと
するＬＳＩを提供することを第１の目的とする。
【０００３】又、上述したようなＬＳＩや、ＤＳＰ、当
該ＤＳＰの制御プログラムを記憶するプログラムメモリ
等を内蔵するＬＳＩを設計する場合、ＬＳＩのチップ全
体のブレッドボードを組み立て、図５に示すように上記
プログラムメモリを除いたＤＳＰのプロセッサ部分２１
のみのエミュレータ１０１と上記ブレッドボードとを導
線にて接続していた。尚、エミュレータ１０１は以下の
ように構成される。ＤＳＰ等からなるプロセッサ部分２
１にはデータ読み書き用のアドレスバス２４、データバ
ス２５が接続され、又、アドレスバス２４及びデータバ
ス２５にはＲＡＭ２２が接続される。ところがブレッド
ボードとエミュレータ１０１とを導線にて接続している
ため、上記ＤＳＰの演算速度が高速になるにつれて導線
部分における信号の伝達遅延やノイズの影響等が問題と
なってきている。又、上述したように従来プロセッサ部
分２１についてエミュレータを構成していたので、上記
ＤＳＰ部分に相当するプロセッサのコア部分が共通で、
それ以外の構成部分が異なる複数の種類のＬＳＩを開発
する場合、即ち、プログラムメモリの構成が異なる場合
においてもそれぞれのブレッドボードあるいはその製品
専用のエミュレータを開発する必要があり、それらの開
発の手間が非常にかかり、それに要する費用も高額にな
るという問題点がある。
該ＤＳＰの制御プログラムを記憶するプログラムメモリ
等を内蔵するＬＳＩを設計する場合、ＬＳＩのチップ全
体のブレッドボードを組み立て、図５に示すように上記
プログラムメモリを除いたＤＳＰのプロセッサ部分２１
のみのエミュレータ１０１と上記ブレッドボードとを導
線にて接続していた。尚、エミュレータ１０１は以下の
ように構成される。ＤＳＰ等からなるプロセッサ部分２
１にはデータ読み書き用のアドレスバス２４、データバ
ス２５が接続され、又、アドレスバス２４及びデータバ
ス２５にはＲＡＭ２２が接続される。ところがブレッド
ボードとエミュレータ１０１とを導線にて接続している
ため、上記ＤＳＰの演算速度が高速になるにつれて導線
部分における信号の伝達遅延やノイズの影響等が問題と
なってきている。又、上述したように従来プロセッサ部
分２１についてエミュレータを構成していたので、上記
ＤＳＰ部分に相当するプロセッサのコア部分が共通で、
それ以外の構成部分が異なる複数の種類のＬＳＩを開発
する場合、即ち、プログラムメモリの構成が異なる場合
においてもそれぞれのブレッドボードあるいはその製品
専用のエミュレータを開発する必要があり、それらの開
発の手間が非常にかかり、それに要する費用も高額にな
るという問題点がある。
【０００４】尚、エミュレータに関して上述したような
問題点を解決するため、以下に示すようなＩＣパッケー
ジが提案されている。図６に示すように、ＬＳＩチップ
をモールドしたＩＣパッケージ１０２の四方側面には、
ＩＣパッケージ１０２と外部装置とを接続するための接
続端子が上下二段にそれぞれ列状に突設される。図示す
る上側に配列される接続端子は、モールドされているＬ
ＳＩの動作を制御するためのエミュレータと接続するた
めの接続端子であるエバリエーション用ピン１０３であ
り、下側に配列される接続端子は上記ＬＳＩを製品とし
て動作させるため他の構成部品と接続する接続端子であ
る製品用ピン１０４である。このようにエバリエーショ
ンピン１０３の配列を標準化することで、導線を使用せ
ず直接ブレッドボードに当該ＩＣパッケージ１０２を接
続することを可能とし導線による悪影響を無くすように
し、又、ＬＳＩを構成するＤＳＰコアが共通であるＬＳ
Ｉが内包されたＩＣパッケージについて、当該ＩＣパッ
ケージ１０２が内包するＬＳＩの動作を検査するエミュ
レータ本体の開発を一度で済ましエミュレータ開発の手
間を省くようにしている。
問題点を解決するため、以下に示すようなＩＣパッケー
ジが提案されている。図６に示すように、ＬＳＩチップ
をモールドしたＩＣパッケージ１０２の四方側面には、
ＩＣパッケージ１０２と外部装置とを接続するための接
続端子が上下二段にそれぞれ列状に突設される。図示す
る上側に配列される接続端子は、モールドされているＬ
ＳＩの動作を制御するためのエミュレータと接続するた
めの接続端子であるエバリエーション用ピン１０３であ
り、下側に配列される接続端子は上記ＬＳＩを製品とし
て動作させるため他の構成部品と接続する接続端子であ
る製品用ピン１０４である。このようにエバリエーショ
ンピン１０３の配列を標準化することで、導線を使用せ
ず直接ブレッドボードに当該ＩＣパッケージ１０２を接
続することを可能とし導線による悪影響を無くすように
し、又、ＬＳＩを構成するＤＳＰコアが共通であるＬＳ
Ｉが内包されたＩＣパッケージについて、当該ＩＣパッ
ケージ１０２が内包するＬＳＩの動作を検査するエミュ
レータ本体の開発を一度で済ましエミュレータ開発の手
間を省くようにしている。
【０００５】ところがエバリエーションピン１０３の配
列を標準化したことにより、ある種類のＩＣにおいては
不必要なエバリエーションピン１０３を設けなければな
らず、ＩＣパッケージ１０２のサイズを拡大するという
問題点が生じる。本発明はこのような問題点を解決する
ためになされたもので、信号の遅延、ノイズの影響がな
く、開発が容易な、ＬＳＩのエミュレータ装置を提供す
ることを第２の目的とする。
列を標準化したことにより、ある種類のＩＣにおいては
不必要なエバリエーションピン１０３を設けなければな
らず、ＩＣパッケージ１０２のサイズを拡大するという
問題点が生じる。本発明はこのような問題点を解決する
ためになされたもので、信号の遅延、ノイズの影響がな
く、開発が容易な、ＬＳＩのエミュレータ装置を提供す
ることを第２の目的とする。
【０００６】
【課題を解決するための手段とその作用】本発明は、他
の装置とのデジタル信号情報による変復調機能を専用プ
ロセッサ及びソフトウエアにて実現するＤＳＰコア部と
、上記ＤＳＰコア部が実行した信号処理結果を利用し、
データの符号化、復号化、あるいは装置の制御機能を実
現する中央演算処理装置用コア及び論理回路部と、を一
チップに備えたことを特徴とする。
の装置とのデジタル信号情報による変復調機能を専用プ
ロセッサ及びソフトウエアにて実現するＤＳＰコア部と
、上記ＤＳＰコア部が実行した信号処理結果を利用し、
データの符号化、復号化、あるいは装置の制御機能を実
現する中央演算処理装置用コア及び論理回路部と、を一
チップに備えたことを特徴とする。
【０００７】このように構成することで、ＤＳＰコア部
は、中央演算処理装置用コア及び論理回路部が不得意と
するデジタル信号処理を実行することで装置全体として
の演算処理速度の向上に作用する。又、ＤＳＰコア部は
、入出力するデータの符号化、復号化をソフトウエアに
て行うことで符号／復号器を構成するハードウエアを削
減し装置全体形状の小型化に作用する。さらにＤＳＰコ
ア部は、内蔵するプログラムメモリに格納されるプログ
ラムを変更することで種々な伝送速度を達成することが
できるように作用する。
は、中央演算処理装置用コア及び論理回路部が不得意と
するデジタル信号処理を実行することで装置全体として
の演算処理速度の向上に作用する。又、ＤＳＰコア部は
、入出力するデータの符号化、復号化をソフトウエアに
て行うことで符号／復号器を構成するハードウエアを削
減し装置全体形状の小型化に作用する。さらにＤＳＰコ
ア部は、内蔵するプログラムメモリに格納されるプログ
ラムを変更することで種々な伝送速度を達成することが
できるように作用する。
【０００８】さらに本発明は、プロセッサのセルを内蔵
した大規模集積回路装置用エミュレータ装置において、
プロセッサのエミュレータと、上記プロセッサ動作用の
プログラムを記憶する大規模プログラマブル ロジック
集積回路とを備えたことを特徴とする。
した大規模集積回路装置用エミュレータ装置において、
プロセッサのエミュレータと、上記プロセッサ動作用の
プログラムを記憶する大規模プログラマブル ロジック
集積回路とを備えたことを特徴とする。
【０００９】このように構成することで、大規模プログ
ラマブル ロジック集積回路はプロセッサと同一装置内
に設けられ、従来のようにプロセッサとプログラマブル
ロジック集積回路とを導線で接続する必要はなくなり
、ノイズ等の悪影響を防ぐように作用する。
ラマブル ロジック集積回路はプロセッサと同一装置内
に設けられ、従来のようにプロセッサとプログラマブル
ロジック集積回路とを導線で接続する必要はなくなり
、ノイズ等の悪影響を防ぐように作用する。
【００１０】さらに本発明は、プロセッサのセルを内蔵
した大規模集積回路装置用エミュレータ装置において、
プロセッサのエミュレータと、上記プロセッサ動作用の
プログラムを記憶する大規模プログラマブル ロジック
集積回路と、装置外部に設けられる制御装置を上記プロ
セッサ又は上記プログラマブル ロジック集積回路のど
ちらかに接続する切替部と、を備えたことを特徴とする
。
した大規模集積回路装置用エミュレータ装置において、
プロセッサのエミュレータと、上記プロセッサ動作用の
プログラムを記憶する大規模プログラマブル ロジック
集積回路と、装置外部に設けられる制御装置を上記プロ
セッサ又は上記プログラマブル ロジック集積回路のど
ちらかに接続する切替部と、を備えたことを特徴とする
。
【００１１】このように構成することで、プロセッサ及
びプログラマブル ロジック集積回路を１台の制御装置
にて動作を制御することができる。
びプログラマブル ロジック集積回路を１台の制御装置
にて動作を制御することができる。
【００１２】
【実施例】図１及び図２に示す、本発明の一実施例を示
すＬＳＩは、例えばファクシミリ装置に使用される。図
１に示すように、ＤＳＰ１内に設けられるデータバス２
、アドレスバス３には、８ないし３２ビットから構成さ
れる信号の演算処理を行うＣＰＵコア４、上記バス２，
３内を伝送される信号の符号及び復号を行う符号／復号
器５、その他の制御ロジック部６、ＣＰＵ動作用プログ
ラムが記憶されるＣＰＵ用プログラムメモリ７、ＣＰＵ
において演算処理されたデータを記憶するＣＰＵ用デー
タメモリ８、及びＣＰＵのプログラムメモリとモデム機
能を実現し、図２に示すような構成部分を設けたＤＳＰ
コア部９がそれぞれ接続される。
すＬＳＩは、例えばファクシミリ装置に使用される。図
１に示すように、ＤＳＰ１内に設けられるデータバス２
、アドレスバス３には、８ないし３２ビットから構成さ
れる信号の演算処理を行うＣＰＵコア４、上記バス２，
３内を伝送される信号の符号及び復号を行う符号／復号
器５、その他の制御ロジック部６、ＣＰＵ動作用プログ
ラムが記憶されるＣＰＵ用プログラムメモリ７、ＣＰＵ
において演算処理されたデータを記憶するＣＰＵ用デー
タメモリ８、及びＣＰＵのプログラムメモリとモデム機
能を実現し、図２に示すような構成部分を設けたＤＳＰ
コア部９がそれぞれ接続される。
【００１３】ＤＳＰコア部９には、ＤＳＰ１内のデータ
バス２及びアドレスバス３に接続されるＩ／Ｏポート１
０、データ領域に関するアドレスを伝送するアドレスバ
ス１１及びデータを伝送するデータバス１２、プログラ
ム領域に関するアドレスを伝送するアドレスバス１３及
びデータを伝送するデータバス１４、データ領域アドレ
スバス１１及びデータ領域データバス１２に接続される
データメモリ１５、プログラム領域アドレスバス１３及
びプログラム領域データバス１４に接続されるプログラ
ムメモリ１６、データ領域データバス１２に接続され、
伝送されるデジタル信号の積和演算を高速に処理する、
ＭＰＹ，ＡＬＵ，ＡＣＣ等にて構成される演算部１７、
データメモリ１５に供給されるデータのアドレスを指定
するためのレジスタであるポインタ、ＤＳＰの命令を解
読し命令に書かれた制御信号をデータメモリ１５、演算
部１７等に送出するインストラクションデコーダ （図
内ではＩＤＥＣと記す）、ＤＳＰコア９内で使用するタ
イミングクロックを発生するクロック発生器が設けられ
る。 尚、このような構成を有するＤＳＰコア９は、汎用のＤ
ＳＰをセル化して構成する。よってＤＳＰ単体で一度動
作確認したＤＳＰを機能セルとして使用できるため、Ｄ
ＳＰコア部の動作は一度評価済の状態でＬＳＩを構成で
き、完成後ＬＳＩが正常動作する確立が高くなる。
バス２及びアドレスバス３に接続されるＩ／Ｏポート１
０、データ領域に関するアドレスを伝送するアドレスバ
ス１１及びデータを伝送するデータバス１２、プログラ
ム領域に関するアドレスを伝送するアドレスバス１３及
びデータを伝送するデータバス１４、データ領域アドレ
スバス１１及びデータ領域データバス１２に接続される
データメモリ１５、プログラム領域アドレスバス１３及
びプログラム領域データバス１４に接続されるプログラ
ムメモリ１６、データ領域データバス１２に接続され、
伝送されるデジタル信号の積和演算を高速に処理する、
ＭＰＹ，ＡＬＵ，ＡＣＣ等にて構成される演算部１７、
データメモリ１５に供給されるデータのアドレスを指定
するためのレジスタであるポインタ、ＤＳＰの命令を解
読し命令に書かれた制御信号をデータメモリ１５、演算
部１７等に送出するインストラクションデコーダ （図
内ではＩＤＥＣと記す）、ＤＳＰコア９内で使用するタ
イミングクロックを発生するクロック発生器が設けられ
る。 尚、このような構成を有するＤＳＰコア９は、汎用のＤ
ＳＰをセル化して構成する。よってＤＳＰ単体で一度動
作確認したＤＳＰを機能セルとして使用できるため、Ｄ
ＳＰコア部の動作は一度評価済の状態でＬＳＩを構成で
き、完成後ＬＳＩが正常動作する確立が高くなる。
【００１４】このように構成される本ＬＳＩの動作を以
下に説明する。電送される原稿に記載された文字等の情
報をデジタル信号に変換しデジタル信号演算処理を行う
ファクシミリ機能を実行する場合、信号処理の制御一般
、符号，復号等の信号処理は、ＣＰＵコア４、ＣＰＵ用
プログラムメモリ７、ＣＰＵ用データメモリ８等にて信
号処理が行なわれる。一方、モデムとの送受信を行う際
のデジタル信号処理は、ＤＳＰコア９にて、ソフトウエ
アを含めて実現する。
下に説明する。電送される原稿に記載された文字等の情
報をデジタル信号に変換しデジタル信号演算処理を行う
ファクシミリ機能を実行する場合、信号処理の制御一般
、符号，復号等の信号処理は、ＣＰＵコア４、ＣＰＵ用
プログラムメモリ７、ＣＰＵ用データメモリ８等にて信
号処理が行なわれる。一方、モデムとの送受信を行う際
のデジタル信号処理は、ＤＳＰコア９にて、ソフトウエ
アを含めて実現する。
【００１５】このようにＣＰＵコア４及びＤＳＰコア９
がそれぞれ別個のプログラムにて動作し、ＣＰＵコア４
はアナログ信号の処理を、ＤＳＰコア９はデジタル信号
の処理を行うことより、それぞれ高速に信号処理を行う
ことができる。又、ＣＰＵコア４、ＤＳＰコア９は、プ
ログラムを変更することでそれぞれの機能を容易に変更
することができる。
がそれぞれ別個のプログラムにて動作し、ＣＰＵコア４
はアナログ信号の処理を、ＤＳＰコア９はデジタル信号
の処理を行うことより、それぞれ高速に信号処理を行う
ことができる。又、ＣＰＵコア４、ＤＳＰコア９は、プ
ログラムを変更することでそれぞれの機能を容易に変更
することができる。
【００１６】又、図１では符号／復号器をハードウエア
にて形成しているが、上述したようにＤＳＰの処理能力
が向上したことよりＤＳＰのソフトウエアにて符号／復
号処理を実行させてもよく、このように構成した場合、
演算処理速度が低下することもなく、さらに符号／復号
器を形成しなくてもよいことより素子全体のハードウエ
ア量を減少させることができ、ＩＣの小型化あるいは高
集積化に貢献する。
にて形成しているが、上述したようにＤＳＰの処理能力
が向上したことよりＤＳＰのソフトウエアにて符号／復
号処理を実行させてもよく、このように構成した場合、
演算処理速度が低下することもなく、さらに符号／復号
器を形成しなくてもよいことより素子全体のハードウエ
ア量を減少させることができ、ＩＣの小型化あるいは高
集積化に貢献する。
【００１７】さらに、図２に示すように、ＤＳＰコア９
はＤＳＰコア９動作用のプログラムを格納するプログラ
ムメモリ１６を備えており、これに格納されるプログラ
ムを変更することで種々の伝達速度のモデム機能を同一
のハードウエアにて実現することができる。図１に示す
程度の集積回路になると、内部の回路規模は数１０万ト
ランジスタに達し、ハードウエアを変更することは非常
に大きなリスクと時間を要する。そこで本実施例に示す
ように、プログラムメモリ１６を設けることで、これら
のリスクが少なくて、数種類のシリーズ化した集積回路
を開発することができる。
はＤＳＰコア９動作用のプログラムを格納するプログラ
ムメモリ１６を備えており、これに格納されるプログラ
ムを変更することで種々の伝達速度のモデム機能を同一
のハードウエアにて実現することができる。図１に示す
程度の集積回路になると、内部の回路規模は数１０万ト
ランジスタに達し、ハードウエアを変更することは非常
に大きなリスクと時間を要する。そこで本実施例に示す
ように、プログラムメモリ１６を設けることで、これら
のリスクが少なくて、数種類のシリーズ化した集積回路
を開発することができる。
【００１８】次にＬＳＩの設計に適したエミュレータ装
置について以下に説明する。図３において図５に示す構
成部分と同じ部分については同じ符号を付している。本
実施例によるエミュレータ装置を構成するエバリエーシ
ョンチップ部分２０には、ＤＳＰ等のプロセッサ部分２
１、ＲＡＭ２２及び大規模プログラマブル ロジックア
レイ２３を有し、ＤＳＰ等のプロセッサ部分２１、ＲＡ
Ｍ２２はともにプロセッサ用のアドレスバス２４及びデ
ータバス２５に接続され、又、上記プロセッサ部分２１
は大規模プログラマブル ロジック アレイ２３に接続
され、プログラマブル ロジック アレイ２３はプログ
ラマブル ロジック アレイにおけるデータの書込み用
のアドレスバス２６及びデータバス２７が接続される。 又、１チップに複数の素子を設けたデバイス（以下ＡＳ
ＩＣと記す）を使用するターゲットシステムのデバッグ
も容易に行えるように上記ＡＳＩＣの外部ピンに相当す
る出力端子２８が設けられ、該出力端子２８にはプロセ
ッサ部分２１及び大規模プログラマブル ロジック ア
レイ２３の出力側が接続される。
置について以下に説明する。図３において図５に示す構
成部分と同じ部分については同じ符号を付している。本
実施例によるエミュレータ装置を構成するエバリエーシ
ョンチップ部分２０には、ＤＳＰ等のプロセッサ部分２
１、ＲＡＭ２２及び大規模プログラマブル ロジックア
レイ２３を有し、ＤＳＰ等のプロセッサ部分２１、ＲＡ
Ｍ２２はともにプロセッサ用のアドレスバス２４及びデ
ータバス２５に接続され、又、上記プロセッサ部分２１
は大規模プログラマブル ロジック アレイ２３に接続
され、プログラマブル ロジック アレイ２３はプログ
ラマブル ロジック アレイにおけるデータの書込み用
のアドレスバス２６及びデータバス２７が接続される。 又、１チップに複数の素子を設けたデバイス（以下ＡＳ
ＩＣと記す）を使用するターゲットシステムのデバッグ
も容易に行えるように上記ＡＳＩＣの外部ピンに相当す
る出力端子２８が設けられ、該出力端子２８にはプロセ
ッサ部分２１及び大規模プログラマブル ロジック ア
レイ２３の出力側が接続される。
【００１９】このようにエバリエーションチップ部分２
０を構成することで、従来ブレッドボード側に設けられ
ていた大規模プログラマブル ロジック アレイ２３は
エバリエーションチップ部分２０内に設けられ、その構
成はアドレスバス２６及びデータバス２７を使用し信号
を供給することでエバリエーションチップ部分２０の外
部より容易に行うことができる。
０を構成することで、従来ブレッドボード側に設けられ
ていた大規模プログラマブル ロジック アレイ２３は
エバリエーションチップ部分２０内に設けられ、その構
成はアドレスバス２６及びデータバス２７を使用し信号
を供給することでエバリエーションチップ部分２０の外
部より容易に行うことができる。
【００２０】したがって、従来、プログラマブル ロジ
ック アレイの構成が異なる毎に当該プログラマブル
ロジック アレイを有するブレッドボードを製作する必
要があったが、本エバリエーションチップ部分２０を有
するエミュレータではそのような手間は省くことができ
る。又、プログラマブル ロジックにて実現できるロジ
ック程度のものであれば、ＡＳＩＣ製品のピン配列等に
何等制限を受けず製品開発の自由度やチップコストの低
減に寄与することもできる。
ック アレイの構成が異なる毎に当該プログラマブル
ロジック アレイを有するブレッドボードを製作する必
要があったが、本エバリエーションチップ部分２０を有
するエミュレータではそのような手間は省くことができ
る。又、プログラマブル ロジックにて実現できるロジ
ック程度のものであれば、ＡＳＩＣ製品のピン配列等に
何等制限を受けず製品開発の自由度やチップコストの低
減に寄与することもできる。
【００２１】又、従来の方法でロジックＩＣを複数使用
しブレッドボードを作ったり、プロセッサ単体のエミュ
レータを使用したデバッグを行う場合に比べて、コンパ
クトでかつ配線数や配線長を節約することができるため
、上述した信号の伝達遅延やノイズ等の問題の発生を無
くすことができる。
しブレッドボードを作ったり、プロセッサ単体のエミュ
レータを使用したデバッグを行う場合に比べて、コンパ
クトでかつ配線数や配線長を節約することができるため
、上述した信号の伝達遅延やノイズ等の問題の発生を無
くすことができる。
【００２２】尚、図３に示すエバリエーションチップ部
分２０を有するエミュレータ装置では、プロセッサ駆動
用のホストコンピュータとプログラマブル ロジック
アレイ２３の構成用のホストコンピュータとの２台を要
するが、プログラマブル ロジック アレイ２３の構成
はエミュレーション動作開始の際に行えば良いので、ホ
ストコンピュータは１台でも良い。このようにホストコ
ンピュータ１台にて動作させるエミュレータ装置の構成
を図４に示す。尚、図３と同じ構成部分については同じ
符号を付し、その説明を省略する。
分２０を有するエミュレータ装置では、プロセッサ駆動
用のホストコンピュータとプログラマブル ロジック
アレイ２３の構成用のホストコンピュータとの２台を要
するが、プログラマブル ロジック アレイ２３の構成
はエミュレーション動作開始の際に行えば良いので、ホ
ストコンピュータは１台でも良い。このようにホストコ
ンピュータ１台にて動作させるエミュレータ装置の構成
を図４に示す。尚、図３と同じ構成部分については同じ
符号を付し、その説明を省略する。
【００２３】エバリエーションチップ部分２０は、プロ
グラマブル ロジック アレイ２３用のアドレスバス２
６及びデータバス２７を介してマルチプレクサ２９に接
続され、又、エバリエーションチップ部分２０に接続さ
れるＲＡＭ２２（図４内ではプログラムメモリと記す）
はプロセッサ用アドレスバス２４及びデータバス２５を
介してマルチプレクサ２９に接続される。マルチプレク
サ２９の入力側はバスを介して不図示のホストコンピュ
ータに接続される。尚、上記プログラムメモリは、ＲＡ
ＭでもＰＲＯＭ等でも良い。又、マルチプレクサ２９は
ポートＩＣにて構成されてもよい。
グラマブル ロジック アレイ２３用のアドレスバス２
６及びデータバス２７を介してマルチプレクサ２９に接
続され、又、エバリエーションチップ部分２０に接続さ
れるＲＡＭ２２（図４内ではプログラムメモリと記す）
はプロセッサ用アドレスバス２４及びデータバス２５を
介してマルチプレクサ２９に接続される。マルチプレク
サ２９の入力側はバスを介して不図示のホストコンピュ
ータに接続される。尚、上記プログラムメモリは、ＲＡ
ＭでもＰＲＯＭ等でも良い。又、マルチプレクサ２９は
ポートＩＣにて構成されてもよい。
【００２４】このように構成されるエミュレータ装置３
０の動作を以下に説明する。まず、マルチプレクサ２９
をエバリエーションチップ部分２０のプログラマブル
ロジック アレイ２３側に接続し、ホストコンピュータ
とプログラマブル ロジック アレイ２３とを接続する
。 そして、ホストコンピュータにてプログラマブル ロジ
ック アレイ２３をエミュレーション動作に対応するよ
うに構成する。
０の動作を以下に説明する。まず、マルチプレクサ２９
をエバリエーションチップ部分２０のプログラマブル
ロジック アレイ２３側に接続し、ホストコンピュータ
とプログラマブル ロジック アレイ２３とを接続する
。 そして、ホストコンピュータにてプログラマブル ロジ
ック アレイ２３をエミュレーション動作に対応するよ
うに構成する。
【００２５】次に、マルチプレクサ２９をＲＡＭ２２側
に切り替え、ＲＡＭ２２を介してホストコンピュータと
エバリエーションチップ部分２０のプロセッサ部分２１
とを接続する。以後、プロセッサ部分２１への所定のエ
ミュレーション動作の制御がホストコンピュータによっ
て行なわれる。
に切り替え、ＲＡＭ２２を介してホストコンピュータと
エバリエーションチップ部分２０のプロセッサ部分２１
とを接続する。以後、プロセッサ部分２１への所定のエ
ミュレーション動作の制御がホストコンピュータによっ
て行なわれる。
【００２６】このようなエミュレータ装置３０において
はホストコンピュータが１台で良く、装置構成が簡略化
することができ、さらにこのようなエミュレータ装置３
０を１チップ化した場合には、ホストコンピュータ内の
回路基板に組み込むことも可能であり、さらに装置構成
を簡略化することができる。
はホストコンピュータが１台で良く、装置構成が簡略化
することができ、さらにこのようなエミュレータ装置３
０を１チップ化した場合には、ホストコンピュータ内の
回路基板に組み込むことも可能であり、さらに装置構成
を簡略化することができる。
【００２７】尚、上述したエバリエーションチップ部分
２０におけるプロセッサ部分２１には、ＤＳＰやＣＰＵ
等が一つあるいは複数種類含まれるもののいずれでも構
成することができる。
２０におけるプロセッサ部分２１には、ＤＳＰやＣＰＵ
等が一つあるいは複数種類含まれるもののいずれでも構
成することができる。
【００２８】
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＳＰコア部、中央演算処理装置用コア及び論理回路部は
それぞれ別個のプログラムにて動作することより、それ
ぞれ得意とする信号処理が行え高速処理を行うことがで
きる。さらに、ハードウエアにて処理していた信号処理
をＤＳＰコア部がソフトウエアにて実行することで、装
置全体のハードウエア量が減少し装置の小型化、高集積
化を図ることができる。さらに、ＤＳＰコア部にはプロ
グラムメモリを備えたことより、当該メモリに格納され
るプログラムを変更することで複数種類の装置に対応可
能な集積回路を形成することができる。さらに本発明に
よれば、従来ブレッドボード側に設けられていたプログ
ラマブル ロジック アレイをエバリエーションチップ
部分と一体的に設けたことより、エミュレータ装置とブ
レッドボードとを接続していた導線を無くすことができ
、信号の伝達遅延、ノイズの影響をなくすことができ、
又、エミュレータ装置側でプログラマブル ロジック
アレイの構成を変更することができるのでエミュレータ
装置の開発を容易に行うことができる。
ＳＰコア部、中央演算処理装置用コア及び論理回路部は
それぞれ別個のプログラムにて動作することより、それ
ぞれ得意とする信号処理が行え高速処理を行うことがで
きる。さらに、ハードウエアにて処理していた信号処理
をＤＳＰコア部がソフトウエアにて実行することで、装
置全体のハードウエア量が減少し装置の小型化、高集積
化を図ることができる。さらに、ＤＳＰコア部にはプロ
グラムメモリを備えたことより、当該メモリに格納され
るプログラムを変更することで複数種類の装置に対応可
能な集積回路を形成することができる。さらに本発明に
よれば、従来ブレッドボード側に設けられていたプログ
ラマブル ロジック アレイをエバリエーションチップ
部分と一体的に設けたことより、エミュレータ装置とブ
レッドボードとを接続していた導線を無くすことができ
、信号の伝達遅延、ノイズの影響をなくすことができ、
又、エミュレータ装置側でプログラマブル ロジック
アレイの構成を変更することができるのでエミュレータ
装置の開発を容易に行うことができる。
【図１】 本発明のＬＳＩの一実施例における構成を
示すブロック図である。
示すブロック図である。
【図２】 図１に示すＤＳＰコアの構成を一例を示す
ブロック図である。
ブロック図である。
【図３】 本発明のＬＳＩ用エミュレータ装置に用い
られるエバリエーションチップ部分の構成を示すブロッ
ク図である。
られるエバリエーションチップ部分の構成を示すブロッ
ク図である。
【図４】 図３に示すエバリエーションチップ部分を
備えたエミュレータ装置の構成を示すブロック図である
。
備えたエミュレータ装置の構成を示すブロック図である
。
【図５】 従来のエミュレータ装置の構成を示すブロ
ック図である。
ック図である。
【図６】 エバリエーション用ピンを設けたＩＣチッ
プを示す斜視図である。
プを示す斜視図である。
４…ＣＰＵコア、９…ＤＳＰコア、１６…プログラムメ
モリ。
モリ。
Claims (6)
- 【請求項１】 他の装置とのデジタル信号情報による
変復調機能を専用プロセッサ及びソフトウエアにて実現
するＤＳＰコア部と、上記ＤＳＰコア部が実行した信号
処理結果を利用し、データの符号化、復号化、あるいは
装置の制御機能を実現する中央演算処理装置用コア及び
論理回路部と、を一チップに備えたことを特徴とする大
規模集積回路装置。 - 【請求項２】 上記ＤＳＰコア部はデータの符号化及
び復号化をソフトウエアにて行う、請求項１記載の大規
模集積回路装置。 - 【請求項３】 上記ＤＳＰコア部には、データ領域及
びプログラム領域に関するそれぞれのアドレス及びデー
タを伝送する二種類のバスと、上記それぞれのバスに対
応して接続され当該ＤＳＰコア部の動作に関するプログ
ラムあるいはデータを格納するメモリと、データに関す
るバスに接続されデジタル信号の演算処理を実行する演
算部と、を備えた請求項１記載の大規模集積回路装置。 - 【請求項４】 プロセッサのセルを内蔵した大規模集
積回路装置用エミュレータ装置において、プロセッサの
エミュレータと、上記プロセッサ動作用のプログラムを
記憶する大規模プログラマブル ロジック集積回路とを
備えたことを特徴とする大規模集積回路装置用エミュレ
ータ装置。 - 【請求項５】 請求項４記載のエミュレータ装置を１
チップ化した、大規模集積回路装置用エミュレータ装置
。 - 【請求項６】 プロセッサのセルを内蔵した大規模集
積回路装置用エミュレータ装置において、プロセッサの
エミュレータと、上記プロセッサ動作用のプログラムを
記憶する大規模プログラマブル ロジック集積回路と、
装置外部に設けられる制御装置を上記プロセッサ又は上
記プログラマブル ロジック集積回路のどちらかに接続
する切替部と、を備えたことを特徴とする大規模集積回
路装置用エミュレータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078827A JPH04219045A (ja) | 1990-11-28 | 1991-04-11 | 大規模集積回路装置及び大規模集積回路装置用エミュレータ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33187090 | 1990-11-28 | ||
| JP2-331870 | 1990-11-28 | ||
| JP3078827A JPH04219045A (ja) | 1990-11-28 | 1991-04-11 | 大規模集積回路装置及び大規模集積回路装置用エミュレータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219045A true JPH04219045A (ja) | 1992-08-10 |
Family
ID=26419883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078827A Pending JPH04219045A (ja) | 1990-11-28 | 1991-04-11 | 大規模集積回路装置及び大規模集積回路装置用エミュレータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175779A (ja) * | 1993-02-25 | 1995-07-14 | Fluke Corp | Ｄｓｐベースのｃｐｕを有する信号処理システム |
| WO1997014093A1 (en) * | 1995-10-09 | 1997-04-17 | Hitachi, Ltd. | Terminal |
| JP2001109723A (ja) * | 1999-08-21 | 2001-04-20 | Koninkl Philips Electronics Nv | マルチプロセッサシステム |
-
1991
- 1991-04-11 JP JP3078827A patent/JPH04219045A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175779A (ja) * | 1993-02-25 | 1995-07-14 | Fluke Corp | Ｄｓｐベースのｃｐｕを有する信号処理システム |
| WO1997014093A1 (en) * | 1995-10-09 | 1997-04-17 | Hitachi, Ltd. | Terminal |
| US6643713B2 (en) | 1995-10-09 | 2003-11-04 | Hitachi, Ltd. | Apparatus has a microprocessor including DSP and a CPU integrated with each other as a single bus master |
| KR100420458B1 (ko) * | 1995-10-09 | 2004-06-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 단말장치 |
| US6993597B2 (en) | 1995-10-09 | 2006-01-31 | Renesas Technology Corp. | Terminal apparatus |
| US8090398B2 (en) | 1995-10-09 | 2012-01-03 | Renesas Electronics Corporation | Terminal apparatus |
| JP2001109723A (ja) * | 1999-08-21 | 2001-04-20 | Koninkl Philips Electronics Nv | マルチプロセッサシステム |
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