JPH04219841A - ランダム・アクセス・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ランダム・アクセス・
メモリ（ＲＡＭ）、より詳細に言えば、データ・ワード
がビツト・バウンダリ（ｂｉｔ　ｂｏｕｎｄａｒｙ）に
ストアされ、そしてビツト・バウンダリから取り出され
るランダム・アクセス・メモリに関する。

【０００２】

【従来の技術】データ処理装置内の殆どのＲＡＭはワー
ド・バウンダリにデータをストアするように組織されて
おり、データを１つのグループとすることと、システム
との能率に妥協を計つた場合であつてさえも、データの
処理を容易にするために、通常、データは、ワード形式
に形成されている。

【０００３】然しながら、データ転送のアプリケーシヨ
ンにおける直列のデータ・ストリームを処理するアプリ
ケーシヨンのような多くの例において、ＲＡＭのワード
・バウンダリではなく、ビツト・バウンダリで、直列の
データをストアし、あるいは、ＲＡＭからビツト・バウ
ンダリのデータを取り出し、しかも、ワード長のデータ
のグループの並列ストレージを維持していることが要求
されている。

【０００４】１９８４年５月に刊行されたＩＢＭテクニ
カル・デイスクロージヤ・ブレテイン第２６巻１２号の
６４７３頁乃至６４７５頁には、シフトレジスタ及び行
選択ラインを用い、ビツト・バウンダリを呼出すメモリ
が記載されている。然しながら、この記述は、２つの相
次ぐ奇数−偶数ワードをメモリにストアするために、２
つのメモリ・サイクルを用いることを提案している。

【０００５】米国特許第４５２０４３９号は、ワード用
として使用するＲＡＭ中のビツト・バウンダリにデータ
をストアするための手段を示しているけれども、この装
置は、隣接した２つのワードから、既存データを読取る
ことと、メモリの外部にあるロジツクで既存データ（修
正されていないデータ）と新しいデータとを併合するこ
とと、そして併合されたデータをメモリ中に、再度スト
アすることとが必要である。

【０００６】米国特許第４０９９２５３号は複数個の半
導体チツプで構成されたメモリが開示されており、各チ
ツプはＮ個のアドレス端子を介してアドレスされる複数
個の位置（２のＮ乗個の位置）の各々に１つのビツトを
ストアすることができる。これらのチツプは、チツプ選
択信号によつて、複数ビツトのワードを並列的に読取り
、または書込むためにアクセスされ、あるいは、単一の
ビツトを単独に読取り、または書込むためにアクセスさ
れる。

【０００７】

【発明が解決しようとする課題】上述の従来の技術及び
その他の既知の技術において、１つのメモリ・サイクル
の期間内で、１個のワード位置、または隣接した２個の
ワード位置から任意に選択されたビツト・バウンダリで
１個のワード全体を書込むことができ、あるいは、１個
のワード位置、または隣接した２個のワード位置から任
意に選択されたビツト・バウンダリから１個のワード全
体を取出すことのできる通常のタイプのＲＡＭであつて
、ワード・アドレスのデコード回路がストレージ・ビツ
ト・セルを含むチツプ中に設けられているＲＡＭは示さ
れていない。

【０００８】従つて、本発明の目的は１つのメモリ・サ
イクルの期間において、１個のワード位置、または隣接
した２個のワード位置から任意に選択されたビツト・バ
ウンダリで１個のデータ・ワードを書込むことができ、
あるいは、１個のワード位置、または隣接する２個のワ
ード位置から任意に選択されたビツト・バウンダリから
１個のデータ・ワードを取出すことのできる新規なメモ
リ回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明の目的は、偶数ア
レー及び奇数アレーと称される少なくとも１対の同じ半
導体チツプを用いることによつて達成される。各メモリ
・サイクルの間で、両方のアレーはアドレス・ビツトＡ
１乃至Ａｎによつて同時にアクセスされる。付加的なア
ドレス・ビツトＡ０（最下位のビツト）は、各アレー中
で対応するワード位置が選択されたか否か、あるいは、
２つのアレーの隣接するワード位置が同時に選択された
か否かを決定する。ビツト・バウンダリ選択コードに応
答するロジツクは、選択された各ワードのどのビツトが
アクセスされるかを決定するが、２つのワードの他のビ
ツト位置は影響されない。マルチプレクサ（ＭＵＸ）手
段は、データを、適切なビツト順序で整列させる。

【００１０】本発明の第２の実施例において、上述と同
じ結果を得るために、従来の標準的な半導体メモリ・チ
ツプの構造が変更される。好ましい態様は以下の通りで
ある。

【００１１】１．　　各「ワード選択ライン」は、その
アドレスによつて特定されるワードを選択し、そして、
次に高い位の（または次に低い位の）アドレスによつて
特定されるワード、つまり「隣接する」ワードを選択す
るように作られる。

【００１２】２．　　各ビツト・メモリ・セルは、選択
された２つのワードの各々の何れのビツト・セルがアク
セスされるのかを決定するためのビツト・バウンダリ選
択信号に応答するロジツクを含むように変更される。ア
クセスされない他のセルは、読取り及び書込みサイクル
の間で影響を受けない。

【００１３】３．　　ビツト・バウンダリ選択信号は、
チツプ構造に付加された列ラインによつて、セルのロジ
ツクに印加される。

【００１４】

【実施例】図１及び図２は従来の月並な半導体ＲＡＭの
回路を示す図であつて、この半導体ＲＡＭ回路の細部は
、Ｊｏｈｎ　Ｗｉｌｅｙ　ａｎｄ　Ｓｏｎｓ社で１９８
７年に刊行されたＦ．Ｊ．Ｈｉｌｌ）外の著書Ｄｉｇｉ
ｔａｌ　Ｓｙｓｔｅｍｓ，　Ｈａｒｄｗａｒｅ　Ｏｒｇ
ａｎｉｚａｔｉｏｎ　ａｎｄ　Ｄｅｓｉｇｎの第３版に
記載されている。本発明の実施例の説明を単純化するた
めに、図１及び図２に示したＲＡＭの構成に本発明を適
用した第１の実施例を以下に説明する。

【００１５】図１を参照すると、入力アドレス・ライン
Ａ０乃至Ａ３及びチツプ選択ラインＣＳを持つアドレス
・デコーダ２２によつてアドレスされる１６個のｎビツ
ト・ワード（セル１−１乃至１−Ｎ．．．．．セル１６
−１乃至１６−Ｎ）を含むＲＡＭの構造体１０が示され
ている。

【００１６】書込みラインＷＲ＝０（これは読取り動作
を意味する）であり、かつ選択ラインＣＳ＝１であれば
、アドレスされたｎビツト・ワードが出力ラインＳ１乃
至Ｓｎ上に現われる。３状態バツフア２３−１乃至２３
−ｎは、データ・ラインＤ１乃至Ｄｎ上に現われるすべ
ての信号が列ビツト・ライン２４−１乃至２４−ｎには
印加されないことを保証している。ビツト・ラインのバ
イアス回路２５は、選択されたセルの状態を変化するこ
となく、選択されたセルからデータをセンス増幅器２６
−１乃至２６−ｎを介して読取るための適当なレベルの
電圧を印加する。

【００１７】書込みライン、即ちＷＲライン上に書込み
イネーブル信号が印加されること、即ち書込みラインＷ
Ｒ＝１（書込み動作）であり、かつ選択ラインＣＳ＝１
である場合、データ・ラインＤ１乃至Ｄｎ上の入力デー
タは、アドレスされた位置に書込まれる。

【００１８】ＲＡＭ１０のセル１−１乃至１６−Ｎの各
セルは図２に示したタイプのものが望ましい。２つのト
ランジスタＴ１及びＴ２は交差接続されて、双安定動作
を行なうようにバイアスされている。

【００１９】読取り動作、または書込み動作のために選
択されていないセルの通常の状態において、ワード選択
ラインＷＳ１は０．３ボルトの電圧にあり、そのエミツ
タ電極「ｂ」は０．５ボルトの電圧に維持されている。 Ｔ１及びＴ２は、その一方のトランジスタが導通状態に
あり、他方のトランジスタが非導通状態にある。Ｔ１の
導通は、セル中に論理値１がストアされていることを表
わす。Ｔ２の導通は、セル中に論理値０がストアされて
いることを表わす。

【００２０】読取り動作において、ＷＳ１は３ボルトに
上昇され、これはエミツタ「ａ」に電流が流れるのを阻
止する。若し、Ｔ１が導通しているならば、その電流は
エミツタ「ｂ」から列ビツト・ライン２４−１に流れ、
センス増幅器２６−１により検出されて、論理値１の電
圧レベルの対応した出力信号を発生する。若し、Ｔ１が
オフにあるならば、エミツタ「ｂ」から列ビツト・ライ
ン２４−１への電流は流れず、センス増幅器２６−１に
よつて信号は検出されない。従つて、センス増幅器２６
−１の出力は、ＷＳ１＝３ボルトである期間中、そのセ
ル中にストアされた論理値を表示する。

【００２１】この読取り動作の間では、列ビツト・ライ
ン２４−１上に外部電圧は印加されない、即ち、ＷＲは
論理値０であり、そしてラインＤ１からの電圧は、ＷＲ
＝０にある３状態バツフア２３−１によつて列ビツト・
ライン２４−１から隔離される。

【００２２】ＷＲ＝１の書込み動作の間において、３状
態バツフア２３−１は、Ｄ１の論理レベルの電圧を列ビ
ツト・ライン２４−１に印加し、次にＷＳ１が３ボルト
に上昇される。若し、エミツタ「ｂ」が３状態バツフア
２３−１によつて０ボルトに維持されたならば、Ｔ１は
オンに転じ、Ｔ２はオフに転じる（論理値１の状態）。 若し、エミツタ「ｂ」が１．５ボルトより高い電圧に維
持されるならば、Ｔ１はオフになり、Ｔ２はオンになる
（論理値０の状態）。ＷＳ１が０．３ボルトに復帰した
後に、この回路は新しい状態にとどまる。

【００２３】エミツタ「ｂ」をセル１−１の入力及び出
力の両方に用いるためには、ビツト・ライン上に３つの
別個の電圧、即ち、バツフア２３−１からの０ボルトの
電圧及び１．５ボルトより高い電圧と、バイアス・ネツ
トワーク２５からの中間レベルの電圧との３つの電圧を
印加するための回路を必要とする。

【００２４】本発明の第１の実施例は、標準メモリ・ア
レーの入力データ制御回路を修正する。この第１の実施
例を示した図３において、１対のアレー３０及び３１が
示されており、各アレーは図１及び図２に示したタイプ
のアレーであることが望ましい。従つて、アレー３０、
３１は、３２ワードのアクセスを制御するために設けら
れているアドレス・ラインＡ４（最下位ビツト）を有す
る３２ワードＲＡＭを与える。同じ素子は同じ参照数字
で示している。

【００２５】図示されたように、両方のアレーを同時に
アクセスするために各アレーはアドレス入力Ａ０乃至Ａ
３及びチツプ選択ラインＣＳが共通接続されている。所
望のワードと、それに続く次のワードを同時にアドレス
するために、加算回路３２によつて、Ａ４の値がＡ０乃
至Ａ３の値に加えられる。若し、偶数アドレスが印加さ
れたならば（Ａ４＝０）、各アレー中の対応するワード
位置を選択するために、即ち連続的にアドレスされたワ
ードを選択するために、Ａ０乃至Ａ３の同じ値の信号を
アレー３０、３１の両方に印加する。若し、奇数アドレ
スが印加されたならば（Ａ４＝１）、偶数アレーに印加
されるＡ０乃至Ａ３の値は、１つ上のアドレスを有する
ワードをアクセスするために１だけ増加される。いずれ
の場合においても、アドレスされたワード及びその１つ
上のアドレスを有するワードは同時に選択される。アレ
ー３０の１６個のワード・アドレスは、０から３０まで
の間の偶数アドレスを持ち、アレー３１のアドレスは、
１から３１までの間の奇数のアドレスを持つている。

【００２６】ビツト・バウンダリ選択回路３３は、読取
り動作、または書込み動作の間にアレー３０でアクセス
されるべきワード・ビツト位置に対応するラインＢ１乃
至Ｂｎに論理「１」信号を印加するために、システム・
レジスタ（図示せず）にストアされているビツト・バウ
ンダリ選択コードに応答する。これらのラインＢ１乃至
Ｂｎはアンド・ゲート３４−１乃至３４−ｎと、アンド
・ゲート３５−１乃至３５−ｎとに接続されている。

【００２７】書込みラインＷＲ上の書込み信号は、アン
ド・ゲート３４−１乃至３４−ｎへの第２の入力に印加
され、そして、アレーのデータ入力Ｄ１乃至Ｄｎは、書
込みレジスタ３７から、マルチプレクサ回路３８及び３
状態増幅器３６−１乃至３６−ｎを介して取り出される
。

【００２８】メモリ・アレーの出力Ｓ１乃至Ｓｎ（読取
りサイクルの動作）は、アンド・ゲート３５−１乃至３
５−ｎへの第２の入力を形成し、そして、それらのアン
ド・ゲートの出力は、オア回路４５−１乃至４５−ｎ及
びマルチプレクサ４０を経て読取りレジスタ３９に印加
される。マルチプレクサ３８及び４０は、所望のように
データを再順序付ける。

【００２９】また、ビツト・バウンダリ選択回路３３の
出力ラインＢ１乃至Ｂｎは、インバータ４３−１乃至４
３−ｎを経て、アンド・ゲート４１−１乃至４１−ｎと
、アンド・ゲート４２−１乃至４２−ｎとに結合されて
いる。書込みラインＷＲは、アンド・ゲート４１−１乃
至４１−ｎへの第２の入力を形成し、そして、アレー３
１のデータ入力ラインＤ１乃至Ｄｎ上の信号は、書込み
レジスタ３７から、マルチプレクサ３８及び３状態バツ
フア４４−１乃至４４−ｎを経て取り出される。

【００３０】アレー３１の出力ラインＳ１乃至Ｓｎ上の
メモリ出力信号は、アンド・ゲート４２−１乃至４２−
ｎへの第２の入力信号を形成している。これらのアンド
・ゲートの出力は、オア回路４５−１乃至４５−ｎ及び
マルチプレクサ４０を介して読取りレジスタ３９に接続
されている。

【００３１】インバータ４３−１乃至４３−ｎは、ライ
ンＢ１乃至Ｂｎの論理１信号に対応するアレー３０中の
アクセスすべきビツト位置、及びラインＢ１乃至Ｂｎ上
の論理０信号に対応するアレー３１中のアクセスすべき
ビツト位置を表わす。このようにして、ストレージの１
個のワード全体が、１つのアレーか、または両方のアレ
ーの一部かの何れかにおいてアクセスすることができる
。マルチプレクサ３８及び４０は、所定の態様でデータ
を再配置するために、同じビツト・バウンダリ・コード
に応答する。

【００３２】図４のＡ及び図４のＢは、１６ビツトのワ
ードをストアするアレー３０及び３１において、「偶数
」アドレス及び「奇数」アドレスによる上述の動作を説
明する図である。図４のＡの例において、ビツト・バウ
ンダリ選択回路３３（図３）に印加されたビツト・バウ
ンダリ・コードは、Ａ０乃至Ａ４によつて選択されたア
ドレスで決められたアレー３０中の７番目の位置乃至１
６番目の位置のビツト・セルをアクセスするためにライ
ンＢ７乃至Ｂ１６上に論理１信号を出力し、そして、Ａ
０乃至Ａ４によつて選択されたアドレスで決められたア
レー３１中の１番目の位置乃至６番目の位置のビツト・
セルをアクセスするためにラインＢ１乃至Ｂ６上に論理
０信号を出力する。マルチプレクサ３８は、書込みレジ
スタ３７の位置１乃至１０中のビツトを偶数アレー３０
の位置７乃至１６に転送するために、書込みレジスタ３
７からのデータを再配置する。書込みレジスタ３７の位
置１１乃至１６中のデータは奇数アレー３１の位置１乃
至６に転送される。ビツト位置１から開始するのではな
く、ビツト位置１６から開始するデータをストアするこ
とは、マルチプレクサ３８を適宜に構成することにより
達成することができる。

【００３３】図４のＢにおいて、アドレスＡ０乃至Ａ３
の値がアレー３０に印加される前に１だけ増加され、こ
れにより、アレー３１のアドレスＡ０乃至Ａ４のワード
に続く、アレー３０中の次の順次ワードをアクセスする
ことを除けば、図４のＢは、図４のＡと同じ動作が行な
われる。加えて、ビツト・バウンダリ選択回路３３は、
図４のＡの例のラインＢ１乃至Ｂｎ上の信号を反転する
こと、即ち、ラインＢ１乃至Ｂ６＝１とし、そしてライ
ンＢ７乃至Ｂ１９＝０とするために、Ａ４の奇数アドレ
ス値「１」に応答する。

【００３４】ここで、図１に示した３状態バツフア２３
−１乃至２３−ｎに注意を向ける必要がある。３状態バ
ツフアは、外部の電圧がビツト・ライン２４−１乃至２
４−ｎに印加されるのを阻止して、「読取りサイクル」
が妨害されるのを回避する。

【００３５】同様に、図３の３状態バツフア３６−１乃
至３６−ｎと、４４−１乃至４４−ｎとは、それらに対
応するアンド・ゲートが論理値１の入力を供給しない時
、つまり、それらのビツト・セルがアクセスされない時
に、「書込み」サイクル（ＷＲ＝１）の間に対応するビ
ツト・ライン上に外部の電圧が印加されるのを阻止する
。これは、「書込み」サイクルのアクセスにおいて選択
されていない「セル」であつて、選択された「ワード」
のセルの状態が変化するのを阻止することを意味する。 図１のように、これらの３状態バツフアは「読取り」サ
イクルの間セルの状態が変化するのを阻止する。

【００３６】図５は、メモリ・セルを変更することによ
つて作られたメモリ・アレーの半導体チツプによつて、
メモリ・セルの選択が達成される本発明の第２の実施例
を示す図である。

【００３７】従つて、メモリ・アレー５０は、各行が３
２ビツト・ワードをストアするための行、及び列に配列
された複数個のメモリ・セルを有し、図１のメモリ１０
と同じようなメモリであることが望ましい。図の煩雑さ
を避けるために、図５において、最初の２つの行のセル
５１−１、５１−３２及び５２−１、５２−３２と、最
後の２つの行のセル５３−１、５３−３２及び５４−１
、５４−３２だけが示されている。アドレス・デコーダ
５５は、ワード選択ラインＷＳ１乃至ＷＳｎの選択され
た１つのラインを付勢するために、ラインＡ０乃至Ａｎ
上の入力アドレス・ビツトに応答する。データ・ビツト
・ライン５６−１乃至５６−３２は、チツプ５０及びシ
フト／スワツプ／マスク・ロジツク回路５８のセンス増
幅器（図示せず）を介して読取りレジスタ５７に結合さ
れる。ライン６０−１乃至６０−３２上のデータは、３
状態バツフア６１−１乃至６１−３２を経てビツト・ラ
イン５６−１乃至５６−３２に結合される。書込みイネ
ーブル・ライン６２の出力（ＷＲ）は３状態バツフア６
１−１乃至６１−３２への第２の入力を形成する。マル
チプレクサ（図示せず）は図３に示したものと同じよう
なデータの配列を与える。

【００３８】ビツト・バウンダリ選択ロジツク６３は、
バス６５中の行バウンダリ選択ライン６５−１乃至６５
−３２を、論理値「１」または「０」に選択的に固定す
るために、バウンダリ選択コードに応答する。インバー
タ６６−１乃至６６−３２（図７）は、バス６７中の隣
接する行のビツト選択ライン６７−１乃至６７−３２を
、それらに対応するライン６５−１乃至６５−３２の論
理レベルと反対の論理レベルに固定する。

【００３９】アレー５０の中の各メモリ・セルは、図６
のメモリ・セル５１−１のように変更される。望ましく
は図２のメモリ・セル１−１と同じメモリ素子７０に加
えて、セル５１−１は、オア・ゲート７３に接続された
出力を持つアンド・ゲート７１、７２を有するバウンダ
リ選択論理回路を含んでいる。オア・ゲート７３の出力
は図２でＷＳ１として示されたラインに接続されている
。図６において、各セルのラインＷＳ１（図２）はワー
ド・アドレス選択ラインには接続されておらず、その代
わりに、各ラインは、オア回路７３のような、関連した
セル選択論理回路のオア回路の出力に接続されている。

【００４０】図５を再度参照すると、ワード選択ライン
ＷＳ１乃至ＷＳｎの各ラインは、次に隣接するワード選
択ラインＷＳ２−Ａ乃至ＷＳ１−Ａに夫々結合されてい
る。従つて、回路５５によりデコードされる各アドレス
は、そのアドレスに対応するワードと、１つ上のアドレ
ス（ＷＳｎの行からＷＳ１の行に戻されたラインＷＳ１
−Ａを除く）のワードとの２つのワードを選択すること
は明らかに理解できる。上述の実施例において、「隣接
する」と言う術語を用いて表わされたアドレスは、「１
つ上」のアドレスを意味しているけれども、本発明の技
術思想の範囲内で、「隣接する」と言う術語を用いたア
ドレスは「１つ下」のアドレスを意味するように変更す
ること、または他の関係を持つアドレスを意味するよう
変更することができるのは注意を要する。ＷＳ１（図６
）のような各ワード選択ラインと、ＷＳ１−Ａのような
それに関連して隣接するワード選択ラインとはアンド・
ゲート７１及び７２のような関連するアンド・ゲートの
入力に接続されている。６５−１のような行バウンダリ
選択ライン及び６７−１のような隣接した行バウンダリ
選択ラインは、７１、７２のようなアンド・ゲートの第
２の入力を形成している。若し、６５−１のような行バ
ウンダリ選択ラインが論理「１」であれば、デコードさ
れたアドレス（ＷＳ１）によつて定義された行中のセル
（例えば５１−１）は、アンド・ゲート７１及びオア・
ゲート７３を介してアクセスされる。若し、６７−１の
ような隣接した行バウンダリ選択ラインが論理「１」に
あるならば、デコードされたアドレス（ＷＳｎ）により
定義される、隣接する行（ＷＳ１−Ａ）中のセル（例え
ば５１−１）がアンド・ゲート７２及びオア・ゲート７
３を介してアクセスされる。

【００４１】図７はビツト・バウンダリ選択回路６３の
１つの例を示すブロツク図である。デコード回路７５は
、そのの３２本の出力ラインの内の１本を論理１状態に
付勢するために、入力ビツト・バウンダリ選択コードに
応答する。オア・ゲート７６−１乃至７６−３１は、付
勢されたライン６５−ｉと、後続するすべてのライン６
５−ｉ＋１乃至６５−３２とを論理「１」状態に上昇さ
せる。例えば、若し、ライン６５−１が付勢されたなら
ば、それに後続するすべてのライン６５−２乃至６５−
３２が付勢され、若し、ライン６５−２が付勢されたな
らば、ライン６５−３乃至６５−３２が付勢される。 以下も同様である。

【００４２】図５のビツト・バウンダリ選択回路６３は
、図３のビツト・バウンダリ選択回路３３の場合とは異
なつて、奇数アドレス及び偶数アドレスに対して異なつ
た信号の組を発生する必要がないことには注意を払う必
要がある。この相異は、図３においては、ラインＢ１乃
至Ｂｎ上の信号が偶数アレー３０のみに印加され、ライ
ンＢ１乃至Ｂｎ上の信号の反転信号が奇数アレー３１の
みに接続されているからである。若し、ライン６５−１
乃至６５−３２のすべてのラインが論理「１」状態にあ
れば、これに対応するすべてのラインは６７−１乃至６
７−３２は、インバータ６６−１乃至６６−３２によつ
て論理「０」状態に強制される。若し、ライン６５−２
がデコーダ７５によつて論理「１」状態に上昇されたな
らば、ライン６５−３乃至６５−３２も論理「１」状態
に上昇され、他方、ライン６５−１は論理「０」状態に
ある。従つて、ライン６７−２乃至６７−３２は論理「
０」状態にされ、そしてライン６７−１は論理「１」状
態にされる。このように、ビツト・バウンダリ選択コー
ドのデコードは、アドレスされた行（例えばＷＳ１）中
のデコードされたビツト・バウンダリ及びそれに続くセ
ル（例えば、セル５１−ｉ乃至５１−３２）のアクセス
を行ない、そして、デコードされたビツト・バウンダリ
よりも前にある、次に隣接する行のセル（５２−１乃至
５２−ｉ−１）のアクセスを行なうことが理解できるで
あろう。

【００４３】若し、デコードされたビツト・バウンダリ
がワード・バウンダリであれば、アドレスされたワード
のすべてのセル（例えば、上述の実施例におけるセル５
１−１乃至５１−３２）がアクセスされ、そして隣接し
たワード中のセルはアクセスされない。

【００４４】図４のＡ及び図４のＢに示された図３の実
施例に関する結果は、図５乃至図７で説明した実施例に
よつても達成することができることは明らかであろう。 上述の各実施例において、「隣接した」２つのワード（
通常、連続したアドレスでアクセスされる）は、１つの
アドレスによつて同時に選択され、そして、ビツト・バ
ウンダリ選択ロジツクは、２つの隣接したワードのどの
ビツト・セルが、読取り動作、または書込み動作のため
に、実際に「アクセス」されるかを決定する。

【００４５】この動作は１つのメモリ・サイクルで生じ
る。図３の実施例において、「ビツト・バウンダリ選択
ロジツク」及び「隣接ワード」の選択ロジツクは、デー
タ入力回路中にあるから、メモリ・セルは図２の構造か
ら変更を施す必要がない。選択ロジツク手段のすべての
部分、またはその一部を、特別に設計されたアレー・チ
ツプに組み入れることができるのは明らかである。

【００４６】図５乃至図７で説明した実施例において、
ビツト・バウンダリ選択ロジツクの一部と、隣接ワード
選択ロジツクの全体とはメモリ・セルの内部にあるので
、図２のセルとは異なつた、特別に設計されたメモリ・
セルが必要である。このようなセルをアレーの一部に設
けておくと、その部分でビツト・バウンダリのアクセス
が可能になる。

【００４７】図３及び図５乃至図７に示された実施例に
は、当業者によつて容易に多くの変更を施すことができ
るのは注意を要する。半導体チツプの各々がワードの関
連するビツト位置のセルを含んでいるような、複数個の
チツプで構成されたメモリを開示している米国特許第４
０９９２５３号のメモリ装置を含んで多くのメモリ装置
に対して広く本発明を適用することができるのは当業者
には自明である。

【発明の効果】本発明によれば、１メモリ・サイクルの
間に、任意のビツト・バウンダリのワードをアクセスす
ることができる。

【図面の簡単な説明】

【図１】従来の半導体メモリ・アレーを示す図である。

【図２】従来のメモリ・セルの回路図である。

【図３】図１及び図２の従来のメモリの構造に本発明を
適用したメモリ装置の第１の実施例のブロツク図である
。

【図４】図３に示した実施例によつて行なわれるデータ
の再順序付け動作を説明するための図である。

【図５】変更したメモリ・チツプ及びそれに関連した外
部ロジツクを示す本発明の第２の実施例のブロツク図で
ある。

【図６】図５の第２の実施例の変更したメモリ・セルを
示すブロツク図である。

【図７】図５の第２の実施例のビツト・バウンダリ・デ
コード・ロジツクの１つの形式を示すブロツク図である
。

【符号の説明】

１０　　ランダム・アクセス・メモリ １−１、１６−ｎ　　メモリ・セル ２２　　アドレス・デコーダ ２３−１、２３−ｎ、３６−１、３６−ｎ　　３状態バ
ツフア ２４−１、２４−ｎ　　列ビツト・ライン２５　　バイ
アス回路 ２６−１、２６−ｎ　　センス増幅器 ３０　　偶数アドレスのアレー ３１　　奇数アドレスのアレー ３２　　加算回路 ３３　　ビツト・バウンダリ選択回路 ３７　　書込みレジスタ ３８、４０　　マルチプレクサ ３９　　読取りレジスタ Ａ０乃至Ａ４　　アドレス・ライン ＣＳ　　選択ライン Ｄ１、Ｄｎ　　データ・ライン Ｓ１、Ｓｎ　　メモリ・アレーの出力 ＷＲ　　書込みライン

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　アドレス信号及びビツト・バウンダリ
   信号に応答してビツト・バウンダリでアドレス可能なラ
   ンダム・アクセス・メモリ装置であつて、（ａ）　　そ
   れぞれのアドレス位置に配列された複数のセル群と、 （ｂ）　　受け取つたアドレス信号に応答して、該アド
   レス信号が示すアドレス位置のセル群と、該アドレス位
   置に隣接するアドレス位置のセル群とを同時に選択する
   ための第１ロジツク手段と、 （ｃ）　　受け取つたビツト・バウンダリ信号に応答し
   て、上記第１ロジツク手段によつて選択された２つのセ
   ル群の一方、または両方のセルを択一的にアクセスする
   ための第２ロジツク手段とを具備するランダム・アクセ
   ス・メモリ装置。
2. 【請求項２】　　（ａ）　　アクセスされた上記セルに
   データを書込み、または、アクセスされた上記セルから
   データを取り出すための手段と、 （ｂ）　　ビツト・バウンダリ信号に応答して、特定の
   ビツト順序で上記データを配列するためのマルチプレク
   サ手段とを含む請求項１に記載のランダム・アクセス・
   メモリ装置。
3. 【請求項３】　　データの読取りまたは書込みが１メモ
   リ・サイクルで達成される請求項２に記載のランダム・
   アクセス・メモリ装置。
4. 【請求項４】　　受け取つたアドレス信号及びビツト・
   バウンダリ選択信号に応答してビツト・バウンダリでア
   ドレス可能なランダム・アクセス・メモリ装置であつて
   、（ａ）　　各々行及び列に配列された複数個のセルを
   有し、各行がアドレス・デコード・ロジツクによつてア
   ドレス可能なストレージ・ワードを定義する第１及び第
   ２のメモリ・アレーと、 （ｂ）　　偶数アドレス及び奇数アドレスのうちの一方
   の形式のアドレスに応答して、該アドレスを両方のアレ
   ーのアドレス・デコード・ロジツクに供給して、各アレ
   ーの対応する行を選択し、他方の形式のアドレスに応答
   して、該アドレスを一方のアレーのアドレス・デコード
   ・ロジツク回路に供給すると共に、次の隣接行に対応す
   る上記一方の形式のアドレスを他方のアレーのアドレス
   ・デコード・ロジツクに供給して、上記アレーから隣接
   する２つの行を選択するロジツク手段と、（ｃ）　　ビ
   ツト・バウンダリ選択信号に応答し、上記ロジツク手段
   によつて選択された２つの行の一方、または両方からメ
   モリ・セルを選択するためのビツト・バウンダリ・ロジ
   ツク手段とからなるランダム・アクセス・メモリ装置。
5. 【請求項５】　　（ａ）　　アクセスされた上記セルに
   データを書込み、または、アクセスされた上記セルから
   データを取り出すための手段と、 （ｂ）　　ビツト・バウンダリ信号に応答して、特定の
   ビツト順序で上記データを配列するためのマルチプレク
   サ手段とを含む請求項４に記載のランダム・アクセス・
   メモリ装置。
6. 【請求項６】　　データの読取りまたは書込みが１メモ
   リ・サイクルで達成される請求項５に記載のランダム・
   アクセス・メモリ装置。
7. 【請求項７】　　（ａ）　　行及び列に配列された複数
   個のメモリ・セルを有し、各行が単一のワードとしてア
   ドレス可能な一組のセルを定義する半導体チツプと、（
   ｂ）　　夫々のワード選択ラインを経てセルの各行に結
   合され、チツプ中に設けられたアドレス・デコード・ロ
   ジツク手段と、 （ｃ）　　特定のワード選択ラインを隣接する行に結合
   し、該特定のワード選択ラインに対応するアドレスが上
   記ロジツク手段に印加されたときに上記特定のワード選
   択ラインに結合された２つの行のセルを同時に選択する
   ための行選択手段と、 （ｄ）　　バウンダリ選択コード信号に応答して、ビツ
   ト・バウンダリ選択信号を夫々のセルに印加するための
   第２のデコード・ロジツク手段と、 （ｅ）　　各セルに設けられ、ワード選択ライン上の信
   号及びビツト・バウンダリ選択信号に応答して、上記行
   選択手段によつて、選択された２つの行の一方、または
   両方のセルを択一的に選択するための第３のロジツク手
   段とを具備するランダム・アクセス・メモリ装置。
8. 【請求項８】　　各ワード選択ラインが隣接する２つの
   行に結合されている請求項７に記載のランダム・アクセ
   ス・メモリ装置。