JPH04219979A - 半導体デバイス及びそのブレークオーバ電圧調整方法 - Google Patents
半導体デバイス及びそのブレークオーバ電圧調整方法Info
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- JPH04219979A JPH04219979A JP3072396A JP7239691A JPH04219979A JP H04219979 A JPH04219979 A JP H04219979A JP 3072396 A JP3072396 A JP 3072396A JP 7239691 A JP7239691 A JP 7239691A JP H04219979 A JPH04219979 A JP H04219979A
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- Japan
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- semiconductor device
- depression
- breakover
- crystal lattice
- doping
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/60—Wet etching
- H10P50/64—Wet etching of semiconductor materials
- H10P50/642—Chemical etching
- H10P50/644—Anisotropic liquid etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/211—Thyristors having built-in localised breakdown or breakover regions, e.g. self-protected against destructive spontaneous firing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
- H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスがその
表面をマスクによって覆われ、局部的に規定されたアバ
ランシェ降伏を生成するため窪みがエッチング処理によ
ってマスク開口部の下方に形成される半導体デバイスに
おけるブレークオーバ電圧を規定の値に調整するための
調整方法、およびその半導体デバイスに関する。
表面をマスクによって覆われ、局部的に規定されたアバ
ランシェ降伏を生成するため窪みがエッチング処理によ
ってマスク開口部の下方に形成される半導体デバイスに
おけるブレークオーバ電圧を規定の値に調整するための
調整方法、およびその半導体デバイスに関する。
【０００２】
【従来の技術】１９８１年１１月３０日から１２月３日
までロンドンで開催された“サイリスタおよびＡＣ、Ｄ
Ｃ伝送用可変・静止装置のＩＥＥＥ国際会議”のための
参照資料、および、その中に含まれているＶ．Ａ．Ｋ．
テンプル（ＧＥ）著の論文“電力システム用の進歩した
光トリガー形サイリスタ（Ａｄｖａｎｃｅｄ Ｌｉｇ
ｈｔ Ｔｒｉｇｇｅｒｅｄ Ｔｈｙｒｉｓｔｏｒｓ
Ｆｏｒ ＥｌｅｃｔｒｉｃＰｏｗｅｒ Ｓｙｓ
ｔｅｍｓ）”（特に第８８頁および第９１頁、第１０図
）から、この種の方法およびサイリスタ構造が公知であ
る。Ｖ．Ａ．Ｋ．テンプルによって挙げられた方法にお
いては、窪みの幾何形状を特に考慮することなく、複数
の窪みが完全にドーピングされた半導体デバイス内へエ
ッチング形成されるが、その処理パラメータの制御精度
が低いため一定の再現性あるブレークオーバ電圧を得る
ことができない。
までロンドンで開催された“サイリスタおよびＡＣ、Ｄ
Ｃ伝送用可変・静止装置のＩＥＥＥ国際会議”のための
参照資料、および、その中に含まれているＶ．Ａ．Ｋ．
テンプル（ＧＥ）著の論文“電力システム用の進歩した
光トリガー形サイリスタ（Ａｄｖａｎｃｅｄ Ｌｉｇ
ｈｔ Ｔｒｉｇｇｅｒｅｄ Ｔｈｙｒｉｓｔｏｒｓ
Ｆｏｒ ＥｌｅｃｔｒｉｃＰｏｗｅｒ Ｓｙｓ
ｔｅｍｓ）”（特に第８８頁および第９１頁、第１０図
）から、この種の方法およびサイリスタ構造が公知であ
る。Ｖ．Ａ．Ｋ．テンプルによって挙げられた方法にお
いては、窪みの幾何形状を特に考慮することなく、複数
の窪みが完全にドーピングされた半導体デバイス内へエ
ッチング形成されるが、その処理パラメータの制御精度
が低いため一定の再現性あるブレークオーバ電圧を得る
ことができない。
【０００３】
【発明が解決しようとする課題】本発明の目的は、平均
変動幅がありきたりには制御されないパラメータにより
最小になるように、半導体デバイスの一定のブレークオ
ーバ点弧電圧を調整することにある。
変動幅がありきたりには制御されないパラメータにより
最小になるように、半導体デバイスの一定のブレークオ
ーバ点弧電圧を調整することにある。
【０００４】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明のブレークオーバ電圧調整方法においては
、所定の半導体結晶格子および異方性エッチングにおい
て、マスク開口部の形状および結晶格子に対するその方
位は窪みが平坦なエッチング面によって画成されかつ結
晶格子の規則性によって形成されるように選定され、エ
ッチング処理後に初めてドーピングが窪みを設けられた
表面の領域において行われる。
めに、本発明のブレークオーバ電圧調整方法においては
、所定の半導体結晶格子および異方性エッチングにおい
て、マスク開口部の形状および結晶格子に対するその方
位は窪みが平坦なエッチング面によって画成されかつ結
晶格子の規則性によって形成されるように選定され、エ
ッチング処理後に初めてドーピングが窪みを設けられた
表面の領域において行われる。
【０００５】また、本発明の半導体デバイスにおいては
、半導体デバイスの表面は結晶格子の規則性によって形
成されかつ平坦面によって画成された窪みを有し、この
窪みの下に位置するドーピング領域はこの表面輪郭に従
うものである。
、半導体デバイスの表面は結晶格子の規則性によって形
成されかつ平坦面によって画成された窪みを有し、この
窪みの下に位置するドーピング領域はこの表面輪郭に従
うものである。
【０００６】請求項２ないし５は本発明による方法の優
れた構成を提供するものである。
れた構成を提供するものである。
【０００７】請求項６ないし８は本発明の半導体デバイ
スの有利な構成を提供するものである。
スの有利な構成を提供するものである。
【０００８】
【実施例】次に本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
【０００９】図１は規定のブレークオーバ点弧電圧を有
しエッチングマスクを使用して窪みをエッチング形成さ
れた半導体デバイスの表面の一部分の平面図を示す。図
１において、本発明による方法の特に優れた実施例にお
いては、初めに、正方形状マスク開口部ＭＯおよび稜線
長さａを有するマスクが｛１００｝半導体材料上に設置
され、マスク開口部ＭＯの稜線が結晶の〈１１０〉方向
に平行にされる。破線でこの種の別のマスク開口部が示
されている。
しエッチングマスクを使用して窪みをエッチング形成さ
れた半導体デバイスの表面の一部分の平面図を示す。図
１において、本発明による方法の特に優れた実施例にお
いては、初めに、正方形状マスク開口部ＭＯおよび稜線
長さａを有するマスクが｛１００｝半導体材料上に設置
され、マスク開口部ＭＯの稜線が結晶の〈１１０〉方向
に平行にされる。破線でこの種の別のマスク開口部が示
されている。
【００１０】マスク開口部の本発明による形状および方
位を有するマスクの設置後、異方性エッチングが行われ
る。結晶格子構造の規則性が窪みの幾何形状に伝達され
るようにするために、エッチングは異方性にて行われな
ければならない。大抵のこのような異方性エッチング溶
解は（１１０）平面に対して垂直な結晶方向において急
速に生じ、（１００）平面に対して垂直な結晶方向にお
いて緩慢に生じる。（１１１）平面に対して垂直な結晶
方向においては、結晶は異方性エッチング剤によって分
解されないかまたは非常に緩慢に分解されるだけである
。エッチング方法自身は、１９８３年６月に発行された
雑誌“スペクトルム・デア・ビッセンシャフト（Ｓｐｅ
ｋｔｒｕｍ ｄｅｒ Ｗｉｓｓｅｎｓｃａｆｔ）”
の特に第４１頁に掲載されたエンジェル、テリーおよび
バースの記事“シリコン製マイクロメカニズム（Ｍｉｋ
ｒｏｍｅｃｈａｎｉｋ ａｕｓ Ｓｉｌｉｃｉｕｍ
）”から公知である。
位を有するマスクの設置後、異方性エッチングが行われ
る。結晶格子構造の規則性が窪みの幾何形状に伝達され
るようにするために、エッチングは異方性にて行われな
ければならない。大抵のこのような異方性エッチング溶
解は（１１０）平面に対して垂直な結晶方向において急
速に生じ、（１００）平面に対して垂直な結晶方向にお
いて緩慢に生じる。（１１１）平面に対して垂直な結晶
方向においては、結晶は異方性エッチング剤によって分
解されないかまたは非常に緩慢に分解されるだけである
。エッチング方法自身は、１９８３年６月に発行された
雑誌“スペクトルム・デア・ビッセンシャフト（Ｓｐｅ
ｋｔｒｕｍ ｄｅｒ Ｗｉｓｓｅｎｓｃａｆｔ）”
の特に第４１頁に掲載されたエンジェル、テリーおよび
バースの記事“シリコン製マイクロメカニズム（Ｍｉｋ
ｒｏｍｅｃｈａｎｉｋ ａｕｓ Ｓｉｌｉｃｉｕｍ
）”から公知である。
【００１１】図２は図１に示されたＩＩ−ＩＩ線に沿っ
た断面を示す。図示された角錐台状または角錐状窪みＶ
ＰＳまたはＶＰ は稜線長さａおよび｛１００｝半導体
材料１、２に対する〈１１０〉開口部方位の正方形状開
口部ＭＯを有するエッチングマスク３を使用することに
よって生成される。窪み形状に従うドーピング境界面Ｄ
ＰＳまたはＤＰ は窪み側にドーピングされたｘｐｎの
厚みの領域２をこの領域とは異なるようにドーピングさ
れた基体材料１から分離する。角度αは角錐台状窪みＶ
ＰＳの場合にのみ現れ、４個の｛１１１｝結晶面のそれ
ぞれ１個と角錐台状窪みの底面とによって囲まれ、角度
βは角錐の頂角を形成し、４個の｛１１１｝結晶面のそ
れぞれ２個によって囲まれている。
た断面を示す。図示された角錐台状または角錐状窪みＶ
ＰＳまたはＶＰ は稜線長さａおよび｛１００｝半導体
材料１、２に対する〈１１０〉開口部方位の正方形状開
口部ＭＯを有するエッチングマスク３を使用することに
よって生成される。窪み形状に従うドーピング境界面Ｄ
ＰＳまたはＤＰ は窪み側にドーピングされたｘｐｎの
厚みの領域２をこの領域とは異なるようにドーピングさ
れた基体材料１から分離する。角度αは角錐台状窪みＶ
ＰＳの場合にのみ現れ、４個の｛１１１｝結晶面のそれ
ぞれ１個と角錐台状窪みの底面とによって囲まれ、角度
βは角錐の頂角を形成し、４個の｛１１１｝結晶面のそ
れぞれ２個によって囲まれている。
【００１２】角度はほぼ次の大きさである。
【００１３】
α＝９０°＋ａｒｃｔａｎ（√２／２）＝１２５°β＝
２×ａｒｃｔａｎ（√２／２）＝ ７０°
２×ａｒｃｔａｎ（√２／２）＝ ７０°
【
００１４】図１に破線で示されているように、例えば高
電流値を可能にするために、複数のマスク開口部を設け
ることができる。これは図２においては同様に破線で示
された窪みＶＰ ´またはＶＰＳ´に相当している。
００１４】図１に破線で示されているように、例えば高
電流値を可能にするために、複数のマスク開口部を設け
ることができる。これは図２においては同様に破線で示
された窪みＶＰ ´またはＶＰＳ´に相当している。
【００１５】予め与えられエッチング時間により決めら
れるエッチング深さｈＰＳまたはｈＰ において角錐状
窪みの代わりに角錐台状窪みを得たい場合、このことは
マスク開口部ＭＯの稜線長さａを単純に拡大することに
よって達成され得る。エッチング時間の終了後、エッチ
ング剤およびマスクが取外される。本発明においては、
この時点で初めて窪み側にドーピングが行われ、それに
より、基体材料内へのドーピング深さに応じてずらされ
表面輪郭に従うドーピング境界面が生じる。図２に示さ
れた窪みＶＰ またはＶＰＳの場合にはドーピング境界
面ＤＰ またはＤＰＳが形成される。
れるエッチング深さｈＰＳまたはｈＰ において角錐状
窪みの代わりに角錐台状窪みを得たい場合、このことは
マスク開口部ＭＯの稜線長さａを単純に拡大することに
よって達成され得る。エッチング時間の終了後、エッチ
ング剤およびマスクが取外される。本発明においては、
この時点で初めて窪み側にドーピングが行われ、それに
より、基体材料内へのドーピング深さに応じてずらされ
表面輪郭に従うドーピング境界面が生じる。図２に示さ
れた窪みＶＰ またはＶＰＳの場合にはドーピング境界
面ＤＰ またはＤＰＳが形成される。
【００１６】一定のブレークオーバ点弧電圧を有する半
導体デバイスを製作するために、別のステップが続いて
行われるが、このステップは本発明の対象ではない。
導体デバイスを製作するために、別のステップが続いて
行われるが、このステップは本発明の対象ではない。
【００１７】例えばパワーダイオードおよびサイリスタ
のように、一定のブレークオーバ点弧電圧を有してブレ
ークオーバ点弧に耐える半導体デバイスは、本発明によ
る方法に基づいて有利に製造され得る。
のように、一定のブレークオーバ点弧電圧を有してブレ
ークオーバ点弧に耐える半導体デバイスは、本発明によ
る方法に基づいて有利に製造され得る。
【００１８】図３は一定のブレークオーバ点弧電圧を有
するサイリスタを示す。このサイリスタはドーピングさ
れた半導体材料から構成されており、互い違いにドーピ
ングされた４つの層を有する。エミッタ４と補助エミッ
タ８とを形成する第１層は、ｎ＋ ドーピング材料から
構成され、カソード電極ＫＥに導電的に結合されている
。 エミッタ４にはｐベース層５が続き、このｐベース層５
にはさらにｎベース層６が続いている。ｎベース層６に
は、アノード電極ＡＥと導電的に結合されているｐ＋
エミッタ層７が接している。サイリスタのカソード側表
面における他の金属領域は、ｐベース層５と導電的に結
合されたゲート電極ＧＥと、補助エミッタ８をｐベース
層５と結合する導電結合部９とである。ゲート電極ＧＥ
はゲート端子Ｇと結合され、カソード電極ＫＥはカソー
ド端子Ｋと導電的に結合され、同様のことはアノード端
子Ａと結合されたアノード電極ＡＥに対しても当てはま
る。端子Ｋと端子Ａとの間には電圧Ｕが印加される。サ
イリスタは表面の中心領域に角錐状窪みＶＰ を有し、
本発明による方法を使用して特に有利に製造することが
できる。ｐベース層５をｎベース層６から分離するドー
ピング境界面ＤＰ は従ってもはや平坦ではなく、ドー
ピング深さの間隔にてドーピングプロフィールＶＰ に
従っている。ｐベース層５とｎベース層６との間のドー
ピング濃度差はこの領域に空間電荷領域を生成し、この
空間電荷領域は再び電界を生ぜしめる。電界強度、従っ
てまたブレークオーバ点弧電圧は窪みの幾何形状とドー
ピングプロフィールとに依存する。印加された電圧Ｕに
基づいて窪みの領域に電界が生成され、この電界は局部
的なアバランシェ降伏、従ってゲートおよび点弧構造体
８、９の方向へベース電流を生ぜしめる。点弧構造体８
、９が存在しない場合には、ベース電流はゲートおよび
エミッタ４の方向へ流れる。サイリスタの点弧がアバラ
ンシェ降伏電流のために急速に行われるようにするため
に、図１および図２において既に述べたように、複数の
窪みを設けることができる。
するサイリスタを示す。このサイリスタはドーピングさ
れた半導体材料から構成されており、互い違いにドーピ
ングされた４つの層を有する。エミッタ４と補助エミッ
タ８とを形成する第１層は、ｎ＋ ドーピング材料から
構成され、カソード電極ＫＥに導電的に結合されている
。 エミッタ４にはｐベース層５が続き、このｐベース層５
にはさらにｎベース層６が続いている。ｎベース層６に
は、アノード電極ＡＥと導電的に結合されているｐ＋
エミッタ層７が接している。サイリスタのカソード側表
面における他の金属領域は、ｐベース層５と導電的に結
合されたゲート電極ＧＥと、補助エミッタ８をｐベース
層５と結合する導電結合部９とである。ゲート電極ＧＥ
はゲート端子Ｇと結合され、カソード電極ＫＥはカソー
ド端子Ｋと導電的に結合され、同様のことはアノード端
子Ａと結合されたアノード電極ＡＥに対しても当てはま
る。端子Ｋと端子Ａとの間には電圧Ｕが印加される。サ
イリスタは表面の中心領域に角錐状窪みＶＰ を有し、
本発明による方法を使用して特に有利に製造することが
できる。ｐベース層５をｎベース層６から分離するドー
ピング境界面ＤＰ は従ってもはや平坦ではなく、ドー
ピング深さの間隔にてドーピングプロフィールＶＰ に
従っている。ｐベース層５とｎベース層６との間のドー
ピング濃度差はこの領域に空間電荷領域を生成し、この
空間電荷領域は再び電界を生ぜしめる。電界強度、従っ
てまたブレークオーバ点弧電圧は窪みの幾何形状とドー
ピングプロフィールとに依存する。印加された電圧Ｕに
基づいて窪みの領域に電界が生成され、この電界は局部
的なアバランシェ降伏、従ってゲートおよび点弧構造体
８、９の方向へベース電流を生ぜしめる。点弧構造体８
、９が存在しない場合には、ベース電流はゲートおよび
エミッタ４の方向へ流れる。サイリスタの点弧がアバラ
ンシェ降伏電流のために急速に行われるようにするため
に、図１および図２において既に述べたように、複数の
窪みを設けることができる。
【００１９】図４には一定のブレークオーバ点弧電圧を
有するパワーダイオードが示されている。このパワーダ
イオードはｐドーピング層１０とこれに接するｎドーピ
ング層１１とから構成されており、ｐドーピング層１０
はアノード電極ＡＥとアノード端子Ａとに導電的に結合
され、ｎドーピング層１１はカソード電極ＫＥとカソー
ド端子Ｋとに導電的に結合されている。窪みＶＰ はサ
イリスタの場合もパワーダイオードの場合も金属層によ
って被覆されている。図４から分かるように、金属層は
アノード電極を製造するために窪みの領域に如何なる種
類の空所も有していない。窪みＶＰ の下方には図３に
おいて既に説明したように表面輪郭に従うドーピング境
界面ＤＰ が存在している。充分に高い電圧Ｕが端子Ａ
と端子Ｋとの間に印加されると、アバランシェ降伏が局
部的に窪みの領域に確立され得る。アバランシェ降伏個
所が既知の場合には、熱的過負荷に対する適宜の保護措
置を講ずることが出来る。
有するパワーダイオードが示されている。このパワーダ
イオードはｐドーピング層１０とこれに接するｎドーピ
ング層１１とから構成されており、ｐドーピング層１０
はアノード電極ＡＥとアノード端子Ａとに導電的に結合
され、ｎドーピング層１１はカソード電極ＫＥとカソー
ド端子Ｋとに導電的に結合されている。窪みＶＰ はサ
イリスタの場合もパワーダイオードの場合も金属層によ
って被覆されている。図４から分かるように、金属層は
アノード電極を製造するために窪みの領域に如何なる種
類の空所も有していない。窪みＶＰ の下方には図３に
おいて既に説明したように表面輪郭に従うドーピング境
界面ＤＰ が存在している。充分に高い電圧Ｕが端子Ａ
と端子Ｋとの間に印加されると、アバランシェ降伏が局
部的に窪みの領域に確立され得る。アバランシェ降伏個
所が既知の場合には、熱的過負荷に対する適宜の保護措
置を講ずることが出来る。
【００２０】図５は角錐台状窪みと角錐状窪みとの両ケ
ースに対するブレークオーバ点弧電圧（ブレークオーバ
電圧）ＵＢＯの規定の調整を示す。ドーピング深さｘｐ
ｎは一定と見做している。図５は、角錐状窪みにおける
ブレークオーバ点弧電圧は角錐台状窪みにおけるブレー
クオーバ点弧電圧よりも常に低いことを示している。領
域Ａにおいては、即ちｈの非常に小さな値においては、
ＵＢＯはｈ＝０における最大値からｈの値が増大するに
従って低下する。
ースに対するブレークオーバ点弧電圧（ブレークオーバ
電圧）ＵＢＯの規定の調整を示す。ドーピング深さｘｐ
ｎは一定と見做している。図５は、角錐状窪みにおける
ブレークオーバ点弧電圧は角錐台状窪みにおけるブレー
クオーバ点弧電圧よりも常に低いことを示している。領
域Ａにおいては、即ちｈの非常に小さな値においては、
ＵＢＯはｈ＝０における最大値からｈの値が増大するに
従って低下する。
【００２１】領域Ｂにおいては、即ちｘｐｎよりも非常
に大きな値においては、ブレークオーバ点弧電圧は広範
囲に亘って窪み深さｈに依存せず、窪みが角錐状である
かまたは角錐台状であるかに依存するだけである。
に大きな値においては、ブレークオーバ点弧電圧は広範
囲に亘って窪み深さｈに依存せず、窪みが角錐状である
かまたは角錐台状であるかに依存するだけである。
【００２２】次の関係が成立する。
【００２３】ｈがｘｐｎよりも小さいかまたは等しい領
域（領域Ａ）に対して 角錐台状窪みの場合：ＵＢＯ＝ｆ（１２５°，ｘｐｎ／
ｈｐｓ）角錐状窪みの場合 ：ＵＢＯ＝ｆ（ ７０
°，ｘｐｎ／ｈｐ ）
域（領域Ａ）に対して 角錐台状窪みの場合：ＵＢＯ＝ｆ（１２５°，ｘｐｎ／
ｈｐｓ）角錐状窪みの場合 ：ＵＢＯ＝ｆ（ ７０
°，ｘｐｎ／ｈｐ ）
【００２４】ｈがｘｐｎよりも非
常に大きい領域（領域Ｂ）に対して角錐台状窪みの場合
：ＵＢＯ＝ｆ（１２５°）＝一定 角錐状窪みの場合 ：ＵＢＯ＝ｆ（ ７０°）＝一
定
常に大きい領域（領域Ｂ）に対して角錐台状窪みの場合
：ＵＢＯ＝ｆ（１２５°）＝一定 角錐状窪みの場合 ：ＵＢＯ＝ｆ（ ７０°）＝一
定
【００２５】このことは、ドーピング深さｘｐｎを有
し良好に制御可能なドーピングプロフィールを固定的に
予め定めた場合には半導体デバイスのブレークオーバ点
弧電圧は規定通りに再現可能に調整され得ることを示し
ている。後者の場合には、即ちｈがｘｐｎよりも非常に
大きい場合には、ブレークオーバ点弧電圧はさらに窪み
深さに依存せず、窪み形状の種類だけに依存する。
し良好に制御可能なドーピングプロフィールを固定的に
予め定めた場合には半導体デバイスのブレークオーバ点
弧電圧は規定通りに再現可能に調整され得ることを示し
ている。後者の場合には、即ちｈがｘｐｎよりも非常に
大きい場合には、ブレークオーバ点弧電圧はさらに窪み
深さに依存せず、窪み形状の種類だけに依存する。
【００２６】
【発明の効果】本発明によれば、特に簡単かつ良好な再
現性をもって所望のブレークオーバ点弧電圧を得ること
ができる。
現性をもって所望のブレークオーバ点弧電圧を得ること
ができる。
【図１】本発明による方法において使用されるエッチン
グマスク方位を結晶格子面に対して相対的に図示した概
略図である。
グマスク方位を結晶格子面に対して相対的に図示した概
略図である。
【図２】本発明による方法を使用した際の窪みとドーピ
ング経過とを示す概略図である。
ング経過とを示す概略図である。
【図３】図２に示された窪みを有するサイリスタの構成
を示す概略図である。
を示す概略図である。
【図４】図２に示された窪みを有するパワーダイオード
の構成を示す概略図である。
の構成を示す概略図である。
【図５】図２に示された窪みにおいて得られるブレーク
オーバ点弧電圧を示す概略図である。
オーバ点弧電圧を示す概略図である。
１ ｛１００｝半導体材料
２ ｛１００｝半導体材料
３ エッチングマスク
４ エミッタ
５ ｐベース層
６ ｎベース層
７ ｐ＋ エミッタ層
８ 補助エミッタ
９ 導電結合部
１０ ｐドーピング層
１１ ｎドーピング層
ＶＰ 角錐状窪み
ＶＰＳ 角錐台状窪み
ＭＯ エッチング開口部
ＡＥ アノード電極
ＧＥ ゲート電極
ＫＥ カソード電極
Ｋ カソード端子
Ａ アノード端子
Claims (9)
- 【請求項１】 半導体デバイスがその表面をマスクに
よって覆われ、局部的に規定されたアバランシェ降伏を
生成するため窪みがエッチング処理によってマスク開口
部の下方に形成される半導体デバイスにおけるブレーク
オーバ電圧を規定の値に調整するための方法において、
所定の半導体結晶格子および異方性エッチングにおいて
、マスク開口部の形状および結晶格子に対するその方位
は窪みが平坦なエッチング面によって画成されかつ結晶
格子の規則性によって形成されるように選定され、エッ
チング処理後に初めてドーピングが窪みを設けられた表
面の領域において行われることを特徴とする半導体デバ
イスのブレークオーバ電圧調整方法。 - 【請求項２】 ｛１００｝ウエハが使用されることを
特徴とする請求項１記載の方法。 - 【請求項３】 矩形状または正方形状エッチングマス
ク開口部が使用されることを特徴とする請求項２記載の
方法。 - 【請求項４】 エッチングマスク開口部は｛１００｝
ウエハの〈１００〉方向に沿って向けられることを特徴
とする請求項３記載の方法。 - 【請求項５】 エッチングマスク開口部の稜線長さお
よびエッチング深さを選定することによって、所定の角
錐台状窪みまたは角錐状窪みが生成されることを特徴と
する請求項４記載の方法。 - 【請求項６】 規定のブレークオーバ点弧電圧を有し
、局部的に規定されたアバランシェ降伏を生成するため
表面に窪みを有する半導体デバイスにおいて、表面は結
晶格子の規則性によって形成されかつ平坦面によって画
成された窪みを有し、この窪みの下に位置するドーピン
グ領域はこの表面輪郭に従うことを特徴とする半導体デ
バイス。 - 【請求項７】 窪みは角錐台または角錐の形状を有す
ることを特徴とする請求項６記載の半導体デバイス。 - 【請求項８】 半導体デバイスの表面は複数個の窪み
を有することを特徴とする請求項６記載の半導体デバイ
ス。 - 【請求項９】 アバランシェ降伏はベース電流を生成
し、このベース電流はエミッタの直接的な制御によって
サイリスタを点弧するかまたは補助エミッタ（増幅ゲー
ト）の制御によってサイリスタ点弧を生ぜしめることを
特徴とする請求項６記載の半導体デバイス。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4007816 | 1990-03-12 | ||
| DE4007816.7 | 1990-03-12 |
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|---|---|
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ID=6402008
Family Applications (1)
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|---|---|---|---|
| JP07239691A Expired - Fee Related JP3165459B2 (ja) | 1990-03-12 | 1991-03-11 | 半導体デバイス及びそのブレークオーバ電圧調整方法 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134384A (ja) * | 2005-11-08 | 2007-05-31 | Renesas Technology Corp | 定電圧ダイオード |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1991
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0446438B1 (de) | 1996-05-01 |
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| EP0446438A3 (en) | 1992-04-22 |
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