JPH04220017A - オーバーサンプル型ｄ−ａ変換器 - Google Patents
オーバーサンプル型ｄ−ａ変換器Info
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- JPH04220017A JPH04220017A JP2411724A JP41172490A JPH04220017A JP H04220017 A JPH04220017 A JP H04220017A JP 2411724 A JP2411724 A JP 2411724A JP 41172490 A JP41172490 A JP 41172490A JP H04220017 A JPH04220017 A JP H04220017A
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- 239000003990 capacitor Substances 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号をアナロ
グ信号に変換する装置（以下Ｄ−Ａ変換器と記す。）に
関し、特にアナログ信号の周波数より一桁以上高速で変
換を行う集積回路化するのに適したオーバーサンプル型
Ｄ−Ａ変換器に関する。
グ信号に変換する装置（以下Ｄ−Ａ変換器と記す。）に
関し、特にアナログ信号の周波数より一桁以上高速で変
換を行う集積回路化するのに適したオーバーサンプル型
Ｄ−Ａ変換器に関する。
【０００２】
【従来の技術】Ｄ−Ａ変換器において、入力されるディ
ジタル信号に対し、１桁以上高速のクロックで元ディジ
タル信号を内挿入し、ディジタルフィルタ処理した後Δ
Σ（デルタ・シグマ）変換器により、元ディジタル信号
に対し、パルス密度変調された１ビットディジタル信号
を高速な１ビットＤ−Ａ変換器でアナログ信号に変換し
、ローパスフィルタを通した後出力する所謂オーバーサ
ンプル型Ｄ−Ａ変換器という方式がある。（例えば日経
エレクトロニクス１９８８．８．８（Ｎｏ４５３）２２
０頁参照）
ジタル信号に対し、１桁以上高速のクロックで元ディジ
タル信号を内挿入し、ディジタルフィルタ処理した後Δ
Σ（デルタ・シグマ）変換器により、元ディジタル信号
に対し、パルス密度変調された１ビットディジタル信号
を高速な１ビットＤ−Ａ変換器でアナログ信号に変換し
、ローパスフィルタを通した後出力する所謂オーバーサ
ンプル型Ｄ−Ａ変換器という方式がある。（例えば日経
エレクトロニクス１９８８．８．８（Ｎｏ４５３）２２
０頁参照）
【０００３】この方式は、装置全体に対するアナログ回
路の比率が小さく、キャパシタや抵抗値の重み付けを利
用しないので、高精度のＤ−Ａ変換器を実現できる。
路の比率が小さく、キャパシタや抵抗値の重み付けを利
用しないので、高精度のＤ−Ａ変換器を実現できる。
【０００４】図３は従来のオーバーサンプル型Ｄ−Ａ変
換器の１例を示すブロック図である。ディジタル信号３
１が、クロック信号３２のタイミングで内挿フィルタ６
１に入力され、オーバーサンプルクロック信号３４の周
波数でディジタルデータが内挿された後、ディジタル・
ローパス・フィルタ６２を通り、２次のΔΣ変換器７１
に入力される。ΔΣ変調器７１は２つのディジタル積分
器６４，６６と、ディジタル減算器６３，６５および量
子化器６７で構成され、ΔΣ変調器７１の入力をＸ、７
１の出力をＹ、量子化雑音をＱとすると数１という関係
になる。
換器の１例を示すブロック図である。ディジタル信号３
１が、クロック信号３２のタイミングで内挿フィルタ６
１に入力され、オーバーサンプルクロック信号３４の周
波数でディジタルデータが内挿された後、ディジタル・
ローパス・フィルタ６２を通り、２次のΔΣ変換器７１
に入力される。ΔΣ変調器７１は２つのディジタル積分
器６４，６６と、ディジタル減算器６３，６５および量
子化器６７で構成され、ΔΣ変調器７１の入力をＸ、７
１の出力をＹ、量子化雑音をＱとすると数１という関係
になる。
【０００５】
【数１】
【０００６】ΔΣ変調器７１の出力すなわち量子化器６
７の出力は、オーバーサンプルクロック信号３４に同期
し、入力ディジタル信号３１がパルス密度変調された１
ビットディジタル信号を１ビットＤ−Ａ変換器６８でア
ナログ信号に変換し、アナログ積分器１９を通せば高精
度なアナログ信号３３が得られる。
７の出力は、オーバーサンプルクロック信号３４に同期
し、入力ディジタル信号３１がパルス密度変調された１
ビットディジタル信号を１ビットＤ−Ａ変換器６８でア
ナログ信号に変換し、アナログ積分器１９を通せば高精
度なアナログ信号３３が得られる。
【０００７】図４は図３の各部の動作を示す図である。
図４において、入力ディジタル信号３１に対して、内挿
フィルタ６１によりオーバーサンプルクロックｆｏｓ周
期にデータが挿入される３５を得る。第４図では例とし
て零挿入になっている。さらにディジタルフィルタ６２
の特性により出力３６を得る。２次ΔΣ変調器は式（１
）に示すように、高域に集中した量子化雑音を除けば、
入力信号Ｘがそのまま出力信号Ｙとして得られる。すな
わち、３６と３５のデータは等価である。換言すると、
３６のデータをパルス密度変調したデータが３７である
。
フィルタ６１によりオーバーサンプルクロックｆｏｓ周
期にデータが挿入される３５を得る。第４図では例とし
て零挿入になっている。さらにディジタルフィルタ６２
の特性により出力３６を得る。２次ΔΣ変調器は式（１
）に示すように、高域に集中した量子化雑音を除けば、
入力信号Ｘがそのまま出力信号Ｙとして得られる。すな
わち、３６と３５のデータは等価である。換言すると、
３６のデータをパルス密度変調したデータが３７である
。
【０００８】
【発明が解決しようとする課題】この従来のオーバーサ
ンプル型Ｄ−Ａ変換器は、ディジタル回路の規模が極め
て大きくなり、しかも、これ等のディジタル回路が高速
なオーバーサンプルクロック周波数で動作する必要があ
るため、消費電力も大きいという問題点があった。
ンプル型Ｄ−Ａ変換器は、ディジタル回路の規模が極め
て大きくなり、しかも、これ等のディジタル回路が高速
なオーバーサンプルクロック周波数で動作する必要があ
るため、消費電力も大きいという問題点があった。
【０００９】本発明は従来のこのような問題点を解決し
、回路規模は削減し、消費電力の小さいオーバーサンプ
ル型Ｄ−Ａ変換器を提供するものである。
、回路規模は削減し、消費電力の小さいオーバーサンプ
ル型Ｄ−Ａ変換器を提供するものである。
【００１０】
【課題を解決するための手段】本発明のオーバーサンプ
ル型Ｄ−Ａ変換器は、第１のクロック信号を第１の入力
とし、ｎビットのディジタルデータを第２の入力とし、
２種類のｎビットディジタルデータを出力するシリアル
・パラレル展開回路と、該シリアル・パラレル展開回路
の第１の出力が入力される第１のデコーダと、前記シリ
アル・パラレル展開回路の第２の出力が入力される第２
のデコーダと、前記第１のデコーダの出力を入力し、第
２のクロック信号に同期して逐次出力する第１のパラレ
ル・シリアル展開回路と、前記第２のデコーダの出力を
入力し、前記第２のクロック信号に同期して逐次出力す
る第２のパラレル・シリアル展開回路と、第１および第
２の基準電圧源が接続され、前記第１のパラレル・シリ
アル展開回路の出力を入力とする第１のＤ−Ａ変換器と
、前記第１および第２の基準電圧源が接続され、前記第
２のパラレル・シリアル展開回路の出力を入力とする第
２のＤ−Ａ変換器と、前記第１のＤ−Ａ変換器の出力と
前記第２のＤ−Ａ変換器の出力を加算し出力するアナロ
グ加算器と、該アナログ加算器の出力を積分し出力する
アナログ積分器を含んで構成されている。
ル型Ｄ−Ａ変換器は、第１のクロック信号を第１の入力
とし、ｎビットのディジタルデータを第２の入力とし、
２種類のｎビットディジタルデータを出力するシリアル
・パラレル展開回路と、該シリアル・パラレル展開回路
の第１の出力が入力される第１のデコーダと、前記シリ
アル・パラレル展開回路の第２の出力が入力される第２
のデコーダと、前記第１のデコーダの出力を入力し、第
２のクロック信号に同期して逐次出力する第１のパラレ
ル・シリアル展開回路と、前記第２のデコーダの出力を
入力し、前記第２のクロック信号に同期して逐次出力す
る第２のパラレル・シリアル展開回路と、第１および第
２の基準電圧源が接続され、前記第１のパラレル・シリ
アル展開回路の出力を入力とする第１のＤ−Ａ変換器と
、前記第１および第２の基準電圧源が接続され、前記第
２のパラレル・シリアル展開回路の出力を入力とする第
２のＤ−Ａ変換器と、前記第１のＤ−Ａ変換器の出力と
前記第２のＤ−Ａ変換器の出力を加算し出力するアナロ
グ加算器と、該アナログ加算器の出力を積分し出力する
アナログ積分器を含んで構成されている。
【００１１】
【実施例】図１は本発明の一実施例のオーバーサンプル
型Ｄ−Ａ変換器のブロック図である。図１において、ｎ
ビットディジタル信号３１と、該ディジタル信号３１と
同一の周波数を有するクロック信号３２が、シリアル・
パラレル展開回路１１に入力され、クロック信号３２に
より、２つのｎビットディジタルデータ２１および２２
に展開される。ｎビットのディジタルデータ２１および
２２は入力のデータレート（クロック信号３２の周波数
と等しい）をｆｓ とおくと、ｆｓ ／２のデータレー
トになっている。
型Ｄ−Ａ変換器のブロック図である。図１において、ｎ
ビットディジタル信号３１と、該ディジタル信号３１と
同一の周波数を有するクロック信号３２が、シリアル・
パラレル展開回路１１に入力され、クロック信号３２に
より、２つのｎビットディジタルデータ２１および２２
に展開される。ｎビットのディジタルデータ２１および
２２は入力のデータレート（クロック信号３２の周波数
と等しい）をｆｓ とおくと、ｆｓ ／２のデータレー
トになっている。
【００１２】ディジタルデータ２１および２２はそれぞ
れデコーダ１２，１３に入力され、それぞれｎ′ビット
のデータにデコードされる。ｎ′ビットにデコードされ
たデータはそれぞれオーバーサンプルクロック３４のタ
イミングにより逐次パラレル・シリアル展開回路１４お
よび１５により１ビットシリアルデータ２５および２６
に展開される。ここでディジタル信号３１から１ビット
シリアルデータ２５あるいはディジタル信号３１から１
ビットディジタルデータ２６の応答は基本的に従来例に
おける内挿フィルタ６１、ディジタルフィルタ６２、２
次ΔΣ変調器７１の応答と等価になるようデコーダは論
理設設されている。すなわちこれらのデ−タ２５，２６
は対の１ビットＤ−Ａ変換器（以下１ビットＤ−Ａと略
す）１６と１７にそれぞれ送られる。そしてこれらの変
換器の出力２７、２８はアナログ加算器１８で加算され
、アナログ積分器１９に送られる。
れデコーダ１２，１３に入力され、それぞれｎ′ビット
のデータにデコードされる。ｎ′ビットにデコードされ
たデータはそれぞれオーバーサンプルクロック３４のタ
イミングにより逐次パラレル・シリアル展開回路１４お
よび１５により１ビットシリアルデータ２５および２６
に展開される。ここでディジタル信号３１から１ビット
シリアルデータ２５あるいはディジタル信号３１から１
ビットディジタルデータ２６の応答は基本的に従来例に
おける内挿フィルタ６１、ディジタルフィルタ６２、２
次ΔΣ変調器７１の応答と等価になるようデコーダは論
理設設されている。すなわちこれらのデ−タ２５，２６
は対の１ビットＤ−Ａ変換器（以下１ビットＤ−Ａと略
す）１６と１７にそれぞれ送られる。そしてこれらの変
換器の出力２７、２８はアナログ加算器１８で加算され
、アナログ積分器１９に送られる。
【００１３】図２は前記１ビットＤ−Ａ１６，１７とア
ナログ加算器１８とアナログ積分器１９の部分をやや詳
しくあらわした図で、前記２つのパラレル・シリアル展
開回路１４，１５の出力２５，２６でそれぞれ切替動作
する２つの切替スイッチ５１，５２の一つの固定接点に
第１の基準電圧源４１を、他の１つの固定接点に第２の
基準電圧源４２を接続し、２つの可動接点をそれぞれを
コンデンサ５３，５４を介して演算増幅器５６の第１の
入力端子に接続し、第２の入力端子は接地し、演算増幅
器５６の出力端子と前記第１の入力端子をコンデンサ５
５を介して接続し、前記増幅器５６の出力端子を抵抗器
５７を介してアナログ出力端子３３に接続し、該アナロ
グ出力端子３３はコンデンサ５８を介して接地した回路
で構成されている。
ナログ加算器１８とアナログ積分器１９の部分をやや詳
しくあらわした図で、前記２つのパラレル・シリアル展
開回路１４，１５の出力２５，２６でそれぞれ切替動作
する２つの切替スイッチ５１，５２の一つの固定接点に
第１の基準電圧源４１を、他の１つの固定接点に第２の
基準電圧源４２を接続し、２つの可動接点をそれぞれを
コンデンサ５３，５４を介して演算増幅器５６の第１の
入力端子に接続し、第２の入力端子は接地し、演算増幅
器５６の出力端子と前記第１の入力端子をコンデンサ５
５を介して接続し、前記増幅器５６の出力端子を抵抗器
５７を介してアナログ出力端子３３に接続し、該アナロ
グ出力端子３３はコンデンサ５８を介して接地した回路
で構成されている。
【００１４】以上の信号の関係を詳しく示すと図５のよ
うになる。入力ディジタル信号３１に対してシリアルパ
ラレル展開回路１１により２系列のデータ２１および２
２に振り分けられる。１２３，１２４はそれぞれ２１，
２２に内挿フィルタとディジタルの特性をたたみ込んだ
ものである。そして、１２３，１２４の加算が図４の３
６に等価になっている。従って１２３，１２４をディジ
タル加算器で加算しその結果をΔΣ変調器によりパルス
密度変調すれば従来例と等価になるが、回路規模が著し
く増加する事は既に述べた。
うになる。入力ディジタル信号３１に対してシリアルパ
ラレル展開回路１１により２系列のデータ２１および２
２に振り分けられる。１２３，１２４はそれぞれ２１，
２２に内挿フィルタとディジタルの特性をたたみ込んだ
ものである。そして、１２３，１２４の加算が図４の３
６に等価になっている。従って１２３，１２４をディジ
タル加算器で加算しその結果をΔΣ変調器によりパルス
密度変調すれば従来例と等価になるが、回路規模が著し
く増加する事は既に述べた。
【００１５】そこで、本発明では、１２３，１２４をパ
ルス密度変調した応答結果をあらかじめデコーダ１２，
１３に組み入れておく。さらにデコーダ１２，１３の出
力をパラレル・シリアル変換回路１４，１５によりオー
バーサンプルクロックレート（ｆｏｓ）の１ビットのパ
ルス密度変調された符号２５，２６に変換する。２５お
よび２６はそれぞれ１ビットＤ−Ａ１６および１７によ
りアナログ信号２７，２８に変換され、アナログ加算器
１８により加算した後、アナログ積分器１９により高域
の雑音を除去し、アナログ信号３３として出力する。
ルス密度変調した応答結果をあらかじめデコーダ１２，
１３に組み入れておく。さらにデコーダ１２，１３の出
力をパラレル・シリアル変換回路１４，１５によりオー
バーサンプルクロックレート（ｆｏｓ）の１ビットのパ
ルス密度変調された符号２５，２６に変換する。２５お
よび２６はそれぞれ１ビットＤ−Ａ１６および１７によ
りアナログ信号２７，２８に変換され、アナログ加算器
１８により加算した後、アナログ積分器１９により高域
の雑音を除去し、アナログ信号３３として出力する。
【００１６】さらに、本発明において、デコーダ、パラ
レル・シリアル展開回路、１ビットＤ−Ａが２重化され
ている天点を説明する。今までの説明では入力クロック
３２とオーバーサンプルクロック３４は同期で、しかも
その位相関係は固定と仮定した。しかし、一般に通信用
装置において、受信データから受信クロックをタイミン
グ抽出して得る。特にディジタルＰＬＬを使用した場合
クロック信号３２の位相はオーバーサンプルクロック３
４の１周期分のステップで前後に移動する。図３の従来
例でディジタルフィルタ等ディジタル回路が全て高速の
オーバーサンプルクロック３４で動作し、回路規模、消
費電力が大きい一因となっていた。
レル・シリアル展開回路、１ビットＤ−Ａが２重化され
ている天点を説明する。今までの説明では入力クロック
３２とオーバーサンプルクロック３４は同期で、しかも
その位相関係は固定と仮定した。しかし、一般に通信用
装置において、受信データから受信クロックをタイミン
グ抽出して得る。特にディジタルＰＬＬを使用した場合
クロック信号３２の位相はオーバーサンプルクロック３
４の１周期分のステップで前後に移動する。図３の従来
例でディジタルフィルタ等ディジタル回路が全て高速の
オーバーサンプルクロック３４で動作し、回路規模、消
費電力が大きい一因となっていた。
【００１７】本発明においては、２重回路により２１あ
るいは２２の位相が移動しても、ディジタル回路の応答
が、後続のデータに重ならないよう、タップ数を制限し
ているため、位相の移動によるデータの誤りはなく、出
力に伝達される。もし、要求特性により、タップ数が長
くなり後続のデータに重なる場合には、２重化回路を３
重あるいは４重にすることにより実現することができる
が、本質的には２重化と同一であるので説明は省略する
。
るいは２２の位相が移動しても、ディジタル回路の応答
が、後続のデータに重ならないよう、タップ数を制限し
ているため、位相の移動によるデータの誤りはなく、出
力に伝達される。もし、要求特性により、タップ数が長
くなり後続のデータに重なる場合には、２重化回路を３
重あるいは４重にすることにより実現することができる
が、本質的には２重化と同一であるので説明は省略する
。
【００１８】
【発明の効果】本発明はディジタルフィルタとΔΣ変調
器をデコーダとパラレル・シリアル展開回路で実現した
ため、ディジタル回路規模を大幅削減できる。しかも、
高速なオーバーサンプルクロックで動作するのはパラレ
ルシリアル展開回路と１ビットＤ−Ａ変換器のみである
ため、消費電力も大幅に削減される。しかも、入力され
るディジタルデータおよびクロックがオーバーサンプル
クロックに対してジッタを有する場合でも、ジッタ発生
直前のデータとジッタ発生直後のデータを別々に処理し
、それぞれ１ビットＤ−Ａ変換器でアナログ信号に変換
した後アナログ加算するため、大規模なディジタル加算
器を図２に示すように回路規模の小さなアナログ加算器
に置き換えることができ、回路規模の削減ができる。
器をデコーダとパラレル・シリアル展開回路で実現した
ため、ディジタル回路規模を大幅削減できる。しかも、
高速なオーバーサンプルクロックで動作するのはパラレ
ルシリアル展開回路と１ビットＤ−Ａ変換器のみである
ため、消費電力も大幅に削減される。しかも、入力され
るディジタルデータおよびクロックがオーバーサンプル
クロックに対してジッタを有する場合でも、ジッタ発生
直前のデータとジッタ発生直後のデータを別々に処理し
、それぞれ１ビットＤ−Ａ変換器でアナログ信号に変換
した後アナログ加算するため、大規模なディジタル加算
器を図２に示すように回路規模の小さなアナログ加算器
に置き換えることができ、回路規模の削減ができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１中の１ビットＤ−Ａ変換器、アナログ加算
器、およびアナログ積分器の具体回路の一例を示す図で
ある。
器、およびアナログ積分器の具体回路の一例を示す図で
ある。
【図３】従来のオーバーサンプル型Ｄ−Ａ変換器のブロ
ック図である。
ック図である。
【図４】図３の回路の各部波形図である。
【図５】図１の回路の各部波形図である。
１１ シリアル・パラレル展開回路１２，１３
デコーダ １４，１５ パラレル・シリアル展開回路１６，
１７，１８ １ビットＤ−Ａ（１ビットＤ−Ａ変
換器） １８ アナログ加算器 １９ アナログ積分器 ５１，５２ 切替スイッチ ５３，５４，５５，５８ コンデンサ５６
演算増幅器 ５７ 抵抗器 ７１ ΔΣ変調器
デコーダ １４，１５ パラレル・シリアル展開回路１６，
１７，１８ １ビットＤ−Ａ（１ビットＤ−Ａ変
換器） １８ アナログ加算器 １９ アナログ積分器 ５１，５２ 切替スイッチ ５３，５４，５５，５８ コンデンサ５６
演算増幅器 ５７ 抵抗器 ７１ ΔΣ変調器
Claims (3)
- 【請求項１】 第１のクロック信号を第１の入力とし
、ｎビットのディジタルデータを第２の入力とし、２種
類のｎビットディジタルデータを出力するシリアル・パ
ラレル展開回路と、該シリアル・パラレル展開回路の第
１の出力が入力される第１のデコーダと、前記シリアル
・パラレル展開回路の第２の出力が入力される第２のデ
コーダと、前記第１のデコーダの出力を入力し、第２の
クロック信号に同期して逐次出力する第１のパラレル・
シリアル展開回路と、前記第２のデコーダの出力を入力
し、前記第２のクロック信号に同期して逐次出力する第
２のパラレル・シリアル展開回路と、第１および第２の
基準電圧源が接続され、前記第１のパラレル・シリアル
展開回路の出力を入力とする第１のＤ−Ａ変換器と、前
記第１および第２の基準電圧源が接続され、前記第２の
パラレル・シリアル展開回路の出力を入力とする第２の
Ｄ−Ａ変換器と、前記第１のＤ−Ａ変換器の出力と前記
第２のＤ−Ａ変換器の出力を加算し出力するアナログ加
算器と、該アナログ加算器の出力を積分し出力するアナ
ログ積分器とを含むことを特徴とするオーバーサンプル
型Ｄ−Ａ変換器。 - 【請求項２】 第２のクロック信号と第１のクロック
信号は同期し、第２のクロック信号の周波数は第１のク
ロック周波数に対し高く設定されていることを特徴とす
るオーバーサンプル型Ｄ−Ａ変換器。 - 【請求項３】 前記Ｄ−Ａ変換器とアナログ加算器と
アナログ積分器は、前記２つのパラレル・シリアル展開
回路の出力でそれぞれ切替動作する２つの切替スイッチ
の一つの固定接点に第１の基準電圧源を、他の１つの固
定接点に第２の基準電圧源を接続し、それぞれの可動接
点をコンデンサを介して共通に演算増幅器の第１の入力
端子に接続し、該演算増幅器の第２の入力端子は接地し
、前記演算増幅器の出力端子と前記第１の入力端子をコ
ンデンサを介して接続し、前記増幅器の出力端子を抵抗
器を介してアナログ出力端子に接続し、該アナログ出力
端子はコンデンサを介して接地した回路より成ることを
特徴とする請求項１記載のオーバーサンプル型Ｄ−Ａ変
換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411724A JPH04220017A (ja) | 1990-12-19 | 1990-12-19 | オーバーサンプル型ｄ−ａ変換器 |
| US07/810,678 US5243346A (en) | 1990-12-19 | 1991-12-19 | Digital-to-analog converting device using decoders and parallel-to-serial converters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411724A JPH04220017A (ja) | 1990-12-19 | 1990-12-19 | オーバーサンプル型ｄ−ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04220017A true JPH04220017A (ja) | 1992-08-11 |
Family
ID=18520673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411724A Withdrawn JPH04220017A (ja) | 1990-12-19 | 1990-12-19 | オーバーサンプル型ｄ−ａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5243346A (ja) |
| JP (1) | JPH04220017A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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